JPH10135428A - 半導体記憶装置のキャパシタ構成 - Google Patents

半導体記憶装置のキャパシタ構成

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JPH10135428A
JPH10135428A JP9140458A JP14045897A JPH10135428A JP H10135428 A JPH10135428 A JP H10135428A JP 9140458 A JP9140458 A JP 9140458A JP 14045897 A JP14045897 A JP 14045897A JP H10135428 A JPH10135428 A JP H10135428A
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JP
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trunk
conductive layer
semiconductor memory
branch
memory device
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JP9140458A
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Fang-Ching Chao
芳慶 趙
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United Microelectronics Corp
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United Microelectronics Corp
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Publication date
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 （修正有） 【課題】 トランスファー・トランジスタを有するダイ
ナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）
セルの電荷蓄積コンデンサー構造に関するものである。 【解決手段】 半導体メモリーデヴァイスは、基板、ト
ランスファー・トランジスタおよび前記基板上に形成さ
れた蓄積コンデンサーを含む。このトランスファー・ト
ランジスタは、ドレイン領域とソース領域とを有し、そ
れの一方が荷電蓄積コンデンサーに電気的に結合してい
る。荷電蓄積コンデンサーは、トリー状の電導層、誘電
体層および上位のブランチ状電導層を含む。トランク状
電導層とブランチ状電導層とが蓄積コンデンサーの蓄積
電極を形成する。上位の電導層は、荷電蓄積コンデンサ
ーの対向電極として作用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、広くは半導体メ
モリーデヴァイスに関し、詳しくは、トランスファー・
トランジスタまたを有するダイナミック・ランダム・ア
クセス・メモリー（ＤＲＡＭ）セルの電荷蓄積コンデン
サー構造に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭデヴァイスのコンベン
ショナルなメモリーセルの回路図である。図に示すよう
に、ＤＲＡＭセルは、実質的には、トランスファートラ
ンジスタＴと電荷蓄積コンデンサーＣとから構成されて
いる。トランスファートランジスタＴのソースは、対応
するビットラインＢＬに接続し、そのドレインは、電荷
蓄積コンデンサーＣの蓄積電極６に接続している。トラ
ンスファートランジスタＴのゲートは、対応するワード
ラインＷＬに接続している。コンデンサーＣの対向する
電極８は、定電源に接続している。誘電体膜７がコンデ
ンサーＣの蓄積電極６と、対向する電極８との間に設け
られている。
【０００３】ＤＲＡＭ製造プロセスにおいては、プレイ
ナータイプ・コンデンサーと呼ばれる二次元のコンデン
サーが１Ｍ（メガ＝ミリオン）以下の記憶容量をもつコ
ンベンショナルのＤＲＡＭに主として用いられる。プレ
イナータイプのコンデンサーを使用する記憶素子を有す
るＤＲＡＭの場合、電荷が半導体基板のメインサーフェ
ースに配置の電極に蓄積されるため、該メインサーフェ
ースには比較的広い領域が必要になる。記憶容量が４Ｍ
ビッツ以上のＤＲＡＭのような高集積化ＤＲＡＭのため
に、スタックされたタイプのコンデンサーまたはトレン
チタイプ・コンデンサーと称される三次元コンデンサー
構造が導入されている。
【０００４】スタックされたタイプのコンデンサーまた
はトレンチタイプ・コンデンサーにより、同じようなヴ
ォリュウムにおける大きなメモリーを得ることが可能に
なった。しかしながら、容量が６４Ｍｂ（メガビッツ）
を有する大規模集積（ＶＬＳＩ）回路のような、より集
積レベルが高い半導体デヴァイスを実現するためには、
コンベンショナルなスタックされたタイプまたはトレン
チタイプのような単純な三次元構造のコンデンサーでは
不十分なものである。
【０００５】ＤＲＡＭ記憶素子蓄積コンデンサーのキャ
パシタンスを改善する一つの解決策は、所謂フィンタイ
プのスタックされたコンデンサー、その一例は、１９８
８年１２月に発表のインターナショナル・エレクトロン
・デヴァイス・ミーティングにおける”１６Ｍ及び６４
Ｍ ＤＲＡＭに対する三次元のスタックされたコンデン
サーセル”５９２〜５９５頁掲載のエマ他の論文で提案
されている。このフィンタイプのスタックされたコンデ
ンサーは、電極と誘電体膜とを含み、これらは、多数の
積み重ねられた層になってフィン形状で水平方向へ広が
っている。電極のサーフェース領域を増やすようになっ
ている。フィンタイプのスタックされたコンデンサーを
もつＤＲＡＭは、米国特許第５，０７１，７８３号（タ
グチ他）；５，１２６，８１０（ゴトウ）；および第
５，２０６，７８７号（フジオカ）にも記載されてい
る。
【０００６】コンデンサーの容量を改善する他の解決策
は、所謂シリンドリカルタイプのスタックされたコンデ
ンサーを使用することであり、該コンデンサーの一例
は、１９８９年のシンポジウムにおけるＶＬＳＩテクノ
ロジー・ダイジェスト・オブ・テクニカル・ペーパーズ
６９〜７０頁のワカミヤ他の論文”６４ＭｂＤＲＡＭに
対する新規なスタックされたコンデンサー・セル”に提
案されている。該シリンドリカルタイプのスタックされ
たコンデンサーは、電極と誘電体膜とを含み、これら
は、シリンドリカル形状で広がり、該電極のサーフェー
ス領域を増やすようになっている。このシリンドリカル
タイプのスタックされたコンデンサーは、また米国特許
第５，０７７，６８８号（クマノヤ他）に記載されてい
る。
【０００７】増加された集積密度へのトレンドにおいて
は、平面におけるＤＲＡＭセルのサイズ（平面に占める
サーフェース領域）は、一層減少されなければならな
い。一般的にいって、記憶素子のサイズを小形化するこ
とは、電荷蓄積キャパシティ（容量）の減少に通じる。
さらに、容量が減少するにつれ、α線の投射から生ずる
ソフトエラーが増加しやすくなる。したがって、この分
野においては、デヴァイスのより狭いサーフェース領域
を占めながら容量を維持できる新規な蓄積コンデンサー
構造と該構造を作る適切な方法が必要である。
【０００８】
【発明が解決しようとする課題】したがって、この発明
は、電荷蓄積のための領域を増加したトリータイプのコ
ンデンサー構造を有する半導体メモリーデヴァイスを提
供することを目的とするものである。
【０００９】
【課題を解決するための手段】この発明の前記目的と他
の目的によれば、新規で改良された半導体メモリーデヴ
ァイスが提供される。
【００１０】この発明による半導体メモリーデヴァイス
は、基板と、ソース／ドレイン領域をもつ該基板上のト
ランスファートランジスタとを含む。該デヴァイスは、
また、該トランスファートランジスタのソース／ドレイ
ン領域の一つに電気的にカップルされた蓄積コンデンサ
ーを含む。該蓄積コンデンサーは、前記ソース／ドレイ
ン領域の一つに電気的にカップルされた底部を有するト
ランク状の電導層を含む。該トランク状の電導層は、前
記底部から実質的に伸直する伸直延長部を有する。該蓄
積コンデンサーは、また、断面がＬ形状の少なくとも一
つのブランチ状の電導層を含む。該ブランチ状の電導層
の一端は、前記トランク状の電導層のインナーサーフェ
ースに接続している。該トランク状の電導層とブランチ
状の電導層は、ともになって蓄積コンデンサーの蓄積電
極を形成する。
【００１１】前記蓄積コンデンサーは、さらにトランク
状電導層とブランチ状電導層の露出した面に形成された
誘電体層および前記蓄積コンデンサーの対向電極となる
前記誘電体層に形成された上位電導層を含む。
【００１２】この発明の別のアスペクトによれば、前記
トランク状の電導層は、前記トランスファートランジス
タのソース／ドレイン領域の一つに電気的にカップルさ
れている下位トランク状部分および該下位トランク状部
分のエッジから実質的に伸直して立ち上がっている上位
トランク状部分を含む。下位トランク状部分は、断面が
ＴまたはＵ形状であり、前記上位トランク状部分は、下
位のトランク状部分の周縁に追随する実質的に中空のシ
リンダーを形成する。
【００１３】この発明の別のアスペクトによれば、半導
体メモリーデヴァイスは、基板とソース／ドレイン領域
をもつ該基板上に形成されたトランスファートランジス
タとを含む。該デヴァイスは、さらに、該トランスファ
ートランジスタのソース／ドレイン領域の一つに電気的
にカップルされた蓄積コンデンサーを含む。該蓄積コン
デンサーは、前記ソース／ドレイン領域の一つに電気的
にカップルされた底部を有するトランク状の電導層を含
む。該トランク状の電導層は、さらに前記底部から実質
的に伸直する延長部を有する。該蓄積コンデンサーは、
また、第１の延長されたセグメントと第２の延長された
セグメントとを少なくとも含む少なくとも一つのブラン
チ状電導層を含み、前記セグメントにおいては、前記第
１の延長されたセグメントの一端が前記トランク状の電
導層のインナーサーフェースに接続し、第２の延長され
たセグメントが第１の延長されたセグメントの他端から
所定の角度をもって延長している。該トランク状の電導
層とブランチ状の電導層は、蓄積コンデンサーの蓄積電
極を形成し、これは、さらにトランク状電導層とブラン
チ状電導層の露出した面に形成された誘電体層および前
記蓄積コンデンサーの対向電極となる前記誘電体層に形
成された上位電導層を含む。
【００１４】この発明の別のアスペクトによれば、半導
体メモリーデヴァイスは、基板とソース／ドレイン領域
をもつ該基板上に形成されたトランスファートランジス
タとを含む。該デヴァイスは、さらに、該トランスファ
ートランジスタのソース／ドレイン領域の一つに電気的
に接続された蓄積コンデンサーを含む。該蓄積コンデン
サーは、前記ソース／ドレイン領域の一つに電気的に接
続された底部を有するトランク状の電導層を含む。該ト
ランク状の電導層は、さらに前記底部から実質的に伸直
するピラー状の延長部を有する。該蓄積コンデンサー
は、また、トランク状電導層のインナーサーフェースに
接続している一端と、他端から延びている外方への延長
部とを有する少なくとも一つのブランチ状電導層を含
む。該トランク状の電導層とブランチ状の電導層は、蓄
積コンデンサーの蓄積電極を形成し、これは、さらにト
ランク状電導層とブランチ状電導層の露出した面に形成
された誘電体層および前記蓄積コンデンサーの対向電極
となる前記誘電体層に形成された上位電導層を含む。
【００１５】この発明の別のアスペクトによれば、半導
体メモリーデヴァイスは、基板と該基板上に形成された
トランスファートランジスタとを含む。トランスファー
トランジスタは、ソース／ドレイン領域を含む。該デヴ
ァイスは、さらに、該トランスファートランジスタのソ
ース／ドレイン領域の一つに電気的に接続された蓄積コ
ンデンサーを含む。該蓄積コンデンサーは、前記ソース
／ドレイン領域の一つに電気的に接続された底部を有す
るトランク状の電導層を含む。該トランク状の電導層
は、さらに前記底部から実質的に伸直する伸直延長部を
有する。該蓄積コンデンサーは、また、実質的に中空の
シリンダーとして形成された少なくとも一つのブランチ
状電導層を含む。該ブランチ状電導層の一端は、前記ト
ランク状電導層のアッパーサーフェースに接続してい
る。該トランク状の電導層とブランチ状の電導層は、蓄
積コンデンサーの蓄積電極を形成し、これは、さらにト
ランク状電導層とブランチ状電導層の露出した面に形成
された誘電体層および前記蓄積コンデンサーの対向電極
となる前記誘電体層に形成された上位電導層を含む。
【００１６】この発明の別のアスペクトによれば、半導
体メモリーデヴァイスは、基板とソース／ドレイン領域
をもつ該基板上に形成されたトランスファートランジス
タとを含む。該デヴァイスは、さらに、該トランスファ
ートランジスタのソース／ドレイン領域の一つに電気的
に接続された蓄積コンデンサーを含む。該蓄積コンデン
サーは、前記ソース／ドレイン領域の一つに電気的に接
続された底部を有するトランク状の電導層を含む。該ト
ランク状の電導層は、さらに前記底部から実質的に伸直
する伸直延長部を有する。該蓄積コンデンサーは、ま
た、トランク状電導層のアッパーサーフェースに接続し
ている一端と、該端部から実質的に伸直している伸直延
長部とを有する第１のブランチ状電導層を含む。該蓄積
コンデンサーは、また、トランク状電導層のインナーサ
ーフェースに接続している一端と、該端部から外方へ実
質的に延びている外方延長部とを有する少なくとも第２
のブランチ状電導層を含む。該トランク状の電導層とブ
ランチ状の電導層は、蓄積コンデンサーの蓄積電極を形
成し、これは、またトランク状電導層とブランチ状電導
層の露出した面に形成された誘電体層および前記蓄積コ
ンデンサーの対向電極となる前記誘電体層に形成された
上位電導層を含む。
【００１７】
【発明の実施の形態】
第１の好ましい実施例 図２から図９を参照しながら、トリータイプの荷電蓄積
コンデンサーを有する半導体メモリーデヴァイスに関す
る、この発明の第１実施例を詳細に記述する。
【００１８】図２を参照すると、シリコン基板１０のサ
ーフェースは、例えばＬＯＣＯＳ（シリコンの局部酸
化）技術によりまず熱酸化処理される。したがって、厚
みが約３０００Å（オングストローム）である電場酸化
層１２がシリコン基板１０の表面に形成される。つぎ
に、熱酸化処理を再び行い、前記シリコン基板１０の表
面に厚みが約１５０Åのゲート酸化層１４を形成する。
ついで、例えば厚みが約約２０００Åであるポリシリコ
ン層を化学蒸着（ＣＶＤ）技術または低圧化学蒸着（Ｌ
ＰＣＶＤ）により全面にデポジットする。該ポリシリコ
ン層の電導性を改善するためには、例えば、燐イオンを
前記ポリシリコン層にインプラントする。好ましくは、
耐火性の金属層をデポジットし、ついで焼きなまし処理
を行って、ポリサイド(polycide)を形成する。その結
果、前記電導性は、一層よくなる。前記耐火性金属は、
例えばタングステン（Ｗ）でよく、約２０００Åの厚み
にデポジットする。その後、ポリサイド層をパターン化
するため、コンベンショナルのフォトリソグラフィおよ
びエッチング技術を行う。したがって、図２に示すよう
にゲート電極（又はワードライン）ＷＬ１〜ＷＬ４が形
成される。ついで、ヒ素イオンを基板１０へインプラン
トし、ドレイン領域１６ａ，１６ｂ及びソース領域１８
ａ，１８ｂを形成する。このインプラント工程の間、ワ
ードラインＷＬ１〜ＷＬ４をマスク層として使用し、前
記イオンをエネルギーレベル約７０KeV において、吸収
線量約１０15原子／ｃｍ3 でインプラントする。
【００１９】つぎに図３を参照すると、後続の工程とし
て、ＣＶＤ方法を用いて、例えばボロフォスフォ珪酸塩
ガラス（ＢＰＳＧ）の平面化された絶縁層２０を例えば
約７０００Åの厚さにデポジットする。その後、コンベ
ンショナルなフォトリソグラフィック・プロセスとエッ
チング・プロセスを用いて、エッチング保護層２２、平
面化絶縁層２０およびゲート酸化層１４を連続してエッ
チングする。したがって蓄積電極のためのコンタクトホ
ール２４ａ，２４ｂがエッチング保護層２２のトップサ
ーフェースに形成され、該ホールは、ドレイン領域１６
ａ，１６ｂのサーフェースへ延びている。つぎに、ポリ
シリコン層がデポジットされる。ポリシリコン層２６へ
は、その電導性を増すためにヒ素イオンをインプラント
することが好ましい。図２Ｂに示すように、ポリシリコ
ン層２６は、コンタクトホール２４ａ，２４ｂを完全に
埋め、さらにエッチング保護層２２のサーフェースに重
なる。
【００２０】図４を参照すると、例えば二酸化珪素の厚
い絶縁層が前記ポリシリコン層２６全面に約７０００Å
の厚さで続いてデポジットされる。コンベンショナルな
フォトリソグラフィック・プロセスとエッチング・プロ
セスを使用して、前記絶縁層をパターン化し、図２Ｃに
示されるような絶縁ピラー２８ａ，２８ｂを形成する。
絶縁ピラー２８ａ，２８ｂは、ポリシリコン層の面にお
いてドレイン領域１６ａ，１６ｂの上に位置することが
好ましい。かくてギャップ２９が絶縁ピラー２８ａ，２
８ｂの間に形成される。
【００２１】つぎに図５を参照すると、ＣＶＤにより、
絶縁層３０、ポリシリコン層３２および絶縁層３４を引
き続いて形成する。絶縁層３０，３４は、例えば、二酸
化珪素である。絶縁層３０とポリシリコン層３２それぞ
れの厚みは、例えば約１０００Åである。絶縁層３４の
厚みは、絶縁ピラー２８ａ，２８ｂの間のギャップ２９
に少なくとも完全に充填されることができる程度のもの
が好ましい。第１の好ましい実施例によれば、絶縁層３
４の厚みは、約７０００Åである。ポリシリコン層３２
の電導性を増すために、ヒ素イオンをポリシリコン層３
２へインプラントしてよい。
【００２２】図６を参照すると、図５に示すような構造
のサーフェースが化学機械研磨（ＣＭＰ）技術により、
絶縁ピラー２８ａ，２８ｂのトップが露出するまで磨か
れる。
【００２３】図７を参照すると、コンベンショナルのフ
ォトリソグラフィ及びエッチング技術を使用して、絶縁
層３４、ポリシリコン層３２、絶縁層３０及びポリシリ
コン層２６をエッチングして、開口３６を形成し；各メ
モリーセルのための蓄積コンデンサーの蓄積電極を前記
電導層のプレイスメントにより区画する。また前記のエ
ッチングプロセスにより、ポリシリコン層３２，２６を
セグメント３２ａ，３２ｂ；２６ａ，２６ｂそれぞれに
区分する。ついで、ポリシリコン・スペーサー３８ａ，
３８ｂを開口３６の側壁面に形成する。第１の好ましい
実施例によれば、ポリシリコン・スペーサー３８ａ，３
８ｂは、厚さ約１０００Åのポリシリコン層を形成し、
このポリシリコン層をエッチングバックして前記スペー
サー３８ａ，３８ｂを形成することで形成される。
【００２４】図８を参照すると、エッチング保護層２２
をエッチングエンドポイントとして使用してウエットエ
ッチングし、絶縁層３４，３０及び絶縁ピラー２８ａ，
２８ｂである露出した二酸化珪素層を除去する。このウ
エットエッチングステップの後、ＤＲＡＭ蓄積コンデン
サーの蓄積電極が完成される。図８に示すように蓄積電
極は、下位のトランク状のポリシリコン層２６ａ，２６
ｂ；上位のトランク状のポリシリコン層３８ａ，３８ｂ
および断面Ｌ形状のブランチ状のポリシリコン層３２
ａ，３２ｂを含む。下位のトランク状のポリシリコン層
ａ，２６ｂは、トランスファー・トランジスタのドレイ
ン領域１６ａ，１６ｂにそれぞれ直接に接触している。
下位のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状
である。上位のトランク状のポリシリコン層３８ａ，３
８ｂは、下位のトランク状のポリシリコン層２６ａ，２
６ｂのエッジにそれぞれ接続していて、実質的に垂直
に、即ち、エッチング保護層２２のサーフェースに対し
直角になっている。上位のトランク状のポリシリコン層
３８ａ，３８ｂは、中空のシリンダーを形成し、その断
面は、円形または方形である。ブランチ状ポリシリコン
層３２ａ，３２ｂは、上位のポリシリコン層３８ａ，３
８ｂのインナーフェースそれぞれに接続し、該層は、ま
ず内方、即ちドレイン領域へ向かいある距離分水平に延
び、ついで、真っすぐ上へ延びる。用語”トリータイプ
の蓄積電極”は、その構造が普通のものではないので、
ここでは、この発明による完成された蓄積電極を指す。
したがって”トリータイプの蓄積電極”を含むコンデン
サーを”トリータイプの蓄積コンデンサー”という。
【００２５】図９を参照すると、誘電体膜４０ａ，４０
ｂが蓄積電極（２６ａ，３２ａ，３８ａ）および（２６
ｂ，３２ｂ，３８ｂ）の表面にそれぞれ形成される。各
誘電体膜４０ａ，４０ｂは、例えば二酸化珪素、窒化珪
素、ＮＯ（窒化珪素／二酸化珪素）またはＯＮＯ（二酸
化珪素／窒化珪素／二酸化珪素）などで形成されてい
る。つぎに、ポリシリコンで作られた対向電極４２を誘
電体膜４０ａ，４０ｂのサーフェースに形成する。該対
向電極は、ＣＶＤにより例えば約１０００Åの厚みのポ
リシリコン層を形成し、例えばＮタイプのドーパントで
該ポリシリコン層をドーピングし、その電導性を高め、
コンベンショナルのフォトリソグラフィとエッチング技
術を用いて前記ポリシリコン層をパターン化して作る。
かくて、ＤＲＡＭの蓄積コンデンサーは、完成する。
【００２６】図９に示されていないが、ワードライン、
ボンディングパッド、インターコネクション、パッシヴ
ェーションおよびパッケージをコンベンショナルなプロ
セスにより作り、ＤＲＡＭ ＩＣを完成することは、当
業者にとって明らかなことである。これらのコンベンシ
ョナルなプロセスは、発明の特徴に関係しないから、こ
れらのプロセスを詳細に記載する必要はない。
【００２７】第１の実施例においては、下位のポリシリ
コン層２６は、図７に示すように、各メモリーセルに対
し下位のトランク状ポリシリコン層２６ａ，２６ｂに分
かれている。しかしながら、この発明の別の好ましい実
施例によれば、図３に示すように、ポリシリコン層２６
がデポジットされた直後に各メモリーセルに対し下位の
トランク状ポリシリコン層２６ａ，２６ｂにパターン化
することもできる。そして、後続のプロセスが上記した
と同様に行われる。
【００２８】第２の好ましい実施例 第１の実施例においては、各蓄積電極は、断面が実質的
にＬ形状の唯一つのブランチ状電極層を有するのみのも
のである。しかしながら、この発明は、この特定の実施
例の範囲のみに限定されるものではない。実質的にＬ形
状のブランチ状電極の数は２本、３本または３本以上で
もよい。実質的にＬ形状の二つのブランチ状電極をもつ
蓄積電極を第２の好ましい実施例として記載する。
【００２９】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第２の
好ましい実施例の詳細を図１０〜図１４を参照して記載
する。
【００３０】第２の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１０〜図１４における要素には、同じ
符号が付してある。
【００３１】図４と図１０を参照すると、ＣＶＤを行っ
て、複数の絶縁層と複数のポリシリコン層とを交互に形
成するものであり、図１０に示すように、特に、絶縁層
４４、ポリシリコン層４６、絶縁層４８、ポリシリコン
層５０および絶縁層５２を順に形成する。絶縁層４４，
４８，５２は、例えば二酸化珪素である。絶縁層４４，
４８とポリシリコン層４６，５０の厚みは、例えば１０
００Åである。絶縁層５２の厚みは、例えば７０００Å
であって、絶縁ピラー２８ａ，２８ｂの間のギャップ２
９を埋めることが好ましい。該ポリシリコン層の電導性
を高めるために、ヒ素イオンのようなイオンを前記ポリ
シリコン層へインプラントするとができる。
【００３２】図１１を参照すると、ＣＭＰ技術を用いて
絶縁ピラー２８ａ，２８ｂの少なくとも上面が露出する
まで図１０に示す構造体のサーフェースを研磨する。
【００３３】図１２を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層５２、ポリシリコン層５０、絶縁層４８、ポリシリ
コン層４６、絶縁層４４及びポリシリコン層２６をエッ
チングし、かくして、開口５４を形成し、そして各メモ
リーセルのための蓄積コンデンサーの蓄積電極をパター
ン化する。また前記のエッチングプロセスにより、ポリ
シリコン層５０，４６，２６をセグメント５０ａ，５０
ｂ，４６ａ，４６ｂおよび２６ａ，２６ｂそれぞれに区
分する。ついで、ポリシリコン・スペーサー５６ａ，５
６ｂを開口５４の側壁面に形成する。第２の好ましい実
施例によれば、ポリシリコン・スペーサー５６ａ，５６
ｂは、厚さ約１０００Åのポリシリコン層を形成し、こ
のポリシリコン層をエッチングバックしてスペーサー５
６ａ，５６ｂを形成することで形成される。ヒ素イオン
を前記ポリシリコン層へインプラントし、ポリシリコン
・スペーサー５６ａ，５６ｂの電導性を高める。
【００３４】図１３を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層５２，４８，４４及び絶縁ピラー
２ ａ，２８ｂである露出した二酸化珪素層を除去す
る。このウエットエッチングステップの後、ＤＲＡＭ蓄
積コンデンサーの蓄積電極が完成される。図１３に示さ
れた蓄積電極は、下位のトランク状のポリシリコン層２
６ａ，２６ｂ；上位のトランク状のポリシリコン層３８
ａ，３８ｂおよび断面が実質的にＬ形状のブランチ状の
ポリシリコン層の二つの層４６ａ，５０，４６ｂ，５０
ｂを含む。下位のトランク状のポリシリコン層２６ａ，
２６ｂは、トランスファー・トランジスタのドレイン領
域１６ａ，１６ｂにそれぞれ直接に接触している。下位
のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状であ
る。上位のトランク状のポリシリコン層５６ａ，５６ｂ
は、下位のトランク状のポリシリコン層２６ａ，２６ｂ
のエッジにそれぞれ接続していて、実質的に垂直になっ
ている。上位のトランク状のポリシリコン層５６ａ，５
６ｂは、中空のシリンダーを形成し、その断面は、円形
または方形である。ブランチ状ポリシリコン層の二つの
層４６ａ，５０，４６ｂ，５０ｂは、上位のポリシリコ
ン層５６ａ，５６ｂのインナーフェースそれぞれに接続
し、該層は、まず内方へ向かいある距離分水平に延び、
ついで、真っすぐ上へ延びる。
【００３５】図１４を参照すると、誘電体膜５８ａ，５
８ｂが蓄積電極（２６ａ，３２ａ，３８ａ）および（２
６ｂ，３２ｂ，３８ｂ）の表面にそれぞれ形成される。
つぎに、ポリシリコンで作られた対向電極６０を誘電体
膜５８ａ，５８ｂのサーフェースに形成する。該対向電
極は、ＣＶＤにより例えば約１０００Åの厚みのポリシ
リコン層を形成し、例えばＮタイプのドーパントで該ポ
リシリコン層をドーピングし、その電導性を高め、コン
ベンショナルのフォトリソグラフィとエッチング技術を
用いて前記ポリシリコン層をパターン化して作る。かく
て、ＤＲＡＭの蓄積コンデンサーは、完成する。
【００３６】第３の好ましい実施例 第１と第２の実施例においては、蓄積電極のブランチ状
の電極層は、断面がＬ形状である。しかしがら、この発
明は、そのような構造に限定されるものではない。ピラ
ー形状の断面をもつブランチ状電極層を次の好ましい実
施例として記載する。
【００３７】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第３の
好ましい実施例の詳細を図１５〜図１８を参照して記載
する。
【００３８】第３の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１５〜図１８における要素には、同じ
符号が付してある。
【００３９】図４と図１５を参照すると、ポリシリコン
・スペーサ６２ａ，６２ｂが絶縁ピラー２８ａ，２８ｂ
の側壁面に形成される。第３の好ましい実施例によれ
ば、ポリシリコン・スペーサ６２ａ，６２ｂは、厚さ約
１０００Åのポリシリコン層をデポジットし、このポリ
シリコン層をエッチングバックしてスペーサー６２ａ，
６２ｂを形成することで作られる。ポリシリコン層の電
導性を良くするため、ヒ素イオンのようなイオンを前記
ポリシリコン層へインプラントする。ついで、ＣＶＤを
行って、厚い絶縁層６４をデポジットする。したがっ
て、絶縁ピラー２８ａ，２８ｂの間のギャップは、埋め
られることが好ましい。
【００４０】図１６を参照すると、ＣＭＰ技術を用い
て、好ましくは絶縁ピラー６２ａ，６２ｂの上部が露出
するまで図１５に示す構造体のサーフェースを研磨す
る。
【００４１】図１７を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、厚
い絶縁層６４とポリシリコン層２６をエッチングし、か
くして、開口６６を形成し、そして各メモリーセルのた
めの蓄積コンデンサーの蓄積電極をパターンニングす
る。また上記のエッチングプロセスにより、ポリシリコ
ン層２６をセグメント２６ａ，２６ｂそれぞれに区分す
る。ついで、ポリシリコン・スペーサー６８ａ，６８ｂ
を開口６６の側壁面に形成する。
【００４２】図１８を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層６４及び絶縁ピラー２８ａ，２８
ｂである露出した二酸化珪素層を除去する。このウエッ
トエッチングステップの後、ＤＲＡＭ蓄積コンデンサー
の蓄積電極が完成される。図１８に示された蓄積電極
は、下位のトランク状のポリシリコン層２６ａ，２６
ｂ；上位のトランク状のポリシリコン層６８ａ，６８ｂ
および断面が実質的にピラー形状のブランチ状のポリシ
リコン層６２ａ，６２ｂを含む。下位のトランク状のポ
リシリコン層２６ａ，２６ｂは、トランスファー・トラ
ンジスタのドレイン領域１６ａ，１６ｂにそれぞれ直接
に接触している。下位のポリシリコン層２６ａ，２６ｂ
の断面は、Ｔ形状である。上位のトランク状のポリシリ
コン層６８ａ，６８ｂは、下位のトランク状のポリシリ
コン層２６ａ，２６ｂのエッジにそれぞれ接続してい
て、実質的に垂直になっている。上位のトランク状のポ
リシリコン層６８ａ，６８ｂは、中空のシリンダーを形
成し、その断面は、円形または方形である。ブランチ状
ポリシリコン層６２ａ，６２ｂは、下位のトランク状ポ
リシリコン層２６ａ，２６ｂのトップサーフェースに接
続し、上へ延びる。第３の好ましい実施例によれば、ポ
リシリコン層６２ａ，６２ｂは、実質的に中空なシリン
ダーとして形成され、その断面は、円形または方形の絶
縁ピラー２８ａ，２８ｂの断面に主として左右される。
ブランチ状ポリシリコン層６２ａ，６２ｂは、上位のト
ランク状ポリシリコン層６８ａ，６８ｂの間に位置す
る。
【００４３】第４の好ましい実施例 断面がＬ形状であるブランチ状電極層と、断面がピラー
形状であるブランチ状電極層の第４の好ましい実施例を
以下に記載する。第４の好ましい実施例は、第１と第３
の好ましい実施例のアスペクツを組み合わせることで達
成される。したがって、第１と第３の好ましい実施例の
特徴を組み合わせた構造体が作られる。
【００４４】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第４の
好ましい実施例の詳細を図１９〜図２１を参照して記載
する。
【００４５】第４の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図１９〜図２１における要素には、同じ
符号が付してある。
【００４６】図４と図１９を参照すると、ポリシリコン
・スペーサ７０ａ，７０ｂが絶縁ピラー２８ａ，２８ｂ
の側壁面にそれぞれ形成される。該ポリシリコン・スペ
ーサは、厚さ約１０００Åのポリシリコン層をデポジッ
トし、このポリシリコン層をエッチングバックしてスペ
ーサーを形成することで作られる。ついで、ＣＶＤによ
り絶縁層７２とポリシリコン層７４を順次デポジットす
る。その後に厚い絶縁層をデポジットする。
【００４７】図２０を参照すると、図示された構造体
は、図６と図７とに関連して前記したプロセスにより作
られる。換言すると、ＣＭＰ技術を用いて、絶縁ピラー
２８ａ，２８ｂの上部、ポリシリコン・スペーサ７０
ａ，７０ｂの上部およびポリシリコン層７４の上部が露
出するまで図１９に示す構造体のサーフェースを研磨す
る。
【００４８】コンベンショナルのフォトリソグラフィ及
びエッチング技術を使用して、絶縁層７６とポリシリコ
ン層７４、絶縁層７２およびポリシリコン層２６を順次
エッチングし、かくして、開口７８を形成し、そして各
メモリーセルのための蓄積コンデンサーの蓄積電極をパ
ターンニングする。また上記のエッチングプロセスによ
り、ポリシリコン層７４，２６２６をセグメント７４
ａ，７４ｂ、２６ａ，２６ｂそれぞれに区分する。つい
で、ポリシリコン・スペーサー８０ａ，８０ｂを開口７
８の側壁面に形成する。
【００４９】図２１を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層７６、７２及び絶縁ピラー２８
ａ，２８ｂである露出した二酸化珪素層を除去する。こ
のウエットエッチングステップの後、ＤＲＡＭ蓄積コン
デンサーの蓄積電極が完成される。図２１に示された蓄
積電極は、下位のトランク状のポリシリコン層２６ａ，
２６ｂ；上位のトランク状のポリシリコン層８０ａ，８
０ｂ、断面が実質的にピラー形状のブランチ状のポリシ
リコン層７０ａ，７０ｂ及び断面が実質的にＬ形状のブ
ランチ状のポリシリコン層７４ａ，７４を含む。
【００５０】下位のトランク状のポリシリコン層２６
ａ，２６ｂは、トランスファー・トランジスタのドレイ
ン領域１６ａ，１６ｂにそれぞれ直接に接触している。
下位のポリシリコン層２６ａ，２６ｂの断面は、Ｔ形状
である。上位のトランク状のポリシリコン層８０ａ，８
０ｂは、下位のトランク状のポリシリコン層２６ａ，２
６ｂのエッジにそれぞれ接続していて、実質的に垂直に
なっている。上位のトランク状のポリシリコン層８０
ａ，８０ｂは、中空のシリンダーを形成し、その断面
は、円形または方形である。断面が実質的にＬ形状であ
るブランチ状ポリシリコン層７４ａ，７４ｂは、下位の
トランク状ポリシリコン層８０ａ，８０ｂのインナーサ
ーフェースに接続し、ある距離分内方へ水平に延び、つ
いで実質的に真っすぐ上へ延びる。断面が実質的にピラ
ー形状のブランチ状ポリシリコン層７０ａ，７０ｂは、
下位のトランク状ポリシリコン層２６ａ，２６ｂのトッ
プサーフェースに接続し、実質的に真っすぐ上へ延び
る。ブランチ状ポリシリコン層７０ａ，７０ｂは、実質
的に中空のシリンダーとして形成される。
【００５１】第５の好ましい実施例 第５の実施例に記載されたものに類似の構造であるが、
違った態様で作られる別の蓄積電極を第５の好ましい実
施例として記載する。
【００５２】トリータイプ荷電蓄積コンデンサーを有す
る半導体メモリーデヴァイスに関するこの発明の第５の
好ましい実施例の詳細を図２２〜図２５を参照して記載
する。
【００５３】第５の実施例のトリータイプの蓄積コンデ
ンサーは、図４のウエファー構造をベースとする。図４
におけると同じ図２２〜図２５における要素には、同じ
符号が付してある。
【００５４】図４と図２２を参照すると、複数のポリシ
リコン層と複数の絶縁層とがＣＶＤにより交互にデポジ
ットされる。図２２に示すように、ポリシリコン層８
４、絶縁層８６、ポリシリコン層８８および厚い絶縁層
９０が順次デポジットされる。
【００５５】図２３を参照すると、ＣＭＰ技術を用い
て、好ましくは絶縁ピラー２８ａ，２８ｂの上部が露出
するまで図２２に示す構造体のサーフェースを研磨す
る。
【００５６】図２４を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層９０、ポリシリコン層８８、絶縁層８６、ポリシリ
コン層８４およびポリシリコン層２６をエッチングし、
かくして、開口９２を形成し、そして各メモリーセルの
ための蓄積コンデンサーの蓄積電極をパターンニングす
る。また上記のエッチングステップにより、ポリシリコ
ン層８８，８４，２６をセグメント８８ａ，８８ｂ、８
４ａ，８４ｂ，２６ａ，２６ｂそれぞれに区分する。つ
いで、ポリシリコン・スペーサー９４ａ，９４ｂを開口
９２の側壁面に形成する。
【００５７】図２５を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層９０，８６及び絶縁ピラー２８
ａ，２８ｂである露出した二酸化珪素層を除去する。こ
のウエットエッチングステップの後、ＤＲＡＭ蓄積コン
デンサーの蓄積電極が完成される。図２５に示された蓄
積電極は、下位のトランク状のポリシリコン層２６ａ，
２６ｂ；上位のトランク状のポリシリコン層９４ａ，９
４ｂおよび断面が実質的にＬ形状の二つのブランチ状の
ポリシリコン層８４ａ，８８ａ，８４ｂ，８８ｂを含
む。下位のトランク状のポリシリコン層２６ａ，２６ｂ
は、トランスファー・トランジスタのドレイン領域１６
ａ，１６ｂにそれぞれ直接に接触している。下位のポリ
シリコン層２６ａ，２６ｂの断面は、Ｔ形状である。上
位のトランク状のポリシリコン層９４ａ，９４ｂは、下
位のトランク状のポリシリコン層２６ａ，２６ｂのエッ
ジにそれぞれ接続していて、実質的に垂直になってい
る。上位のトランク状のポリシリコン層９４ａ，９４ｂ
は、中空のシリンダーを形成し、その断面は、円形また
は方形である。二つの層のブランチ状ポリシリコン層８
４ａ，８８ａ，８４ｂ，８８ｂは、上位のトランク状ポ
リシリコン層９４ａ，９４ｂのインナーサーフェースに
接続し、まず最初はある距離分内方へ水平に延び、つい
で実質的にまっすぐ延びる。この好ましい実施例による
構造は、ブランチ状ポリシリコン層８４ａ，８４ｂの底
部が下位のトランク状ポリシリコン層２６ａ，２６ｂの
アッパーサーフェースと直に接触している点で、第２の
好ましい実施例（図１０〜図１４）と相違している。し
たがって、第５の好ましい実施例による蓄積電極の構造
は、第２の好ましい実施例の構造に類似している。
【００５８】第６の好ましい実施例 異なるプロセスで作られた異なる構造の蓄積電極を第６
の好ましい実施例として記載する。第６の好ましい実施
例による蓄積電極の構造は、第２の好ましい実施例に酷
似している。両実施例における相違は、第６の好ましい
実施例による蓄積電極の下位のトランク状ポリシリコン
層が中空部分を含む点である。したがって、蓄積電極の
サーフェース領域が増大する。
【００５９】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第６の好ま
しい実施例の詳細を図２６〜図２９を参照して記載す
る。
【００６０】第６の実施例のトリータイプの蓄積コンデ
ンサーは、図２のウエファー構造をベースとする。図２
におけると同じ図２６〜図２９における要素には、同じ
符号が付してある。
【００６１】図２と図２６を参照すると、ＢＰＳＧのよ
うな絶縁層９６を平面化のためにＣＶＤによりデポジッ
トする。ついで、窒化珪素のようなエッチング保護層９
８をＣＶＤにより形成する。その後、コンベンショナル
のフォトリソグラフィ及びエッチング技術を使用して、
エッチング保護層９８、絶縁層９６、およびゲート酸化
層１４を順次エッチングし、かくして、蓄積電極のため
のコンタクトホール１００ａ，１００ｂを形成するもの
で、これらホールは、エッチング保護層９８のアッパー
サーフェースからドレイン領域１６ａ，１６ｂのサーフ
ェースへ延びている。次に、ポリシリコン層をデポジッ
トする。該ポリシリコン層の電導性をよくするために、
ヒ素イオンのようなイオンを前記ポリシリコン層へイン
プラントする。図２６に示すように、ポリシリコン層１
０２は、エッチング保護層９８のサーフェースとコンタ
クトホール１００ａ，１００ｂの内壁面をカバーする
が、コンタクトホール１００ａ，１００ｂを完全に埋め
ない。結果として、ポリシリコン層１０２は、中空で断
面Ｕ形状である。
【００６２】図２７を参照すると、二酸化珪素層のよう
な厚さが約７０００Åである厚い絶縁層をデポジットす
る。ついで、厚い絶縁層をコンベンショナルのフォトリ
ソグラフィおよびエッチング技術を用いて区画し、絶縁
ピラー１０４ａ，１０４ｂを図２７に示すように形成す
る。絶縁ピラー１０４ａ，１０４ｂは、ポリシリコン層
２６の面でドレイン領域１６ａ，１６ｂそれぞれの上に
位置することが好ましく、ポリシリコン層１０２の中空
構造部分を完全に埋める。かくてギャップ１０６が絶縁
ピラー１０４ａ，１０４ｂの間に形成される。
【００６３】つぎに、図１０から図１３に関連しての第
２の好ましい実施例により記載されたものに類似の方法
を行って第６の好ましい実施例による蓄積電極を作る。
【００６４】図２８を参照すると、ＣＶＤを行って、複
数の絶縁層と複数のポリシリコン層とを交互に形成する
ものであり、特に、絶縁層１０６、ポリシリコン層１０
８、絶縁層１１０、ポリシリコン層１１２および厚い絶
縁層１１４を順に形成する。絶縁ピラー１０４ａ，１０
４ｂの少なくともトップが露出するまで、前記構造体の
サーフェースを研磨するために、ＣＭＰ技術を利用する
ことができる。
【００６５】図２９を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１１４、ポリシリコン層１１２、絶縁層１１０、ポ
リシリコン層１０８、絶縁層１０６及びポリシリコン層
１０２を順次エッチングし、かくして、開口１１８を形
成し、そして各メモリーセルのための蓄積コンデンサー
の蓄積電極をパターン化する。また前記のエッチングプ
ロセスにより、ポリシリコン層１１２，１０８，１０２
をセグメント１１２ａ，１１２ｂ，１０８ａ，１０８
ｂ，１０２ａ，１０２ｂそれぞれに区分する。ついで、
ポリシリコン・スペーサー１１６ａ，１１６ｂを開口１
１８の側壁面に形成する。エッチング保護層９８をエッ
チングエンドポイントとして使用してウエットエッチン
グし、絶縁層１１４，１１０，１０６及び絶縁ピラー１
０４ａ，１０４ｂである露出した二酸化珪素層を除去す
る。このウエットエッチングステップの後、ＤＲＡＭ蓄
積コンデンサーの蓄積電極が完成される。図２９に示さ
れた蓄積電極は、図１３に示された構造と酷似してい
る。これら二つの構造における相違は、第６の好ましい
実施例の下位のトランク状ポリシリコン層１０２ａ，１
０２ｂが中空である点である。したがって、蓄積電極の
サーフェースが増加する。
【００６６】第７の好ましい実施例 異なるプロセスで作られた異なる構造の蓄積電極を第７
の好ましい実施例として記載する。第７の好ましい実施
例による蓄積電極の構造は、第２の好ましい実施例に酷
似している。両実施例における相違は、第７の好ましい
実施例による蓄積電極の下位のトランク状ポリシリコン
層が下位のエッチング保護層のアッパーサーフェースに
接触せず、所定の距離をもって離なされている点であ
る。したがって、蓄積電極のサーフェース領域が増大す
る。
【００６７】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第７の好ま
しい実施例の詳細を図３０〜図３４を参照して記載す
る。
【００６８】第７の好ましい実施例の蓄積コンデンサー
は、図２のウエファー構造をベースとする。ついで異な
る処理工程が行われて異なる構造のものが作られる。図
２におけると同じ図３０〜図３４における要素には、同
じ符号が付してある。
【００６９】図２と図３０を参照すると、ＢＰＳＧのよ
うな絶縁層９６を平面化のためにＣＶＤによりデポジッ
トする。ついで、窒化珪素のようなエッチング保護層１
２２をＣＶＤにより形成する。つぎに二酸化珪素のよう
な絶縁層１２４をＣＶＤによりデポジットする。つい
で、コンベンショナルのフォトリソグラフィ及びエッチ
ング技術を使用して、絶縁層１２４、エッチング保護層
１２２、絶縁層１２０およびゲート酸化層１４を順次エ
ッチングし、かくして、蓄積電極のためのコンタクトホ
ール１００ａ，１００ｂを形成するもので、これらホー
ルは、絶縁層１２４のアッパーサーフェースからドレイ
ン領域１６ａ，１６ｂのサーフェースへ延びている。次
に、ポリシリコン層１２８をデポジットする。図３０に
示すように、ポリシリコン層１２８は、コンタクトホー
ル１２６ａ，１２６ｂを完全に埋め、絶縁層１２４のサ
ーフェースをカバーしている。
【００７０】図３１を参照すると、二酸化珪素層のよう
な厚さが約７０００Åである厚い絶縁層をデポジットす
る。ついで、厚い絶縁層をコンベンショナルのフォトリ
ソグラフィおよびエッチング技術を用いて区画し、絶縁
ピラー１３０ａ，１３０ｂを図３１に示すように形成す
る。絶縁ピラー１３０ａ，１３０ｂは、ポリシリコン層
１２８の面でドレイン領域１６ａ，１６ｂそれぞれの上
に位置することが好ましい。かくてギャップ１２９が絶
縁ピラーの間に形成される。
【００７１】つぎに、図１０から図１３に関連しての第
２の好ましい実施例により記載されたものに類似の方法
を行って第７の好ましい実施例による蓄積電極を作る。
【００７２】図３２を参照すると、ＣＶＤを行って、複
数の絶縁層と複数のポリシリコン層とを交互に形成する
ものであり、特に、絶縁層１３２、ポリシリコン層１３
４、絶縁層１３６、ポリシリコン層１３８および厚い絶
縁層１４０を順に形成する。絶縁ピラー１３０ａ，１３
０ｂの少なくともトップが露出するまで、前記構造体の
サーフェースを研磨するために、ＣＭＰ技術を利用する
ことができる。
【００７３】図３３を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１４０、ポリシリコン層１３８、絶縁層１３６、ポ
リシリコン層１３４、絶縁層１３２及びポリシリコン層
１２８を順次エッチングし、かくして、開口１４２を形
成し、そして各メモリーセルのための蓄積コンデンサー
の蓄積電極をパターン化する。また前記のエッチングプ
ロセスにより、ポリシリコン層１３８，１３４，１２８
をセグメント１３８ａ，１３８ｂ，１３４ａ，１３４
ｂ，１２８ａ，１２８ｂそれぞれに区分する。ついで、
ポリシリコン・スペーサー１４４ａ，１４４ｂを開口１
４２の側壁面に形成する。
【００７４】図３４を参照すると、エッチング保護層１
２２をエッチングエンドポイントとして使用してウエッ
トエッチングし、絶縁層１４０，１３６，１３２，１２
４及び絶縁ピラー１３０ａ，１３０ｂである露出した二
酸化珪素層を除去する。このウエットエッチングステッ
プの後、ＤＲＡＭ蓄積コンデンサーの蓄積電極が完成さ
れる。図３４に示された蓄積電極は、図１３に示された
構造と酷似している。これら二つの構造における相違
は、下位のトランク状ポリシリコン層１２８ａ，１２８
ｂが下側のエッチング保護層１２２のトップサーフェー
スにコンタクトしていない点である。したがって、蓄積
電極のサーフェースが増加する。
【００７５】第８の好ましい実施例 第１から第７の好ましい実施例においては、蓄積電極の
ブランチ状電極層がシングルセグメントをもつ垂直構造
か、または、断面が実質的にＬ形状の二つのセグメント
をもつ折り曲げられた構造のいづれかである。しかしな
がら、この発明は、これらの構造に限定されるものでは
ない。ブランチ状電極層の折り曲げに寄与するセグメン
トの数は、三つ、四つ、または、それ以上であってもよ
い。４つのセグメントをもつブランチ状電極層を第８の
好ましい実施例として記載する。
【００７６】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第８の好ま
しい実施例の詳細を図３５〜図３９を参照して記載す
る。
【００７７】第８の好ましい実施例の蓄積コンデンサー
は、図３のウエファー構造をベースとする。ついで異な
る処理工程が行われて異なる構造のものが作られる。図
２におけると同じ図３５〜図３９における要素には、同
じ符号が付してある。
【００７８】図３５と図３を参照すると、二酸化珪素層
のような厚さが約７０００Åである厚い絶縁層をポリシ
リコン層２６全面にデポジットする。ついで、コンベン
ショナルのフォトリソグラフィ技術によりフォトレジス
ト層１５２を形成し、さらにこれを異方性エッチングし
て、絶縁層の一部を形成する。したがって、図９Ａに示
すように、ギャップ１５７が間にある絶縁層１５０ａ，
１５０ｂが形成される。
【００７９】図３６を参照すると、フォトレジスト腐食
技術を用いて、より小さく、より薄くされたフォトレジ
スト層１５２ａ，１５２ｂが残るように、フォトレジス
ト層１５２の部分を除去する。結果として、絶縁層１５
０ａ，１５０ｂのトップサーフェースの部分が露出す
る。
【００８０】図３７を参照すると、異方性エッチングを
用いて、ポリシリコン層２６が露出するまで絶縁層１５
０ａ，１５０ｂの露出した部分と残りの露出した絶縁層
とを除去する。かくて、階段状の絶縁ピラー１５０ｃ，
１５０ｄが形成される。ついでフォトレジスト層を除去
する。
【００８１】つぎに、図５から図８に関連しての第１の
好ましい実施例を作るのに用いられた方法に類似の方法
を行って第８の好ましい実施例による蓄積電極を作る。
【００８２】図３８を参照すると、ＣＶＤにより、絶縁
層１５４、ポリシリコン層１５６および厚い絶縁層１５
８を順に形成する。つぎにＣＭＰ技術を用いて絶縁ピラ
ー１５０ａ，１５０ｂのトップサーフェースが露出する
まで、前記構造体のサーフェースを研磨する。
【００８３】図３９を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１５８、ポリシリコン層１５６、絶縁層１５４及び
ポリシリコン層２６を順次エッチングし、かくして、開
口１５５を形成し、そして各メモリーセルのための蓄積
コンデンサーの蓄積電極をパターン化する。また前記の
エッチングプロセスにより、ポリシリコン層１５６，２
６をセグメント１５６ａ，１５６ｂ，２６ａ，２６ｂそ
れぞれに区分する。ついで、ポリシリコン・スペーサー
１５９ａ，１５９ｂを開口１５５の側壁面に形成する。
エッチング保護層２２をエッチングエンドポイントとし
て使用してウエットエッチングし、絶縁層１５８，１５
４及び絶縁ピラー１５０ｃ，１５０ｄである露出した二
酸化珪素層を除去する。このウエットエッチングステッ
プの後、ＤＲＡＭ蓄積コンデンサーの蓄積電極が完成さ
れる。図３９に示された蓄積電極は、下位トランク状ポ
リシリコン層２６ａ，２６ｂ、上位トランク状ポリシリ
コン層１５９ａ，１５９ｂおよびブランチ状ポリシリコ
ン層１５６ａ，１５６ｂを含み、これらは、断面が実質
的にダブルのＬ形状の４つのセグメントをもつ折り曲げ
られた構造になっている。ブランチ状ポリシリコン層１
５６ａ，１５６ｂは、まず上位のトランク状ポリシリコ
ン層１５９ａ，１５９ｂのインナーサーフェースに接続
し、ある距離分内方へ水平に延び、再びある距離分実質
的に直立し、つぎにある距離分内方へ水平に延び、つい
で垂直に真っすぐ延びる。
【００８４】この好ましい実施例によれば、絶縁ピラー
とギャップをおいた絶縁層の外形形状によって、ブラン
チ状ポリシリコン層の外形形状と角度とがコントロール
される。したがって、この発明による絶縁ピラーとギャ
ップをおいた絶縁層の外形形状は、特定の記載された実
施例に限定されるものではない。実際、第８の好ましい
実施例により記載された外形形状をモディファイして異
なる最終形状にすることが考えられる。例えば、異方性
エッチングの代わりに等方性エッチングまたはウエット
エッチングを利用して図４に示すような厚い絶縁層をエ
ッチングすれば、絶縁層は、三角形の形状のものにな
る。また別に図４にも示されるように、絶縁ピラー２８
ａ，２８ｂを形成した後、絶縁ピラー２８ａ，２８ｂの
側壁に絶縁・スペーサをさらに形成すれば、異なった形
状の絶縁ピラーが得られる。したがって、第８の好まし
い実施例によれば、種々の角度の種々異なった形状のブ
ランチ状ポリシリコン層を形成できる。
【００８５】この好ましい実施例の概念によれば、より
多くのセグメントをもったブランチ状ポリシリコン層が
望ましければ、ギャップを設けた絶縁層を一度または複
数回フォトレジスト腐食および異方性エッチングし、多
段の階段形状をもつ絶縁ピラーを形成することができ
る。
【００８６】第９の好ましい実施例 第１から第８の好ましい実施例においては、ＣＭＰ技術
を常に用いて、絶縁ピラーの上からポリシリコン層を除
去している。しかしながら、この発明は、この技術の使
用による範囲に限定されるものではない。第９の好まし
い実施例においては、コンベンショナルのフォトリソグ
ラフィおよびエッチング技術を用いて、絶縁ピラーにお
けるポリシリコン層を薄くはがす。したがって、異なる
形状の蓄積電極が形成される。
【００８７】トリータイプ蓄積コンデンサーを有する半
導体メモリーデヴァイスに関するこの発明の第９の好ま
しい実施例の詳細を図４０〜図４３を参照して記載す
る。
【００８８】第９の好ましい実施例の蓄積コンデンサー
は、図４のウエファー構造をベースとする。異なる構造
のＤＲＡＭ蓄積電極がさらなるプロセスにより作られ
る。図２Ｃにおけると同じ図４０〜図４３における要素
には、同じ符号が付してある。
【００８９】図４０と図４を参照すると、ポリシリコン
層と絶縁層とをＣＶＤにより交互にデポジットする。図
４０に示すように、絶縁層１６０、ポリシリコン層１６
２、絶縁層１６４、ポリシリコン層１６６および厚い絶
縁層１６８がシリコン層２６の全面にデポジットされ
る。絶縁層１６０，１６４，１６８は、例えば二酸化珪
素層である。絶縁層１６０，１６４とポリシリコン層１
６２，１６６の厚みは、例えば１０００Åである。厚い
絶縁層１６８を充分厚くしてポリシリコン層１６６のサ
ーフェース上のギャップを埋めるようにすることが好ま
しい。
【００９０】図４１を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、絶
縁層１６８、ポリシリコン層１６６、絶縁層１６４、ポ
リシリコン層１６２、絶縁層１６０及びポリシリコン層
２６を順次エッチングし、かくして、開口１７０を形成
し、そして各メモリーセルのための蓄積コンデンサーの
蓄積電極をパターン化する。また前記のエッチングプロ
セスにより、ポリシリコン層１６６，１６２，２６をセ
グメント１６６ａ，１６６ｂ，１６２ａ，１６２ｂおよ
び２６ａ，２６ｂそれぞれに区分する。ついで、ポリシ
リコン・スペーサー１７２ａ，１７２ｂを開口１５５の
側壁面に形成する。
【００９１】図４２を参照すると、コンベンショナルの
フォトリソグラフィ及びエッチング技術を使用して、ポ
リシリコン層１６６ａ，１６６ｂ、絶縁層１６４および
ポリシリコン層１６２ａ、１６２ｂを順次エッチング
し、かくして、開口１７４ａ，１７４ｂを形成する。そ
の結果、絶縁ピラー２８ａ，２８ｂにおけるポリシリコ
ン層１６６ａ，１６６ｂおよび１６２ａ，１６２ｂが部
分的にエッチングされて、ポリシリコン層の間の二酸化
珪素層が露出される。
【００９２】図４３を参照すると、エッチング保護層２
２をエッチングエンドポイントとして使用してウエット
エッチングし、絶縁層１６８，１６４，１６０及び絶縁
ピラー２８ａ，２８ｂである露出した二酸化珪素層を除
去する。このウエットエッチングステップの後、ＤＲＡ
Ｍ蓄積コンデンサーの蓄積電極が完成される。図４３に
示された蓄積電極は、下位トランク状ポリシリコン層２
６ａ，２６ｂ、上位トランク状ポリシリコン層１７２
ａ，１７２ｂおよび三つのセグメントをもつブランチ状
ポリシリコン層１６２ａ，１６６ａ，１６２ｂ，１６６
ｂの二つの層を含む。ブランチ状ポリシリコン層１６２
ａ，１６６ａ，１６２ｂ，１６６ｂの二つの層は、まず
最初に上位トランク状ポリシリコン層１７２ａ，１７２
ｂのインナーサーフェースに接続し、ある距離分内方へ
水平に延び、ついで再び、ある距離分ほぼ垂直に真っす
ぐ延び、そしてある距離分内方へ水平に延びている。
【００９３】上記した好ましい実施例の特徴は、組み合
わせて、種々の構造をもつ蓄積電極ならびに蓄積コンデ
ンサーを形成することができる点は、当業者に明らかな
ことである。蓄積電極ならびに蓄積コンデンサーの構造
は、この発明の範囲内にすべて入る。
【００９４】添付の図面においては、トランスファー・
トランジスタのドレインの実施例は、シリコン基板にお
ける拡散領域として示されているが、例えばトランチタ
イプのドレイン領域に対する他のバリエーションが可能
であり、この発明により企図されるものである。
【００９５】添付の図面における要素は、表示目的のた
めのみの略図であって、実寸では図示していない。図示
された本発明の要素の形状、寸法および伸びる角度は、
この発明の範囲についての限定とみなされるべきもので
はない。
【００９６】この発明は、実例により、かつ、好ましい
実施例に関して記載したが、この発明は、記載された実
施例に限定されないことを理解されるべきである。反対
に、この発明は、当業者にとって明らかな種々のモディ
フィケーション、類似の構成ならびにプロセスをカバー
するものであり、添付の請求の範囲は、前記のようなモ
ディフィケーション、類似の構成ならびにプロセスすべ
てを包含するように、最も広く解釈されるものである。
【００９７】
【図面の簡単な説明】
この発明の他の目的、特徴および利点は、好ましいが限
定的でない実施例の以下の詳細な記述から明らかにな
る。該記述は、添付の図面を参照しながらなされるもの
で、図面において：
【図１】 ＤＲＡＭデヴァイスのメモリーセルの回路図
である。
【図２】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図３】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図４】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図５】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図６】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図７】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図８】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図９】 この発明によるトリータイプのコンデンサー
を有する半導体メモリーセルの第１実施例の構造を示す
断面図である。
【図１０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第２実施例の構造を示
す断面図である。
【図１５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第３実施例の構造を示
す断面図である。
【図１９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第４実施例の構造を示
す断面図である。
【図２２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第５実施例の構造を示
す断面図である。
【図２６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図２９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第６実施例の構造を示
す断面図である。
【図３０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３４】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第７実施例の構造を示
す断面図である。
【図３５】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３６】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３７】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３８】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図３９】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第８実施例の構造を示
す断面図である。
【図４０】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４１】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４２】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
【図４３】 この発明によるトリータイプのコンデンサ
ーを有する半導体メモリーセルの第９実施例の構造を示
す断面図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体記憶装置のキャパシタ構成

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 以下の構成を備える半導体メモリーデヴ
    ァイス： （ａ）基板； （ｂ）ソース／ドレイン領域を有している、前記基板上
    のトランスファー・トランジスタ；および （ｃ）前記ソース／ドレイン領域に電気的に接続した以
    下の構成を備える蓄積コンデンサー：前記ソース／ドレ
    イン領域に電気的に接続した底部を有するトランク状電
    導層；このトランク状電導層は、さらにインナーサーフ
    ェースと、前記底部から実質的に伸直しているアップラ
    イト延長部を有しており；断面がＬ形状のブランチ状電
    導層で、該ブランチ状電導層の端部がトランク状電導層
    のインナーフェースに接続し、該トランク状電導層と該
    ブランチ状電導層とが蓄積コンデンサーの蓄積電極を形
    成し；該トランク状電導層と該ブランチ状電導層との露
    出した面にある誘電体層、および蓄積コンデンサーの対
    向電極として作用する前記誘電体層の面にある上位の電
    導層。
  2. 【請求項２】 前記トランク状電導層がさらに以下のも
    のを含む請求項１に請求された半導体メモリーデヴァイ
    ス：前記ソース／ドレイン領域に電気的に接続し、エッ
    ジを有する断面がＴ形状の下位トランク状部分、および
    前記下位トランク状部分のエッジから実質的に上へ伸直
    している上位トランク状部分。
  3. 【請求項３】 前記上位トランク状部分が実質的に中空
    なシリンダーである請求項２に請求された半導体メモリ
    ーデヴァイス。
  4. 【請求項４】 前記上位トランク状部分がシリンドリカ
    ル断面で実質的に円形である請求項３に請求された半導
    体メモリーデヴァイス。
  5. 【請求項５】 前記上位トランク状部分がシリンドリカ
    ル断面で実質的に方形である請求項３に請求された半導
    体メモリーデヴァイス。
  6. 【請求項６】 前記トランク状電導層のインナーサーフ
    ェースが前記上位のトランク状部分のインナーサーフェ
    ースである請求項２に請求された半導体メモリーデヴァ
    イス。
  7. 【請求項７】 前記ブランチ状電導層が実質的に平行な
    二つのブランチ状電導層を含み、前記二つのブランチ状
    電導層それぞれは、断面Ｌ形状であり、前記二つのブラ
    ンチ状電導層の各々の各端部は、前記トランク状電導層
    のインナーサーフェースに接続している請求項１により
    請求された半導体メモリーデヴァイス。
  8. 【請求項８】 前記トランク状電導層は、さらに以下の
    ものを含む請求項１により請求された半導体メモリーデ
    ヴァイス：前記ソース／ドレイン領域に電気的に接続
    し、エッジを有する断面がＵ形状の下位トランク状部
    分、および前記下位トランク状部分のエッジから実質的
    に上へ伸直している上位トランク状部分。
  9. 【請求項９】 前記上位トランク状部分が実質的に中空
    なシリンダーである請求項２に請求された半導体メモリ
    ーデヴァイス。
  10. 【請求項１０】 前記ブランチ状電導層が断面ダブルの
    Ｌ形状である請求項１に請求された半導体メモリーデヴ
    ァイス。
  11. 【請求項１１】 以下の構成を備える半導体メモリーデ
    ヴァイス： （ａ）基板； （ｂ）ソース／ドレイン領域を有している、前記基板上
    のトランスファー・トランジスタ；および （ｃ）前記ソース／ドレイン領域に電気的に接続した以
    下の構成を備える蓄積コンデンサー：前記ソース／ドレ
    イン領域に電気的に接続した底部を有するトランク状電
    導層；このトランク状電導層は、さらにインナーサーフ
    ェースと、前記底部から実質的に上へ伸直しているアッ
    プライト延長部を有しており；少なくとも第１の延びた
    セグメントと第２の延びたセグメントとを含み、該第１
    の延びたセグメントは、前記トランク状の電導層のイン
    ナーサーフェースに接続し、前記第２の延びたセグメン
    トは、前記第１の延びたセグメントの第２の端部からあ
    る角度をもって延び、前記トランク状電導層と前記ブラ
    ンチ状電導層とが蓄積コンデンサーの電極を形成するも
    のであり；前記トランク状電導層と前記ブランチ状電導
    層の露出したサーフェースにある誘電体層；および蓄積
    コンデンサーの対向電極として作用する前記誘電体層の
    上にある上位電導層。
  12. 【請求項１２】 前記トランク状電導層がさらに以下の
    ものを含む請求項１に請求された半導体メモリーデヴァ
    イス：前記ソース／ドレイン領域に電気的に接続し、エ
    ッジを有する断面がＴ形状の下位トランク状部分、およ
    び前記下位トランク状部分のエッジから実質的に上へ伸
    直している上位トランク状部分。
  13. 【請求項１３】 前記上位トランク状部分が実質的に中
    空なシリンダーである請求項１２に請求された半導体メ
    モリーデヴァイス。
  14. 【請求項１４】 前記トランク状電導層のインナーサー
    フェースが前記上位トランク状部分のインナーサーフェ
    ースである請求項１２に請求された半導体メモリーデヴ
    ァイス。
  15. 【請求項１５】 前記ブランチ状電導層は、前記第２の
    延びたセグメントからある角度で延びている第３の延び
    たセグメントをさらに有する請求項１１に請求された半
    導体メモリーデヴァイス。
  16. 【請求項１６】 前記第１の延びたセグメントと第３の
    延びたセグメントとは、実質的に水平に延び、前記第２
    の延びたセグメントは、実質的に垂直に延びている請求
    項１１に請求された半導体メモリーデヴァイス。
  17. 【請求項１７】 前記トランク状電導層がさらに以下の
    ものを含む請求項１１に請求された半導体メモリーデヴ
    ァイス：前記ソース／ドレイン領域に電気的に接続し、
    断面がＵ形状の下位トランク状部分、および前記下位ト
    ランク状部分から実質的に上へ伸直している上位トラン
    ク状部分。
  18. 【請求項１８】 前記上位トランク状部分が実質的に中
    空なシリンダーである請求項１７に請求された半導体メ
    モリーデヴァイス。
  19. 【請求項１９】 前記ブランチ状電導層が実質的に平行
    な二つのブランチ状電導層を含み、前記二つのブランチ
    状電導層の各々の各端部は、前記トランク状電導層のイ
    ンナーサーフェースに接続している請求項１１により請
    求された半導体メモリーデヴァイス。
  20. 【請求項２０】 以下の構成を備える半導体メモリーデ
    ヴァイス： （ａ）基板； （ｂ）ソース／ドレイン領域を有している、前記基板上
    のトランスファー・トランジスタ；および （ｃ）前記ソース／ドレイン領域に電気的に接続した以
    下の構成を備える蓄積コンデンサー：前記ソース／ドレ
    イン領域に電気的に接続した底部を有するトランク状電
    導層；このトランク状電導層は、さらにインナーサーフ
    ェースと、前記底部から実質的にアップライトに伸直す
    るピラー延長部を有しており；該トランク状電導層と該
    ブランチ状電導層との露出した面にある誘電体層、およ
    び蓄積コンデンサーの対向電極として作用する前記誘電
    体層の面にある上位の電導層。
  21. 【請求項２１】 前記トランク状電導層のピラー延長部
    が実質的に中空の部分を含む請求項２０により請求され
    た半導体メモリーデヴァイス。
  22. 【請求項２２】 ブランチ状電導層が折り曲げられたマ
    ルチプルのセグメント断面を有する請求項２０により請
    求された半導体メモリーデヴァイス。
  23. 【請求項２３】 前記蓄積コンデンサーは、複数の実質
    的に水平に延びたブランチ状電導層を含み、各ブランチ
    状電導層の端部が前記トランク状電導層のインナーサー
    フェースに接続している請求項２０により請求された半
    導体メモリーデヴァイス。
  24. 【請求項２４】 以下の構成を備える半導体メモリーデ
    ヴァイス： （ａ）基板； （ｂ）ソース／ドレイン領域を有している、前記基板上
    のトランスファー・トランジスタ；および （ｃ）前記ソース／ドレイン領域に電気的に接続した以
    下の構成を備える蓄積コンデンサー：前記ソース／ドレ
    イン領域に電気的に接続した底部を有するトランク状電
    導層；このトランク状電導層は、さらにアッパーサーフ
    ェースと、前記底部から実質的に伸直しているアップラ
    イト延長部を有しており；実質的に中空のシリンドリカ
    ルの形状を有しているブランチ状電導層で、該ブランチ
    状電導層の端部がトランク状電導層のアッパーサーフェ
    ースに接続し、該トランク状電導層と該ブランチ状電導
    層とが蓄積コンデンサーの蓄積電極を形成し；該トラン
    ク状電導層と該ブランチ状電導層との露出した面にある
    誘電体層、および蓄積コンデンサーの対向電極として作
    用する前記誘電体層の面にある上位の電導層。
  25. 【請求項２５】 前記トランク状電導層がさらに以下の
    ものを含む請求項２４により請求された半導体メモリー
    デヴァイス：前記ソース／ドレイン領域に電気的に接続
    し、エッジをもつ断面がＴ形状の下位トランク状部分、
    および前記下位トランク状部分から実質的にアップライ
    トに伸直している上位トランク状部分。
  26. 【請求項２６】 前記上位トランク状電導層が実質的に
    中空のシリンダーである請求項２５により請求された半
    導体メモリーデヴァイス。
  27. 【請求項２７】 前記トランク状電導層のアッパーサー
    フェースが前記下位トランク状部分ののトランク状部分
    のアッパーサーフェースである請求項２５に請求された
    半導体メモリーデヴァイス。
  28. 【請求項２８】 前記ブランチ状電導層が複数の実質的
    に平行で、延びている二つのブランチ状電導層を含み、
    前記複数のブランチ状電導層の各々の各端部は、前記下
    位のトランク状電導層のアッパーサーフェースに接続し
    ている請求項２５により請求された半導体メモリーデヴ
    ァイス。
  29. 【請求項２９】 前記トランク状電導層がさらに以下の
    ものを含む請求項２４により請求された半導体メモリー
    デヴァイス：前記ソース／ドレイン領域に電気的に接続
    し、エッジをもつ断面がＵ形状の下位トランク状部分、
    および前記下位トランク状部分から実質的にアップライ
    トに伸直している上位トランク状部分。
  30. 【請求項３０】 前記上位トランク状部分が実質的に中
    空のシリンダーである請求項２９により請求された半導
    体メモリーデヴァイス。
  31. 【請求項３１】 前記上位トランク状部分の水平断面が
    実質的に円形である請求項２９により請求された半導体
    メモリーデヴァイス。
  32. 【請求項３２】 前記上位トランク状部分の水平断面が
    実質的に方形である請求項２９により請求された半導体
    メモリーデヴァイス。
  33. 【請求項３３】 以下の構成を備える半導体メモリーデ
    ヴァイス： （ａ）基板； （ｂ）ソース／ドレイン領域を有している、前記基板上
    のトランスファー・トランジスタ；および （ｃ）前記ソース／ドレイン領域に電気的に接続した以
    下の構成を備える蓄積コンデンサー：前記ソース／ドレ
    イン領域に電気的に接続した底部を有するトランク状電
    導層；このトランク状電導層は、さらにアッパーサーフ
    ェース、インナーサーフェースおよび前記底部から実質
    的にアップライトに伸直しているアップライト延長部を
    有しており；前記トランク状電導層のアッーパーサーフ
    ェースに接続している端部を有し、該端部から実質的に
    アップライトに延びている第１のブランチ状電導層；前
    記トランク状電導層のインナーサーフェースに接続する
    端部を有し、該端部から実質的に外方へ延びている少な
    くとも第２のブランチ状電導層で、前記トランク状電導
    層と第１と第２のブランチ状電導層が蓄積コンデンサー
    の蓄積電極を形成するものであり；前記トランク状電導
    層と第１と第２のブランチ状電導層との露出したサーフ
    ェースにある誘電体層；および蓄積コンデンサーの対向
    電極として作用する前記誘電体層における上位電導層。
    実質的に中空のシリンドリカルの形状を有しているブラ
    ンチ状電導層で、該ブランチ状電導層の端部がトランク
    状電導層のアッパーサーフェースに接続し、該トランク
    状電導層と該ブランチ状電導層とが蓄積コンデンサーの
    蓄積電極を形成し；該トランク状電導層と該ブランチ状
    電導層との露出した面にある誘電体層、および蓄積コン
    デンサーの対向電極として作用する前記誘電体層の面に
    ある上位の電導層。
  34. 【請求項３４】 前記トランク状の電導層がさらに以下
    のものを含む請求項３３に請求された半導体メモリーデ
    ヴァイス：ソース／ドレイン領域に電気的に接続し、エ
    ッジをもつ断面Ｔ形状の下位トランク状部分；および前
    記下位トランク状部分のエッジから実質的にアップライ
    トに延びている上位トランク状部分。
  35. 【請求項３５】 前記上位トランク状部分が実質的に中
    空なシリンダーである請求項３４に請求された半導体メ
    モリーデヴァイス。
  36. 【請求項３６】 前記第１のブランチ状電導層が実質的
    に中空なシリンダーである請求項３３に請求された半導
    体メモリーデヴァイス。
  37. 【請求項３７】 前記第２のブランチ状電導層が折り曲
    げられたマルチプルのセグメント断面を有する請求項３
    ３に請求された半導体メモリーデヴァイス。
  38. 【請求項３８】 少なくとも第２のブランチ状電導層が
    複数の実質的に平行に延びている付加のブランチ状電導
    層を含み、前記複数の付加のブランチ状電導層の各々の
    それぞれ端部は、前記トランク状電導層のインナーサー
    フェースに接続している請求項３３により請求された半
    導体メモリーデヴァイス。
  39. 【請求項３９】 前記トランク状の電導層がさらに以下
    のものを含む請求項３３に請求された半導体メモリーデ
    ヴァイス：ソース／ドレイン領域に電気的に接続し、エ
    ッジをもつ断面Ｕ形状の下位トランク状部分；および前
    記下位トランク状部分のエッジから実質的にアップライ
    トに延びている上位トランク状部分。
  40. 【請求項４０】 前記上位トランク状部分が実質的に中
    空なシリンダーである請求項３９に請求された半導体メ
    モリーデヴァイス。
  41. 【請求項４１】 半導体メモリーデヴァイスであって、
    該半導体メモリーデヴァイスは、基板と、該基板上のト
    ランスファー・トランジスタとを含んでいて、以下のも
    のを備えているもの： （ａ）前記ソース／ドレインへの接続のための蓄積電
    極； （ｂ）前記蓄積電極上の誘電体；および （ｃ）前記誘電体上の対向電極であり、以下のものを含
    む蓄積電極；前記ソース／ドレイン領域に電気的に接続
    した底部を有するトランク状電導層で、このトランク状
    電導層は、さらにインナーサーフェースおよび前記底部
    から実質的にアップライトに伸直しているアップライト
    延長部；および断面がＬ形状のブランチ状電導層で、ブ
    ランチ状電導層の端部が前記トランク状コンダクターの
    インナーサーフェースに接続しているもの。
JP9140458A 1996-08-16 1997-05-29 半導体記憶装置のキャパシタ構成 Pending JPH10135428A (ja)

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