JP3024675B2 - ツリー型コンデンサを備えた半導体メモリ素子 - Google Patents

ツリー型コンデンサを備えた半導体メモリ素子

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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
に係り、詳しくは、主に転送トランジスタと電荷蓄積コ
ンデンサとから成るダイナミックランダムアクセス記憶
装置（ＤＲＡＭ）セルの構造に関するものである。
【０００２】
【従来の技術】図１は、ＤＲＡＭ装置のメモリセルの回
路図である。図に示すように、ＤＲＡＭセルは、転送ト
ランジスタＴと電荷蓄積コンデンサＣとにより構成され
ている。転送トランジスタＴのソースは、対応するビッ
ト線ＢＬに接続され、転送トランジスタＴのドレイン
は、電荷蓄積コンデンサＣの蓄積電極６に接続されてい
る。また、転送トランジスタＴのゲートは、対応するワ
ード線ＷＬに接続され、コンデンサＣの対向電極８は、
定電力電源に接続されている。さらに、蓄積電極６と対
向電極８との間に誘電体膜７が供給されている。
【０００３】ＤＲＡＭ作製工程において、記憶容量が１
Ｍ（メガ＝１００万）ビット未満である従来型ＤＲＡＭ
の場合、プレーナ型コンデンサと呼ばれる２次元コンデ
ンサが主に使用されている。プレーナ型コンデンサを用
いたメモリセルを備えたＤＲＡＭの場合、半導体基板の
主表面上に電荷が蓄積されることから、この主表面は、
面積が広くなくてはならない。したがって、このタイプ
のメモリセルは、集積度の高いＤＲＡＭには適していな
い。メモリが４Ｍビット以上のＤＲＡＭのような高集積
ＤＲＡＭに対して、これまでにスタック型またはトレン
チ型コンデンサと呼ばれる３次元コンデンサが導入され
てきた。
【０００４】このスタック型またはトレンチ型コンデン
サによって、同程度の大きさでより大きいメモリが得ら
れるようになった。しかし、記憶容量が６４Ｍビットの
超大規模集積回路（ＶＬＳＩ）などのようなさらに集積
度の高い半導体素子を実現するためには、従来のスタッ
ク型またはトレンチ型のような簡単な３次元構造による
コンデンサでは不充分であることが明らかになった。
【０００５】コンデンサ容量の改善策として、いわゆる
フィン型スタック化コンデンサの使用を挙げることがで
き、このコンデンサは、エマ他の「１６メガおよび６４
メガＤＲＡＭ向け３次元スタック化コンデンサセル（３
−ＤｉｍｅｎｓｉｏｎａｌＳｔａｃｋｅｄ Ｃａｐａｃ
ｉｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ
ＤＲＡＭｓ）」（国際電子デバイス会合（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）、５９２〜５９５頁、１９８８年１２
月号）に開示されている。フィン型スタック化コンデン
サは、複数のスタック化層にフィン型に延びている電極
および誘電体膜を具備している。フィン型スタック化コ
ンデンサを備えたＤＲＡＭも、米国特許第５，０７１，
７８３号（タグチ他）、第５，１２６，８１０号（ゴト
ウ）、第５，１９６，３６５号（ゴトウ）、第５，２０
６，７８７号（フジオカ）に開示されている。
【０００６】コンデンサ容量の別の改善策として、いわ
ゆるシリンダー型スタック化コンデンサの使用が挙げら
れ、このコンデンサは、ワカミヤ他の「６４メガビット
ＤＲＡＭ向け新型スタック化コンデンサセル（Ｎｏｖｅ
ｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ
ｆｏｒ ６４−ＭｂＤＲＡＭ）」（ＶＬＳＩ技術文書テ
クノロジーダイジェストに関する１９８９年シンポジウ
ム（１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｉｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆＴｅｃｈ
ｎｃａｌ Ｐａｐｅｒｓ）、６９〜７０頁）に開示され
ている。このシリンダー型スタック化コンデンサは、シ
リンダー型に延びている電極および誘電体膜を具備して
いることから、電極の表面積が増えている。シリンダー
型スタック化コンデンサを備えたＤＲＡＭもまた、米国
特許第５，０７７，６８８号（クマノヤ他）に開示され
ている。
【０００７】
【発明が解決しようとする課題】集積度の増加傾向によ
り、平面上のＤＲＡＭセルのサイズ（平面上を占める面
積）をさらに縮小しなければならない。一般に、セルサ
イズの縮小は、電荷蓄積容量（キャパシタンス）の減少
につながるうえ、キャパシタンスが減少するにつれて、
α線の発生によりソフトエラーが生じる可能性が高くな
る。このため、この技術分野では、同じキャパシタンス
が得られると同時に平面上を占める面積がさらに少ない
蓄電コンデンサの新たな構造の設計と、その構造を作成
する適切な方法がなお必要とされている。
【０００８】そこで、本発明は、電荷蓄積面積を広くで
きるツリー型コンデンサを備えた半導体メモリ素子を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の前記および他の
目的により、新規の改良型半導体メモリ素子およびその
作製方法を提供する。
【００１０】本発明による半導体メモリ素子は、データ
を表す電荷を確実に蓄電するためのさらに広い面積を有
するツリー型コンデンサを具備している。このツリー型
コンデンサは、トランク状導電層と１またはそれ以上の
ブランチ状導電層とから成る蓄積電極を備えている。こ
のトランク状導電層は、半導体メモリ素子内の転送トラ
ンジスタのソース／ドレイン領域のいずれかひとつに電
気的に接続されている。また、ブランチ状導電層は、１
端がトランク状導電層に接続されており、その表面積を
広くできるような多様な形状に構成することができる。
誘電体層は、トランク状導電層とブランチ状導電層の露
出面に形成され、ツリー型コンデンサの対向電極として
働く誘電体層の上にオーバーレイ導電層が形成される。
【００１１】
【発明の実施の形態】本発明の他の目的と特徴と利益
は、好適であると同時に非限定的な実施例に関する次の
詳細な説明から明らかになるであろう。後述する添付図
面を参照しながら以下に説明する。
【００１２】（実施の形態１）図２〜図８を参照しなが
ら、本発明によるツリー型電荷蓄積コンデンサを備えた
半導体メモリ素子の第１の実施形態について説明する。
半導体メモリ素子の本実施形態は、本発明による半導体
メモリ素子を作製する第１の好適な方法により製造する
ことができる。
【００１３】図２について説明すると、シリコン基板１
０の表面が、ロコス（ＬＯＣＯＳ：シリコン選択酸化）
法により熱酸化され、これにより、例えば、厚さが約３
０００オングストロームのフィールド酸化膜１２が形成
される。次に、シリコン基板１０を熱酸化処理すること
により、例えば、厚さ約１５０オングストロームのゲー
ト酸化膜１４が形成される。さらに、化学的気相成長法
（ＣＶＤ）や減圧ＣＶＤ（ＬＰＣＶＤ）により、例え
ば、厚さ約２０００オングストロームのポリシリコン膜
が、シリコン基板１０の表面全体に蒸着される。抵抗の
低いポリシリコン膜を実現するためには、リンイオンな
どの適切な不純物がポリシリコン膜に拡散される。ポリ
シリコン膜上に耐熱金属層が蒸着された後、アニール工
程を実行してポリサイドを形成することにより、該膜の
抵抗がさらに低下することが好ましい。この耐熱金属は
タングステン（Ｗ）でもよく、厚さは、例えば、約２０
００オングストロームである。次に、図２に示すよう
に、ポリサイドにパターニング処理を施してゲート電極
（ワード線）ＷＬ１〜ＷＬ４を形成する。さらに、例え
ば、ヒ素イオンがエネルギー７０ＫｅＶでシリコン基板
１０に拡散されて、例えば、約１×１０15原子／ｃｍ2
の不純物濃度となる。この段階では、ワード線ＷＬ〜Ｗ
Ｌ４は、マスク層として使用される。これにより、ドレ
イン領域１６ａおよび１６ｂとソース領域１８ａおよび
１８ｂとは、シリコン基板１０に形成される。
【００１４】次に、図３について説明する。次の段階で
は、ＣＶＤ法により、例えば、ホウ素リンケイ酸ガラス
（ＢＰＳＧ）の平坦化絶縁層２０を、例えば、約７００
０オングストローム厚さまで蒸着する。さらに、同じ方
法によりエッチング保護層２２を形成するが、この層
は、例えば、厚さ約１０００オングストロームの、例え
ば、シリコン窒化膜でもよい。その後、ウェハ上に、例
えば、二酸化ケイ素の厚い絶縁層が、例えば、約７００
０オングストロームの厚さまで蒸着される。したがっ
て、従来のホトリソグラフィ法およびエッチング法を用
いて、凹部２３によって境界が定まる絶縁柱２４を画定
する。図３ではそれぞれ別々の多くの場所に絶縁柱２４
が示されているが、実際にはこの絶縁柱２４は一体とな
っており、このことは上から見た場合に明らかである。
【００１５】今度は、図４について説明する。次の段階
では、ＣＶＤ法により、第１絶縁層２６、ポリシリコン
層２８、および第２絶縁層３０が順次形成される。第１
および第２絶縁層２６および３０は、酸化シリコンによ
り形成されることが好ましい。第１絶縁層２６およびポ
リシリコン層２８は、それぞれ、例えば約１０００オン
グストロームの厚さに蒸着され、第２絶縁層３０は、例
えば約７０００オングストロームの厚さに蒸着される。
ヒ素（Ａｓ）イオンをポリシリコン層２８に拡散させて
導電性を高めることができる。
【００１６】次に図５について説明すると、次の段階に
おいて、ポリシリコン層２８の上部が滑らかになるま
で、図４のウェハ表面に化学機械研磨（ＣＭＰ）が施さ
れる。これにより、ポリシリコン層２８の残りの部分
は、図５から明らかなように、２８ａと２８ｂとによっ
て示される多数の独立した区分に分離される。
【００１７】図６について説明すると、従来のホトリソ
グラフィ法ならびにエッチング法により、絶縁層３０、
ポリシリコン層の区分２８ａおよび２８ｂ、絶縁層２
６、エッチング保護層２２、絶縁層２０、およびゲート
酸化膜１４に対して順次選択的にエッチングを施す。こ
れにより、蓄積電極コンタクトホール３２ａおよび３２
ｂが形成される。蓄積電極コンタクトホール３２ａおよ
び３２ｂは、それぞれ、絶縁層３０の上部表面からドレ
イン領域１６ａおよび１６ｂの上部表面まで延びてい
る。次に、ポリシリコン膜の蒸着およびエッチングバッ
クによって蓄積電極コンタクトホール３２ａおよび３２
ｂをポリシリコン層３４ａおよび３４ｂで補充する。
【００１８】図７について説明すると、次の段階では、
エッチング終点としてエッチング保護層２２を備えたウ
ェハ上にウェットエッチングが施され、絶縁層２６およ
び３０と絶縁柱２４を除去できるようにする。残りのツ
リートランク状ポリシリコン層３４ａおよび３４ｂとブ
ランチ状ポリシリコン層２８ａおよび２８ｂの組み合わ
せにより、ＤＲＡＭのコンデンサ向けツリー状蓄積電極
を形成する。トランク状ポリシリコン層３４ａおよび３
４ｂは、ＤＲＡＭ内の転送トランジスタのドレイン領域
１６ａおよび１６ｂにそれぞれ電気的に接続されてい
る。ブランチ状ポリシリコン層２８ａおよび２８ｂの各
々の断面がほぼＬ型であり、かつ大体の水平断面がトラ
ンク状ポリシリコン層３４ａおよび３４ｂと電気的に接
触している。この特定の形状により、以後、本明細書に
おいて該蓄積電極を「ツリー状蓄積電極」と呼び、した
がって、該コンデンサを「ツリー型コンデンサ」と呼ぶ
ことにする。
【００１９】図８について説明すると、次の段階では、
誘電体膜３６ａおよび３６ｂがそれぞれツリー状蓄積電
極（３４ａ、２８ａ）およびツリー状蓄積電極（３４
ｂ、２８ｂ）上に形成される。誘電体膜３６ａおよび３
６ｂは、例えば、二酸化ケイ素、窒化ケイ素、ＮＯ（窒
化ケイ素／二酸化ケイ素）、ＯＮＯ（二酸化ケイ素／窒
化ケイ素／二酸化ケイ素）類により形成可能である。次
に、蓄積電極（３４ａ、２８ａ）および（３４ｂ、２８
ｂ）に対向するポリシリコンの対向電極３８が誘電体膜
３６ａおよび３６ｂ上に形成される。対向電極３８の形
成工程は、ＣＶＤ法により、ポリシリコン層を、例え
ば、約１０００オングストローム厚さに蒸着する第１の
段階と、Ｎ型不純物をポリシリコン層に拡散して導電率
を高める第２の段階と、従来のホトリソグラフィ法なら
びにエッチング法によってポリシリコン層の選択部分に
エッチングを施す最終段階とから成る。これでＤＲＡＭ
内のツリー型コンデンサの作製は完了する。
【００２０】ＤＲＡＭチップの作製を完了するには、引
き続き、ビット線の作製段階と、パッドの接着段階と、
相互接続段階と、パッシベーション段階と、パッケージ
段階を経なければならない。ただし、これらの各段階
は、従来技術しか含んでおらず、本発明の精神と範囲か
ら外れることから、その詳細な説明はここでは省略す
る。
【００２１】（実施の形態２）前述した第１実施形態に
おいて、開示されたツリー型コンデンサはブランチ型電
極を１つだけ有している。しかしながら、ブランチの数
は１つに限られておらず、２以上であってもよい。以下
に、図９〜図１２を参照しながら、２つのブランチによ
る電極を備えた第２実施形態のツリー型コンデンサを説
明する。第２実施形態のツリー型コンデンサは、図３の
ウェハ構造によるものである。図３のものと同一の図９
〜図１２の要素には、同じ符号が付けられている。
【００２２】図３と共に図９について説明する。ＣＶＤ
法を用いて、第１絶縁層４０、第１ポリシリコン層４
２、第２絶縁層４４、第２ポリシリコン層４６、および
第３絶縁層４８などの絶縁層とポリシリコン層とが交互
に順次形成される。絶縁層４０、４４、４８は、例え
ば、酸化シリコンにより形成されることが好ましい。絶
縁層４０および４４とポリシリコン層４２および４６
は、それぞれ、例えば、約１０００オングストローム厚
さに蒸着され、絶縁層４８は、例えば、約７０００オン
グストローム厚さに蒸着される。ポリシリコン層４２お
よび４６は、ヒ素（Ａｓ）イオンにより拡散して導電率
を高めることができる。
【００２３】次に、図１０について説明すると、次の段
階では、図９に示すウェハ表面にＣＭＰ法が適用され、
ポリシリコン層４２および４６の上部が研磨される。こ
れにより、ポリシリコン層４２および４６の残りの部分
は、符号４２ａおよび４６ａと４２ｂおよび４６ｂによ
って示される多数の独立した区分に分離される。
【００２４】次に図１１について説明すると、次の段階
において、従来のホトリソグラフィ法ならびにエッチン
グ法によって、絶縁層４８（図１０を参照）の上部表面
からドレイン領域１６ａおよび１６ｂの表面にかけて蓄
積電極コンタクトホールを形成する。次に、まず初めに
ＣＶＤ法を用いて蓄積電極コンタクトホールがポリシリ
コン層５０ａおよび５０ｂで補充されてポリシリコン層
の蒸着が行われた後、ポリシリコン層の部分にエッチン
グバック処理を施す。次に、絶縁層４０、４４、４８お
よび絶縁柱２４を除去できるように、エッチング保護層
２２がエッチング終点となるウェハにウェットエッチン
グ処理が施される。残りのトランク状ポリシリコン層５
０ａおよび５０ｂとブランチ状ポリシリコン層４２ａお
よび４６ｂと４２ｂおよび４６ｂとを組み合わせて、２
つのツリー状蓄積電極を形成する。トランク状ポリシリ
コン層５０ａおよび５０ｂが、ＤＲＡＭ内の転送トラン
ジスタのドレイン領域１６ａおよび１６ｂにそれぞれ電
気的に接続される。ブランチ状ポリシリコン層４２ａお
よび４６ａと４２ｂおよび４６ｂの断面が各々ほぼＬ字
形となっており、ほぼ水平な断面がトランク状ポリシリ
コン層５０ａおよび５０ｂと接している。
【００２５】さらに、図１２について説明すると、次の
段階において、誘電体膜５２ａおよび５２ｂが、それぞ
れツリー状蓄積電極（５０ａ、４６ａ、４２ａ）および
（５０ｂ、４６ｂ、４２ｂ）上に形成される。次に、対
向ポリシリコン電極５４が、誘電膜５２ａおよび５２ｂ
上に形成される。対向電極５４の形成法は、ＣＶＤ法に
よりポリシリコン層を蒸着する第１段階と、ポリシリコ
ン層にＮ型不純物を拡散して導電率を高める第２段階
と、従来のホトリソグラフィ法ならびにエッチング法に
よりポリシリコン層の選択部分にエッチングを施す最終
段階とから成る。以上の段階が終わると、ＤＲＡＭにお
けるツリー型コンデンサの作製が完了する。
【００２６】（実施の形態３）上述の第１および第２実
施形態において、ツリー状蓄積電極のブランチ状部分の
最下層部は、エッチング保護層２２から離れている。し
かし、本発明は、このような構造に限定されていない。
各ツリー状蓄積電極のブランチ状部分の最下層がエッチ
ング保護層２２と接している本発明の第３実施形態につ
いて、図１３および図１４を参照しながら以下に説明す
る。
【００２７】第３実施形態のツリー型コンデンサも、図
３の構造に基づいて作製される。図３のものと同一の図
１３〜図１４の要素には、同じ符号が付けられている。
【００２８】まず初めに図３と共に図１３について説明
すると、ＣＶＤ法により、第１ポリシリコン層６０、第
１絶縁層６２、第２ポリシリコン層６４、および第２絶
縁層６６などの絶縁層とポリシリコン層とが交互に順次
形成される。
【００２９】次に図１４について説明すると、次の段階
において、図１３に示すウェハ表面にＣＭＰ製法が適用
され、ポリシリコン層６０および６４の上部が研磨され
る。これにより、ポリシリコン層６０および６４の残り
の部分は、符号６０ａおよび６４ａと６０ｂおよび６４
ｂによって示される多数の独立した区分に分離される。
次に、従来のホトリソグラフィ法ならびにエッチング法
によって蓄積電極コンタクトホールを形成する。さら
に、蓄積電極コンタクトホールは、ポリシリコン層６８
ａおよび６８ｂで補充される。その後、絶縁層６２およ
び６６を除去できるように、エッチング保護層２２がエ
ッチング終点となっているウェハ上にウェットエッチン
グが施される。
【００３０】残りのトランク状ポリシリコン層６８ａお
よび６８ｂとブランチ状ポリシリコン層６０ａおよび６
４ｂと６０ｂおよび６４ｂを組み合わせて、２つのツリ
ー状蓄積電極が形成される。トランク状ポリシリコン層
６８ａおよび６８ｂは、それぞれ、ＤＲＡＭ内の転送ト
ランジスタのドレイン領域１６ａおよび１６ｂに電気的
に接続されている。ブランチ状ポリシリコン層６０ａお
よび６４ａと６０ｂおよび６４ｂの各々の断面形状がほ
ぼＬ字形であり、ほぼ水平な断面がトランク状ポリシリ
コン層６８ａおよび６８ｂに接している。本実施形態で
は、ツリー状蓄積電極のブランチ状ポリシリコン層６０
ａおよび６０ｂが、エッチング保護層２２と接触してい
る。これにより、第１、第２、および第３実施形態に対
して、すでに述べた通り、誘電体膜と対向ポリシリコン
電極が形成可能となる。以上で、ＤＲＡＭ内のツリー型
コンデンサの作製が完了する。
【００３１】（実施の形態４）前述の３つの実施形態に
おいて、各ツリー型コンデンサのツリー状蓄積電極のト
ランク状部分は、一体に形成された半導体素子である
が、本発明は、このような構造に限定されていない。以
下に、各ツリー状蓄積電極のトランク状部分が複数の半
導体素子から成る第４実施形態について、図１５〜図１
８を参照しながら説明する。
【００３２】第４実施形態のツリー型コンデンサもま
た、図２の構造に基づいて作製される。図２のものと同
一の図１５〜図１８の要素には、同じ符号が付けられて
いる。
【００３３】まず初めに、図２と共に図１５について説
明すると、ＣＶＤ法により、例えば、ＢＰＳＧのウェハ
上に平坦化絶縁層７０を蒸着する。次に、同じ方法によ
り、例えば、窒化ケイ素のエッチング保護層７２を蒸着
する。その後、従来のホトリソグラフィ法ならびにエッ
チング法により、エッチング保護層７２と平坦化絶縁層
７０の選択部分にエッチングが施され、エッチング保護
層７２の上部表面からドレイン領域１６ａおよび１６ｂ
の上部表面にかけて蓄積電極コンタクトホール７６ａお
よび７６ｂを形成する。次に、ＣＶＤ法によって、蓄積
電極コンタクトホール７６ａおよび７６ｂを埋めるポリ
シリコン層をウェハ上に蒸着する。該ポリシリコン層
は、不純物を拡散して導電率を高めることができる。さ
らに、従来のホトリソグラフィ法ならびにエッチング法
によって、Ｔ字形素子７４ａおよび７４ｂを画定し、Ｄ
ＲＡＭ内のメモリセル向けコンデンサ電荷蓄積電極の各
底部を形成する。
【００３４】次に、図１６について説明すると、次の段
階において、例えば、二酸化ケイ素の厚膜絶縁層がウェ
ハ上に蒸着される。その後、従来のホトリソグラフィ法
ならびにエッチング法によって絶縁層の選択部分にエッ
チングが施され、絶縁柱７８が形成される。さらに、Ｃ
ＶＤ法を用いて、第１絶縁層８０、ポリシリコン層８
２、および第２絶縁層８４が順次形成される。
【００３５】次に、図１７について説明する。次の段階
において、図１６に示すウェハ表面にＣＭＰ製法による
処理が施され、ポリシリコン層８２の上部が研磨され
る。これにより、ポリシリコン層８２の残りの部分は、
符号８２ａおよび８２ａによって示される多数の独立し
た区分に分離される。
【００３６】図１８について説明すると、次の段階にお
いて、従来のホトリソグラフィ法ならびにエッチング法
によって、第２絶縁層８４、ポリシリコン層８２ａおよ
び８２ｂ、第１絶縁層８０の選択部分に順次エッチング
を施して、絶縁層８４の上部表面からツリー状蓄積電極
のＴ字形素子７４ａおよび７４ｂの上部表面にかけてコ
ンタクトホールを形成する。次に、該コンタクトホール
がポリシリコンで補充され、ツリー状蓄積電極の上部８
６ａおよび８６ｂが形成される。該コンタクトホールに
ポリシリコンを補充する工程は、ＣＶＤ法によってポリ
シリコン層を蒸着する第１段階と、ポリシリコン層にエ
ッチングバック処理を施す第２段階とから成る。その
後、エッチング終点としてエッチング保護層７２を備え
たウェハ上にウェットエッチングが施され、絶縁層８４
および８０と絶縁柱７８とを除去できるようにする。以
上で、ＤＲＡＭ内のツリー型コンデンサの蓄積電極の作
製は完了する。本実施形態は、蓄積電極の各々が、底部
にＴ字形素子７４ａおよび７４ｂから延びているほぼ水
平な断面をさらに具備している点で、図７の実施形態と
は異なっている。これにより、第１、第２、および第３
実施形態に対し、すでに述べた通り、誘電体膜および対
向ポリシリコン電極が形成可能となる。その形成後に、
ＤＲＡＭ内のツリー型コンデンサの作製が完了する。
【００３７】（実施の形態５）前述した４つの実施形態
において、ツリー状蓄積電極のトランク状部分は、固体
半導体素子であるが、本発明は、そのような構造に限定
されていない。以下に、図１９および図２０を参照しな
がら、各ツリー状蓄積電極のトランク状部分が中空とな
っている第５実施形態について説明する。
【００３８】第５実施形態のツリー型コンデンサは、図
５の構造に基づいている。図５のものと同一な図１９お
よび図２０の要素には、同じ符号が付けられている。
【００３９】まず初めに、図５と共に図１９について説
明すると、上記の作製が図５の段階に達したら、従来の
ホトリソグラフィ法ならびにエッチング法により、絶縁
層３０、ブランチ状ポリシリコン層２８ａおよび２８
ｂ、絶縁層２６、エッチング保護層２２、平坦化絶縁層
２０、およびゲート酸化膜１４の選択部分にエッチング
を施して、絶縁層３０の上部表面からドレイン領域１６
ａおよび１６ｂの上部表面にかけて蓄積電極コンタクト
ホール８７ａおよび８７ｂを形成する。次に、ＣＶＤ法
によって、ポリシリコン層が、蓄積電極コンタクトホー
ル８７ａおよび８７ｂの内壁にのみ形成され、かつ該ホ
ールの補充を行わないようなやり方でポリシリコン層の
蒸着を行う。その後、従来のホトリソグラフィ法ならび
にエッチング法によって、ＤＲＡＭ内のメモリセルの各
蓄積電極に対し、トランク状ポリシリコン層８８ａおよ
び８８ｂを画定する。図１９に示す通り、トランク状ポ
リシリコン層８８ａおよび８８ｂの各々の断面がほぼＵ
字形であり、蓄積電極が大量の電荷を蓄積できるさらに
広い面積が得られる。
【００４０】次に、図２０について説明すると、次の段
階において、エッチング終点としてエッチング保護層２
２を備えたウェハ上にウェットエッチング処理が施さ
れ、絶縁層３０および２６と絶縁柱２４を除去する。以
上で、ＤＲＡＭ内のツリー型コンデンサの蓄積電極の作
製が完了する。蓄積電極のトランク状部分、すなわち、
トランク状ポリシリコン層８８ａおよび８８ｂが中空で
あり、かつその断面がＵ字形となって蓄積電極の表面積
を広くしている点で、本実施形態は図７の実施形態とは
異なっている。これにより、第１、第２、および第３実
施形態に対し、すでに述べた通り、誘電体膜および対向
ポリシリコン電極が形成可能となる。その形成後、ＤＲ
ＡＭ内のツリー形コンデンサの作製が完了する。
【００４１】（実施の形態６）図２１および図２２に、
本発明の第６実施形態が示されている。本実施形態もま
た、各ツリー状蓄積電極のトランク状部分が中空となっ
ている。第６実施形態のツリー型コンデンサは、図１７
の構造に基づき作製される。図１７のものと同一な図２
１および図２２の要素には、同じ符号が付けられてい
る。
【００４２】まず初めに、図１７と共に図２１について
説明する。作製の進度が図１７の段階に達したら、従来
のホトリソグラフィ法ならびにエッチング法によって、
絶縁層８４、ポリシリコン層８２ａおよび８２ｂ、絶縁
層８０の選択部分にエッチングを施して、絶縁層８４の
上部表面から蓄積電極のＴ字形素子７４ａおよび７４ｂ
の上部表面にかけて下方に拡がるコンタクトホール９０
ａおよび９０ｂを形成する。次に、ＣＶＤ法によってポ
リシリコン層を蒸着してから、エッチングバックにより
コンタクトホール９０ａおよび９０ｂの内壁に側壁スペ
ーサ９２ａおよび９２ｂを形成する。側壁スペーサ９２
ａおよび９２ｂは、ツリー状蓄積電極の上部トランク状
部分を構成し、断面がＵ字形の中空状であることから、
表面積がさらに広い蓄積電極を実現している。
【００４３】次に、図２２について説明すると、次の段
階において、エッチング保護層７２をエッチング終点と
するウェハ上にウェットエッチングが施され、絶縁層８
４および８０と絶縁柱７８が除去される。以上により、
ＤＲＡＭ内のツリー型コンデンサの蓄積電極の作製は完
了する。本実施形態は、各トランク状電極の上部が中空
であり、断面がＵ字形である点において、図１８のもの
とは異なっている。これで、第１、第２、および第３実
施形態の説明ですでに述べた通り、誘電体膜と対向ポリ
シリコン電極を形成することができる。その形成が終わ
ると、ＤＲＡＭ内のツリー型コンデンサの作製が完了す
る。
【００４４】（実施の形態７）前述した第６実施形態に
おいて、ツリー状蓄積電極のブランチ状部分の断面は、
２本の直線セグメントによるかぎ状のＬ字形であるが、
本発明は、そのような構造に限定されていない。直線セ
グメント数は、３以上に増やすことができる。図２３〜
図２８を参照しながら、各ツリー状蓄積電極のブランチ
状部分が４つの直線セグメントによるかぎ状の屈曲部を
備えた第７実施形態について、以下に説明する。
【００４５】第７実施形態のツリー型コンデンサは、図
２の構造を基にしている。また、図２のものと同一な図
２３〜図２８の要素には、同じ符号が付けられている。
【００４６】まず初めに、図２と共に図２３について説
明する。作製の進度が図２の段階に達したら、ＣＶＤ法
により、例えば、ＢＰＳＧの平坦化絶縁層１００を蒸着
する。次に、同じ方法によってエッチング保護層の蒸着
を行うが、これは、例えば、窒化ケイ素層１０２でもよ
い。次に、例えば、二酸化ケイ素の厚膜絶縁層がウェハ
上に蒸着される。この後、従来のホトリソグラフィ法に
よりホトレジスト層１０６が形成された後、露出してい
る二酸化ケイ素層に異方性エッチングが施されて突起型
絶縁層１０４および下層絶縁層１０３が形成される。
【００４７】次に、図２４について説明すると、次の段
階において、ホトレジスト浸蝕法により、ホトレジスト
層１０６の一部を腐食させて、幅と厚さ（高さ）のいず
れも減少するようなホトレジスト層１０６ａを形成す
る。これにより、腐食される前のホトレジスト層１０６
の下に予め形成されている突起型絶縁層１０４の表面の
一部が露出する。
【００４８】さらに、図２５について説明すると、次の
段階で、エッチング保護層としての役割を果たす窒化ケ
イ素層１０２が露出するまで、突起型絶縁層１０４の露
出表面と下層絶縁層１０３に異方性エッチングが施され
る。その結果、階段状の側壁を有する突起型絶縁層１０
４ａが形成される。その後、ホトレジスト層が除去され
る。
【００４９】次に、図２６について説明すると、次の段
階は、図４および図５に示す段階と同様であり、ＣＶＤ
法により、第１絶縁層１０８、ポリシリコン層、および
第２絶縁層１１２を順次形成してから、ウェハ表面にＣ
ＭＰ製法を適用してポリシリコン層の上部を研磨する。
その結果、ポリシリコン層の残りの部分は、符号１１０
ａおよび１１０ｂによって示される多数の独立した区分
に分離される。
【００５０】図２７について説明すると、次の段階で、
従来のホトリソグラフィ法ならびにエッチング法によっ
て、絶縁層１１２、ポリシリコン層１１０ａおよび１１
０ｂ、絶縁層１０８、窒化ケイ素層１０２、平坦化絶縁
層１００、およびゲート酸化膜１４の選択部分に順次エ
ッチングを施し、絶縁層１１２の上部表面からドレイン
領域１６ａおよび１６ｂの上部表面にかけて蓄積電極コ
ンタクトホール１１４ａおよび１１４ｂを形成する。そ
の後、まず初めにＣＶＤ法によりポリシリコン層の蒸着
を行ってからポリシリコン層の一部がエッチングバック
されて、蓄積電極コンタクトホール１１４ａおよび１１
４ｂがポリシリコン層１１６ａおよび１１６ｂにより補
充される。
【００５１】さらに図２８について説明すると、次の段
階において、エッチング終点として窒化ケイ素層１０２
を備えたウェハ上にウェットエッチングを施して、二酸
化ケイ素から成る絶縁層１１２および１０８と絶縁柱１
０４ａを除去する。これにより、ＤＲＡＭ内のツリー型
コンデンサの蓄積電極の作製は完了する。これで、第
１、第２、および第３実施形態のところですでに述べた
通り、誘電体膜および対向ポリシリコン電極を形成する
ことができる。その形成が終了すると、ＤＲＡＭ内のツ
リー型コンデンサの作製は完了する。
【００５２】図２８に示すように、ツリー型コンデンサ
の蓄積電極は、トランク状ポリシリコン層１１６ａおよ
び１１６ｂと、各々４つの直線セグメントから成るかぎ
形のブランチ状ポリシリコン層１１０ａおよび１１０ｂ
を備えている。トランク状ポリシリコン層１１６ａおよ
び１１６ｂは、ＤＲＡＭ内の転送トランジスタのドレイ
ン領域１６ａおよび１６ｂに電気的に接続されている。
ブランチ状ポリシリコン層１１０ａおよび１１０ｂの最
下層に当たる水平セグメントは、トランク状ポリシリコ
ン層１１６ａおよび１１６ｂに接している。
【００５３】本実施形態による絶縁柱または突起型絶縁
層は、電荷を蓄積する面積をより広くしたブランチ状ポ
リシリコン層を形成できるような形状に修正される。し
かしながら、絶縁柱および突起型絶縁層の個々の形状
は、ここに述べられているものに限定されるわけではな
い。したがって、例えば、図３を参照した場合、厚膜絶
縁層の一部を食刻する場合に、異方性エッチングの代わ
りに、等方性エッチングまたはウェットエッチングを採
用することが可能である。これにより、図示したような
矩形の絶縁層ではなく、三角形に近い形の絶縁層を形成
することができる。さらに、再度図３を参照すると、絶
縁柱２４の形成後、絶縁柱２４の側壁に側壁絶縁層を形
成することができ、これにより、異なる形状の絶縁柱を
形成できる。したがって、ブランチ状ポリシリコン層を
多様な形状に修正することができる。
【００５４】ブランチ状ポリシリコン層の直線セグメン
トの数を増やしたい場合は、図２４および図２５のウェ
ハ構造を基板に採用することができ、その次に、ホトレ
ジスト浸蝕法と異方性エッチングとを繰返し使用して、
階段状セグメントの数を多くした突起型絶縁層を形成す
ることができる。
【００５５】（実施の形態８）前述した７つの実施形態
では、ＣＭＰ法により、ポリシリコンから成る単一層を
独立した各区分に振り分け、各区分を用いて個々の蓄積
電極を形成しているが、本発明は、その目的を達成する
に当たって、特にＣＭＰ法の使用に限定されているわけ
ではない。図２９〜図３２に示す本発明の第８実施形態
によれば、ＣＭＰ法に代わって、従来のホトリソグラフ
ィ法ならびにエッチング法を用いて、ポリシリコンから
成る単一層を個々の区分に分けることができる。
【００５６】第８実施形態のツリー型コンデンサは、図
９の構造を基にしている。図９のものと同一な図２９〜
図３２の要素には、同じ符号が付けられている。
【００５７】まず初めに、図９と共に図２９について説
明すると、作製の進度が図９の段階に達したら、最上部
のポリシリコン層４６が露出するまで、ＣＭＰ法によっ
て二酸化ケイ素４８の最上層が食刻され研磨される。そ
の結果、図２９に示すようなウェハ構造が形成される。
【００５８】次に、図３０について説明すると、従来の
ホトリソグラフィ法により、ホトレジスト層１２０が形
成される。その後、ポリシリコン層４６、二酸化ケイ素
層４４、およびポリシリコン層４２の露出部分に対し、
順次、異方性エッチングが施される。このようなエッチ
ングにより、ポリシリコン層４２および４６は、符号４
２ｃおよび４２ｄと４６ｃおよび４６ｄによって示され
る多数の個々の区分に分離される。
【００５９】次に図３１について説明すると、従来のホ
トリソグラフィ法ならびにエッチング法により、絶縁層
４８の上部表面からドレイン領域１６ａおよび１６ｂの
上部表面にかけて伸張する蓄積電極コンタクトホール１
２２ａおよび１２２ｂを形成する。次に、まず初めにＣ
ＶＤ法を用いてポリシリコン層を蒸着してからポリシリ
コン層の一部がエッチングバックされることにより、蓄
積電極コンタクトホール１２２ａおよび１２２ｂが、ポ
リシリコン層１２４ａおよび１２４ｂで補充される。
【００６０】さらに図３２について説明すると、次の段
階では、エッチング終点としてエッチング保護層２２を
備えたウェハにウェットエッチングが施され、二酸化ケ
イ素から成る絶縁層４０、４４、４８および絶縁柱２４
が除去される。以上により、ツリー型コンデンサの蓄積
電極の作製が完了する。この状態で、第１、第２、およ
び第３実施形態に関してすでに述べたように、誘電体膜
および対向ポリシリコン電極が形成可能となる。その形
成後に、ＤＲＡＭ内のツリー型コンデンサの作製が完了
する。
【００６１】以上の電極は、トランク状ポリシリコン層
１２４ａおよび１２４ｂと、各々３つの直線セグメント
から成るブランチ状ポリシリコン層４２ｃおよび４６ｃ
と４２ｄおよび４６ｄにより構成される。トランク状ポ
リシリコン層１２４ａおよび１２４ｂは、ＤＲＡＭ内の
転送トランジスタのドレイン領域１６ａおよび１６ｂに
それぞれ電気的に接続されている。ブランチ状ポリシリ
コン層４２ｃおよび４６ｃと４２ｄおよび４６ｄは、そ
れぞれ、最下層に当たる水平セグメントがトランク状ポ
リシリコン層５０ａおよび５０ｂと接している。
【００６２】（実施の形態９）前述の第１〜第７実施形
態では、ブランチ状ポリシリコン層は、最上部のセグメ
ントが同一水平面とほぼ一直線に並んでおり、トランク
状ポリシリコン層の最上部セグメントは、同一鉛直面と
ほぼ平行に並んでいる。しかしながら、本発明は、その
ような構造に限定されているわけではない。図３３〜図
３６に示す本発明の第９実施形態によれば、ブランチ状
ポリシリコン層の最上部セグメントは水平面と一直線に
並んでいない。
【００６３】第９実施形態のツリー型コンデンサは、図
２９の構造を基にしている。図２９のものと同一な図３
３〜図３６の要素には、同じ符号が付けられている。
【００６４】まず初めに図２９と共に図３３について説
明すると、作製の進度が図２９の段階に達したら、従来
のホトリソグラフィ法により、ホトレジスト層１３０を
形成し、ポリシリコン層４６および二酸化ケイ素層４４
の露出部に対し、異方性エッチングが施される。この工
程により、ポリシリコン層４６は、符号４６ｅおよび４
６ｆによって示される多数の個々の区分に分離される。
【００６５】次に図３４について説明すると、次の段階
では、ホトレジスト浸蝕法により、ホトレジスト層１３
０の一部を腐食して、幅と厚さがより少ないホトレジス
ト層１３０ａを形成する。したがって、ポリシリコン層
４６ｅおよび４６ｆの上部表面の一部が露出する。さら
に、ポリシリコン層４６ｅ、４６ｆ、および４２の露出
部分に異方性エッチングが施される。この工程により、
ポリシリコン層４６ｅ、および４６ｆの一部がさらに食
刻され、サイズがより小さいポリシリコン層４６ｇおよ
び４６ｈが形成される。その後、ポリシリコン層４２ｇ
および４２ｈの最上部表面が露出するまで、二酸化ケイ
素層４４および４０の露出部分に対し、再度、異方性エ
ッチングが施される。その次に、ホトレジスト層が除去
される。
【００６６】さらに、図３５について説明すると、次の
段階において、従来のホトリソグラフィ法ならびにエッ
チング法により、絶縁層４８の上部表面からドレイン領
域１６ａおよび１６ｂの上部表面にかけて蓄積電極コン
タクトホール１３２ａおよび１３２ｂを形成する。次
に、まず初めにＣＶＤ法によってポリシリコン層の蒸着
を行ってから、該ポリシリコン層の一部をエッチングバ
ック処理することにより、蓄積電極コンタクトホール１
３２ａおよび１３２ｂがポリシリコン層１３４ａおよび
１３４ｂで補充される。
【００６７】最後に図３６について説明すると、次の段
階において、エッチング終点としてエッチング保護層２
２を備えたウェハにウェットエッチングが施され、二酸
化ケイ素から成る絶縁層４０、４４、および４８と絶縁
柱２４が除去される。これにより、ＤＲＡＭ内のツリー
型コンデンサの蓄積電極の作製が完了する。この状態
で、第１、第２、および第３実施形態の説明ですでに述
べた通り、誘電体膜および対向ポリシリコン電極が形成
可能となる。その形成後に、ＤＲＡＭ内のツリー型コン
デンサの作製が完了する。
【００６８】該蓄積電極には、トランク状ポリシリコン
層１３４ａおよび１３４ｂと、断面がＬ字形のブランチ
状ポリシリコン層４２ｇおよび４６ｇと４２ｈおよび４
６ｈが含まれている。トランク状ポリシリコン層１３４
ａおよび１３４ｂは、ＤＲＡＭ内の転送トランジスタの
ドレイン領域１６ａおよび１６ｂにそれぞれ電気的に接
続されている。ブランチ状ポリシリコン層４２ｇおよび
４６ｇと４２ｈおよび４６ｈは、最下層の水平セグメン
トがそれぞれトランク状ポリシリコン層１３４ａおよび
１３４ｂと接しており、ブランチ状ポリシリコン層４６
ｇおよび４６ｈのほぼ垂直なセグメントが、ブランチ状
ポリシリコン層４２ｇおよび４２ｈのものよりも高くな
っている。
【００６９】以上により開示された実施形態がそのまま
単独でも適用できるうえに、組み合わせによって、単一
のＤＲＡＭチップ上にサイズと形状が多種多様な蓄積電
極を設けることもできることは、半導体の作製に関する
当業者にとって明らかであろう。このような変形は、す
べて本発明の範囲内にある。
【００７０】添付図面では、転送トランジスタのドレイ
ンに関する実施形態がシリコン基板の拡散領域をベース
にしているが、他の変形、例えば、溝型ドレイン領域も
可能である。
【００７１】添付図面の要素は、説明のために図式的に
示されたものであり、実際の尺度では表されていない。
ここに示された本発明の要素の寸法は、決して本発明の
範囲を限定するものではない。
【００７２】本発明は、代表例および好適な実施形態に
より説明がなされてきたが、開示された実施形態に限定
されないことは明らかである。むしろ、当業者にとって
明らかなように、本発明は、様々な修正および同様の変
形もその範囲内に含むことを意図するものである。した
がって、本発明の範囲を限定する添付クレームの範囲に
は、上記の各種修正ならびに同様の構造がすべて網羅さ
れるように、最も広い解釈が与えられなければならな
い。
【図面の簡単な説明】
【図１】ＤＲＡＭ装置のメモリセルを示す回路図であ
る。
【図２】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その１）
【図３】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その２）
【図４】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その３）
【図５】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その４）
【図６】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その５）
【図７】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その６）
【図８】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第１実施形態と本発明によるその作製方
法を説明する断面図である。（その７）
【図９】本発明によるツリー型コンデンサを備えた半導
体メモリセルの第２実施形態と本発明によるその作製方
法を説明する断面図である。（その１）
【図１０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図１１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２実施形態と本発明によるその作製
方法を説明する断面図である。（その３）
【図１２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第２実施形態と本発明によるその作製
方法を説明する断面図である。（その４）
【図１３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図１４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第３実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図１５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図１６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図１７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４実施形態と本発明によるその作製
方法を説明する断面図である。（その３）
【図１８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第４実施形態と本発明によるその作製
方法を説明する断面図である。（その４）
【図１９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図２０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第５実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図２１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図２２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第６実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図２３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図２４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図２５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その３）
【図２６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その４）
【図２７】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その５）
【図２８】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第７実施形態と本発明によるその作製
方法を説明する断面図である。（その６）
【図２９】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図３０】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図３１】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８実施形態と本発明によるその作製
方法を説明する断面図である。（その３）
【図３２】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第８実施形態と本発明によるその作製
方法を説明する断面図である。（その４）
【図３３】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９実施形態と本発明によるその作製
方法を説明する断面図である。（その１）
【図３４】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９実施形態と本発明によるその作製
方法を説明する断面図である。（その２）
【図３５】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９実施形態と本発明によるその作製
方法を説明する断面図である。（その３）
【図３６】本発明によるツリー型コンデンサを備えた半
導体メモリセルの第９実施形態と本発明によるその作製
方法を説明する断面図である。（その４）
【符号の説明】
１０：シリコン基板 １６ａ，１６ｂ：ドレイン領域 ２０：平坦化絶縁層 ２２：エッチング保護層 ２８ａ，２８ｂ：ブランチ状ポリシリコン層 ３４ａ，３４ｂ：トランク状ポリシリコン層 ３８：対向電極 ４２ａ，４２ｂ：ブランチ状ポリシリコン層 ４６ａ，４６ｂ：ブランチ状ポリシリコン層 ５０ａ，５０ｂ：トランク状ポリシリコン層 ５４：対向ポリシリコン電極 ６０ａ，６０ｂ：ブランチ状ポリシリコン層 ６４ａ，６４ｂ：ブランチ状ポリシリコン層 ６８ａ，６８ｂ：トランク状ポリシリコン層 ７０：平坦化絶縁層 ７２：保護層 ７４ａ，７４ｂ：Ｔ字形素子 ８２ａ，８２ｂ：ポリシリコン層 ８６ａ，８６ｂ：ツリー状蓄積電極の上部 ８８ａ，８８ｂ：トランク状ポリシリコン層 ９２ａ，９２ｂ：側壁スペーサ １００：平坦化絶縁層 １０２：窒化ケイ素層 １１０ａ，１１０ｂ：ブランチ状ポリシリコン層 １１６ａ，１１６ｂ：トランク状ポリシリコン層 １２４ａ，１２４ｂ：トランク状ポリシリコン層 １３４ａ，１３４ｂ：トランク状ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−196651（ＪＰ，Ａ) 特開 平５−267614（ＪＰ，Ａ) 特開 平６−204428（ＪＰ，Ａ) 特開 平８−18017（ＪＰ，Ａ) 特開 平９−97879（ＪＰ，Ａ) 特開 平９−181272（ＪＰ，Ａ) 特開 平６−326266（ＪＰ，Ａ) 特開 平８−204148（ＪＰ，Ａ) 特開 平７−211794（ＪＰ，Ａ) 特開 平７−169855（ＪＰ，Ａ) 特開 平９−36333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）基板と、 （ｂ）前記基板上に形成され、ソース／ドレイン領域を
    有する転送トランジスタと、 （ｃ）前記ソース／ドレイン領域のいずれかひとつに接
    続されたツリー型コンデンサとから成る半導体メモリ素
    子において、 前記ツリー型コンデンサが、 （ｃ１） 前記ソース／ドレイン領域のいずれかひとつに
    電気的に接続されている底部端面を有し、この底部端面
    からほぼ垂直に延在するトランク状導電層と、（ｃ２） 各々が少なくとも第１セグメントと第２セグメ
    ントと第３セグメントを具備し、前記第１セグメントの
    第１端部は前記トランク状導電層に接続され、第２端部
    は前記第２セグメントに接続され、前記第２セグメント
    は前記第１セグメントに対して第１の角度を持って延在
    し、前記第３セグメントは前記第２セグメントに接続さ
    れ、かつ前記第２セグメントから第２の角度を持って延
    在する少なくとも１つのブランチ状導電層と、 （ｃ３） 前記トランク状導電層と前記ブランチ状導電層
    の露出表面を覆う誘電体層と、（ｃ４） 前記誘電体層を覆い、前記ツリー型コンデンサ
    の対向電極として働くオーバーレイ導電層とを具備し、 前記トランク状導電層と前記ブランチ状導電層との組み
    合わせによって前記ツリー型コンデンサのツリー状蓄積
    電極を形成することを特徴とする半導体メモリ素子。
  2. 【請求項２】 前記第１セグメントと前記第３セグメン
    トがほぼ水平に並び、前記第２セグメントがほぼ垂直に
    並んでいることを特徴とする請求項１に記載の半導体メ
    モリ素子。
  3. 【請求項３】 前記少なくとも１つのブランチ状導電層
    が、互いにほぼ平行な２つのブランチ状導電層で構成さ
    れることを特徴とする請求項１に記載の半導体メモリ素
    子。
  4. 【請求項４】 前記ツリー型コンデンサが、１端が前記
    トランク状導電層に連結されたほぼ水平のセグメントを
    有する第２導電層をさらに具備していることを特徴とす
    る請求項１に記載の半導体メモリ素子。
  5. 【請求項５】 前記第２導電層が前記ブランチ状導電層
    の下に配置されていることを特徴とする請求項４に記載
    の半導体メモリ素子。
  6. 【請求項６】 前記トランク状導電層が下層トランク状
    部分と上層トランク状部分とから成り、前記下層トラン
    ク状部分が前記ソース／ドレイン領域のいずれかひとつ
    に電気的に接続され、かつその断面がほぼＴ字形であ
    り、さらに、前記上層トランク状部分が前記下層トラン
    ク状部分からほぼ垂直に延びていることを特徴とする請
    求項１に記載の半導体メモリ素子。
  7. 【請求項７】 前記ブランチ状導電層の１端が前記上層
    トランク状部分に連結されていることを特徴とする請求
    項６に記載の半導体メモリ素子。
  8. 【請求項８】 前記上層トランク状部分の断面がほぼＵ
    字形であることを特徴とする請求項６に記載の半導体メ
    モリ素子。
  9. 【請求項９】 前記トランク状導電層の断面がほぼＵ字
    形であることを特徴とする請求項１に記載の半導体メモ
    リ素子。
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