JP2000114491A - 密なメモリセルアレイを有する半導体装置アレイおよび階層ビットライン方式 - Google Patents

Abstract

(57)【要約】 【課題】 感知増幅器として差動形増幅器を用いるメモ
リ装置で、ノイズの影響を減少し、同時に差動形増幅器
の入力で同様のインピーダンスを与えてインピーダンス
整合を維持する。 【解決手段】 複数の折返しビットラインセグメント対
と、オープンビットラインセグメント対に構成された複
数のオープンビットラインセグメントと、近接した折返
しビットラインセグメント対と２つの近接したオープン
ビットラインセグメント対との間に結合され、前記折返
しビットラインセグメント対を互いに結合する再接続装
置、および各折返しビットラインセグメント対を前記オ
ープンビットラインセグメント対の１つに結合する切替
装置を有するリコネクタ回路と、前記オープンビットラ
インセグメントに結合される複数のメモリセルと、で半
導体メモリ装置を半導体基板に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的に半導体メモ
リ装置に関し、より詳細には半導体メモリ装置のメモリ
セルアレイおよび周辺回路に関する。

【０００２】

【従来の技術】各世代の電子システムの計算能力の向上
はより増大する記憶密度の半導体メモリ装置の必要性が
伸びている。記憶密度とは半導体基板の所定領域に記憶
されることができるデータの量をいう。典型的に集積回
路は半導体ウェファ上に多重のダイを形成することによ
って製造されるため、一般的に設計の密度が大きくなれ
ばそれだけ集積回路を製作することが経済的になる。こ
れは「スタンドアロン」半導体メモリ装置（データの記
憶の機能だけを有する装置）に適用され得るだけでな
く、「埋め込み」メモリを有する装置にも同様適用され
得る。埋め込みメモリはより大きな集積回路に含まれる
一部分のメモリである。より大きな密度の埋め込み半導
体メモリの設計はまたより大きな集積回路上のより大き
な領域を開放して、設計上のより大きな融通性および／
または追加の特徴を可能にする。

【０００３】好ましい型式の半導体メモリ装置は、その
密度が大きいことと電力消費特性が比較的に低いため
に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
である。このため、ＤＲＡＭの密度を増大するどの実際
的なアプローチも極めて多くの電子システムに利益を与
えることが可能となろう。

【０００４】通常のＤＲＡＭアーキテクチャは周知であ
る。典型的にＤＲＡＭはワードラインの活性化によって
ビットラインに接続されるメモリセルのアレイを含むこ
とになる。更にＤＲＡＭは多数の感知増幅器を含み、各
増幅器はその２つの入力での差動信号を増幅するように
なっている。各感知増幅器の入力はビットラインに結合
され、どの活性動作においても１つの入力はデータ信号
を担うビットラインに接続され、その際に他の入力は基
準信号に接続される。この基準信号よりも大きなデータ
信号は１つの論理値（例えば、論理「１」）を発生する
ように増幅され、他方基準信号よりも小さなデータ信号
は他の論理値（例えば、論理「０」）を発生するように
増幅される。

【０００５】ＤＲＡＭアーキテクチャは「開放」ビット
ラインアーキテクチャと「折返し」ビットラインアーキ
テクチャとを含んでいる。典型的に開放ビットラインア
ーキテクチャは密なメモリセル構成において使用され、
そこではワードラインの活性化の結果データは近傍ビッ
トラインに与えられる。このようなアプリケーションで
は「ダミー」メモリセルによって基準信号が往々発生さ
れる。開放ビットラインアーキテクチャの欠点はノイズ
に対するこのようなアーキテクチャの感受性である。こ
のようなノイズはビットラインあるいはセルコンデンサ
のサイズを制限してしまい、それに加えてあるいは別に
追加の感知増幅器を要求してしまう。この理由のため、
開放ビットラインアーキテクチャは通常回避される。

【０００６】折返しビットラインアーキテクチャはノイ
ズの悪影響を軽減する。折返しビットラインアーキテク
チャにおいて、近接したビットラインのそれぞれは折返
しビットライン対を形成する。各折返し没とライン対は
差動形感知増幅器に入力として結合されている。１つの
ワードラインが活性化されると、データはビットライン
対の１つのビットラインに与えられるが、このビットラ
イン対の他のビットラインには与えられない。これによ
り近接ビットラインが基準信号を担うことができるよう
になる。近接ビットライン（これらは同一の一般寸法を
有しかつ同一の材料から作られている）を用いることに
よって、ノイズの大部分はコモンモードノイズとなっ
て、感知増幅器によって排除されることができる。

【０００７】従来技術の折返しビットラインＤＲＡＭメ
モリアレイ構成の一例が図１Ａ〜１Ｅに示されている。
この従来技術の折返しビットラインＤＲＡＭアレイは多
数のメモリセルからなるが、その２つが図１Ａに示され
ている。これらのメモリセルは一般的な参照文字１００
ａおよび１００ｂで示されており、図１Ａの図面におい
ては絶縁領域１０４によって包囲されている活性領域１
０２に形成されているものとして示されている。メモリ
セル（１００ａおよび１００ｂ）のそれぞれは活性領域
１０２の上に作られた関連したワードライン（１０６ａ
および１０６ｂ）を含み、それによって金属酸化物半導
体（ＭＯＳ）トランジスタを形成している。メモリセル
（１００ａおよび１００ｂ）はワードライン（１０６ａ
および１０６ｂ）間に形成されている共通ビットライン
コンタクト１０８を共用する。

【０００８】図１Ａに示されたメモリセル（１００ａお
よび１００ｂ）は、各メモリセルによって占有される領
域のため「８Ｆ²」メモリセルと往々呼ばれている。所
定の半導体装置製造プロセスで、「Ｆ」として表される
ような最小特徴サイズを与えると、各メモリセルによっ
て形成される領域は４Ｆおよび２Ｆのサイズを有する長
方形となる。このため、メモリセル対（１００ａおよび
１００ｂ）は１６Ｆ²を占める。

【０００９】本明細書に示す種々の実施例の構成の理解
を助けるために、８Ｆ²メモリセルを用いる従来技術の
メモリセルアレイが図１Ｂから１Ｅの一連の平面図で説
明される。図１Ｂから１Ｅは全て太い点線で輪郭が表さ
れているメモリセル対の領域を備えたＤＲＡＭアレイの
一部を示している。各図は異なった組の層を示す。図１
Ｂは図１Ａで示されているようなワードライン（１１０
ａ〜１１０ｈ）およびビットラインコンタクトを示して
いる。ビットラインコンタクトの選択されたものだけが
図１Ｂの繁雑さを避けるために参照文字１１２で表され
る。更に、各メモリセルのための記憶ノードコンタクト
も表されている。同じ理由のため、記憶コンタクトのう
ちの選択されたものだけが参照文字１１４によって表さ
れる。記憶ノードコンタクト１１４は基板内に形成され
たトランジスタを基板上に配置された記憶コンデンサに
接続する。ビットラインコンタクト１１２はビットライ
ンを基板に接続する。

【００１０】図１Ｃは図１Ｂで示されたものの頂部に形
成された付加層を示す平面図である。局部ビットライン
（１１６ａ〜１１１６ｃ）および記憶ノードが含まれて
いる。選択された記憶ノードは１１８として表されてい
る。更に、参照のためビットラインコンタクト１１２は
図１Ｂから持ち上げられたようになっている。図１Ｃの
記憶ノード構成は「ビットライン下配置コンデンサ」
（ＣＵＢ）構成となっている。このため、ビットライン
コンタクト１１２の形成に先立って、記憶ノード１１８
が形成される。記憶ノード１１８は記憶コンデンサの１
つのプレートとして働くことを理解されたい。従って、
それらの形成に引続いて、コンデンサの誘電体が記憶ノ
ード１１８の上に形成され、これは次に全ての記憶コン
デンサに共通のコンデンサプレートによって覆われる。

【００１１】図１Ｃの局部ビットライン（１１６ａ〜１
１６ｃ）はワードライン（１１０ａ〜１１０ｈ）に垂直
に基板上を伸びるように示されている。局部ビットライ
ン（１１６ａ〜１１６ｃ）は対応するビットラインコン
タクト１１２でメモリセル対のそれぞれへのコンタクト
を作る。

【００１２】図１Ｄは図１Ｃと同一の平面図であるが、
異なったコンデンサ構成を示す。ＣＵＢ形構造の代り
に、図１Ｃはビットライン上配列コンデンサ（ＣＯＢ）
構造の場合を示す。このため、図１Ｄは同一のビットラ
イン（１１６ａ〜１１６ｃ）およびビットラインコンタ
クト１１２の構造を含んでいるが、１２０で示された選
択されたＣＯＢ形記憶ノードも示されている。図１Ｃの
場合に、コンデンサ誘電体および共通プレートは記憶ノ
ード１２０の上に形成されている。

【００１３】図１Ｅはどのようにして「大域」ビットラ
イン（１２２ａ〜１２２ｃ）が局部ビットライン（１１
６ａ〜１１６ｃ）の上に形成されるかを示す。「大域」
ビットライン（１２２ａ〜１２２ｃ）は典型的に局部ビ
ットライン（１１６ａ〜１１６ｃ）よりもより低い抵抗
値の材料から作られる。局部ビットライン（１１６ａ〜
１１６ｃ）でのデータ信号はビットライン選択回路（図
１Ａ〜１Ｅには示されていない）によって対応する大域
ビットライン（１２２ａ〜１２２ｃ）に結合されること
ができる。

【００１４】図１Ａ〜１Ｅはまた集積回路の製造におい
て生じる付加的な関心事を表すのに有益になることもで
きる。記憶コンデンサを形成するのに必要な導電層（す
なわち、記憶ノードおよび共通プレート）が接続解除さ
れている場合、メモリセルアレイを形成するためには３
つの導電層が必要である。第１の導電層はワードライン
（１１０ａ〜１１０ｈ）を形成し、ドーピングしたポリ
シリコンであってもよい。第２の層は局部ビットライン
（１１６ａ〜１１６ｃ）を形成し、ドーピングしたポリ
シリコンかまたは金属層であってもよい。第３の層は大
域ビットライン（１２２ａ〜１２２ｃ）を形成し、メタ
ライゼーション層から形成されてもよい。装置を製造す
るために必要な導電層の数が少なくてもよければ、それ
だけ廃価になり、装置の歩留りを大きくする（欠陥が少
ない）ことができる。従って、できるだけ少ない数の導
電層を用いて最もコンパクトで耐ノイズの設計に到達で
きるようにすることが所望される。

【００１５】「セグメント化ビットラインを備えたダイ
ナミックメモリアレイ」と題する１９９１年９月１７日
のＤａｖｉｄ Ｊ． ＭｃＥｌｒｏｙへの米国再発行特
許第３３，６９４号はセグメント化ビットラインを備え
たメモリセルアレイを有するＤＲＡＭを示している。Ｍ
ｃＥｌｒｏｙの図５に最もよく示されるように、このＤ
ＲＡＭはトランジスタ（８８）によってビットラインセ
グメント（８７）に結合されたビットライン（３３）を
含んでいる。ＭｃＥｌｒｏｙは折返しビットライン（３
３）を用いることによってノイズのある影響を減少する
が、ＭｃＥｌｒｏｙのアプローチの欠点はビットライン
（３３）によって与えられる容量である。記憶コンデン
サ（８５）によって与えられる電荷はビットラインセグ
メント（８７）だけでなく全体のビットライン（３３）
にも同様差動電圧を作ることができなければならない。
このことは、どのように多くのメモリセルがビットライ
ンセグメント（８７）に接続されることができるかと、
ビットライン（３３）の最大長を制限する恐れがある。
更に、ＭｃＥｌｒｏｙは追加の領域とダミーワードライ
ンの使用とを必要とするダミーメモリセル（９１／９
０）を用いている。

【００１６】「交差点アレイメモリ装置」と題する１９
９１年６月２３日のＲｏｂｅｒｔＮ． Ｒｏｕｎｔｒｅ
ｅへの米国特許第５，０３４，９２０号は通常の開放ビ
ットラインアーキテクチャで見られるが同時に開放ビッ
トラインアレイに関連したノイズの影響を減少するよう
な高密度メモリセル構成を可能にするＤＲＡＭアレイを
示している。Ｒｏｕｎｔｒｅｅのアプローチはその特許
の図３を参照すれば最もよく理解される。アレイ（４
１）はメモリセル（４０−１−１から４０−４−４）に
結合されている部分ビットラインすなわち第２の部分
（４８、５６、５０および５８）を含んでいる。近接し
た第２の部分のメモリセル（例えば、メモリセル４０−
４−１および４０−３−１）は同一のワードライン（６
４−５）によってアクセスされる。しかしながら、開放
ビットライン構造とは異なり、各第２の部分（４８、５
６、５２および５８）は第１の部分（４６、５４、５２
および６０）によってその関連した感知増幅器（４２、
４４）に結合されている。近接した第１の部分（例え
ば、５４および６０）は、それらが互いに平行に形成さ
れることができかつ同一の寸法および材料で作られ得る
ので折返しビットラインの長所を有している。ＭｃＥｌ
ｒｏｙと同様に、メモリセルは第２の部分（４８、５
６、５０あるいは５８）およびその関連した第１の部分
（４６、５４、５２あるいは６０）に差動電圧信号を作
ることができなければならない。これは、どのような多
くのメモリセルが第２の部分（４８、５６、５０あるい
は５８）に結合され得るかと、それに加えてあるいは単
独に第１の部分（４６、５４、５２あるいは６０）の全
体長を制限する恐れがある。

【００１７】ＤＲＡＭアレイの他の変更例はＡｓｈｗｉ
ｎ Ｈ． Ｓｈａｈ等による「交差点トレンチトランジ
スタセルを備えた４Ｍｂ・ＤＲＡＭ」１９８６年国際固
体回路会議（ＩＳＳＣＣ１９８６）に示されている。Ｓ
ｈａｈ等の文献の図２は「二重終端適応折返し（ＤＥＡ
Ｆ）ビットライン方式としてどれを呼ぶかを示してい
る。ＤＥＡＦビットライン方式は、ワードラインの活性
化が近接したメモリセルを近接したセグメント化ビット
ラインを結合するような態様でメモリセルに結合される
セグメント化ビットラインを含んでいる。次いで、セグ
メント化ビットラインの選択された対はセグメント選択
スイッチによって１対の大域ビットラインに接続され
る。ＤＥＡＦビットライン方式は、更に、任意の所定の
アクセスで大域ビットラインを左の対の大域ビットライ
ンと右の対の大域ビットラインとに分割する多数のセク
ション選択スイッチを含んでいる。ここで、左および右
の対の両方はセグメント化ビットラインに結合されてい
る１つの大域ビットライン部分とダミーメモリセルに結
合されている他の大域ビットライン部分とを含んでい
る。

【００１８】Ｓｈａｈ等の文献のＤＥＡＦビットライン
方式の１つの予想される欠点は感知増幅器の入力で見た
容量の平衡性を欠くことである。ほんの一例として、図
２に示されているアクセスにあって、セクション選択２
スイッチは活性化されており、セクション選択１スイッ
チは不活性化されている。左感知増幅器は小さな大域ビ
ットラインセクションとセグメント化ビットライン容量
を見る１つの入力を有し、他方他の入力は小さな大域ビ
ットラインセクションのみの容量を見る。右感知増幅器
は２つの大域ビットラインセクションの容量を見る１つ
の入力と１つの大域ビットラインセクションおよび１つ
のセグメント化ビットラインの容量を見る他の入力とを
有する。Ｓｈａｈ等の文献の方式もダミーメモリセルを
用いており、そのため前に言及したアプローチの欠点を
含んでいる。

【００１９】「二重終端折返しビットライン構成および
アドレス指定方式」と題する１９８９年１月２４日のＡ
ｓｈｗｉｎ Ｈ． Ｓｈａｈ等に対して発行された米国
特許第４，８００，５２５号はＳｈａｈ等のＩＳＳＣＣ
文献のＤＥＡＦビットライン方式に類似するビットライ
ン方式を示している。ここで、このＳｈａｈ等の特許の
図５を参照すると、Ｓｈａｈ等の特許はセグメントライ
ン（５２）を含んでおり、そのそれぞれはＢＬ１および
ＢＬ２として示されている多数のビットラインに結合さ
れている。ＩＳＳＣＣ１９８６年の文献のものと同様
に、ビットライン（ＢＬ１およびＢＬ２）を左セクショ
ン対と右セクション対とに分割するために使用される。
ＩＳＳＣＣ１９８６年の文献の方式に存在する容量の平
衡性の欠如はダミーセグメント（５６）の使用によりＳ
ｈａｈ等の特許において取り組まれている。ダミーセグ
メント（５６）の活性化の結果感知増幅器への両入力は
類似の容量を見ることになる。１つの入力はあるビット
ライン長（ＢＬ１またはＢＬ２）およびセグメントライ
ン（３２）の容量を見ており、他方他の入力は同一のビ
ットライン長（ＢＬ１またはＢＬ２）およびダミーセグ
メント（５６）を見ている。このようなアプローチの欠
点は付加的な領域がダミーセグメントのために必要とす
ることである。更に、Ｓｈａｈ等の特許はアレイ内で追
加の空間を必要とするダミーワードラインとダミーメモ
リセルとを使用している。

【００２０】

【発明が解決しようとする課題】従って、発明が解決し
ようとする課題は従来技術のこれら欠点が存在しない密
なメモリセルアレイを有する半導体メモリ装置を提供す
ることである。更に、他の課題は追加のメタライゼーシ
ョン層を必要とせずにこのようなメモリセルアレイを提
供することである。

【００２１】

【課題を解決するための手段】本明細書で説明する実施
例によれば、半導体装置は低い導電性のセグメントおよ
び高い導電性のセグメントを含む１つの階層の導電性セ
グメントによってアクセスされるメモリセルのような多
数のユニット回路を含んでいる。高い導電性のセグメン
トは対抗する差動形増幅器（感知増幅器のような）間で
直列に延びる「折返し」対に配列される。リコネクタ回
路が近接した導電性セグメント対間に結合され、再接続
モードあるいはスイッチモードのいずれかで機能する。
再接続モードにおいて、リコネクタ回路は近接した高導
電性のセグメント対を、大きな折返しセグメント対を作
っている１つの他のものに結合する。スイッチモードに
おいては、リコネクタ回路はそれぞれの高い導電性のセ
グメントを対応する低い導電性のセグメントに結合す
る。低い導電性のセグメントはユニット回路に結合さ
れ、整合インピーダンス値を有している。その結果の構
成はより高い折返しビットライン構成によるノイズの影
響を減少し、その際に同時に差動形増幅器の２つの入力
で同様のインピーダンスを与える。

【００２２】これら実施例の１つの特徴によれば、低い
導電性のセグメントは高い導電性のセグメントに関して
斜めに配置される。

【００２３】実施例の他の特徴によれば、ユニット回路
はＦの最小特徴サイズと６Ｆ²の全体領域とを有するダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）セルで
ある。

【００２４】１つのメモリ装置の実施例によれば、低い
導電性のセグメントは「開放」ビットライン構造を有す
る低いビットラインであり、高い導電性のセグメントは
折返しビットライン構造を有する高いビットラインであ
る。

【００２５】

【発明の実施の形態】ここで説明する実施例は半導体装
置メモリセルアレイおよびその周辺回路を示す。これら
実施例は８Ｆ²（ここで、Ｆは最小の達成可能な特徴サ
イズである）よりも小さなメモリセルサイズを有する多
数のコンパクトメモリセルアレイを表す。感知増幅器の
入力で整合インピーダンスを与えるように折返しビット
ライン部分および開放ビットライン部分を含む特異な階
層ビットライン方式を用いることによってノイズが軽減
される。図示される特定のダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の応用において、ダミーメモリセ
ルは必要ではない。

【００２６】図２のブロック概略図には第１の実施例が
示されており、これは一般的に参照文字２００で表され
ている。第１の実施例２００は２０２で示されるような
多数の同様なユニット回路を含んでいる。ユニット回路
２０２はより大きな半導体装置において所定の機能を行
なうために多数の導電性ラインによってアクセスされ
る。ごく僅かな例として、メモリ装置の応用でユニット
回路は揮発性メモリセルあるいは不揮発性メモリセルと
なることができる。プログラマブルロジックの応用で
は、ユニット回路はロジック回路あるいは組合せメモリ
／ロジック回路となることができる。第１の実施例２０
０において、ユニット回路２０２はＤＲＡＭメモリセル
であり、そのそれぞれはパストランジスタと記憶コンデ
ンサとを含んでいる。

【００２７】図２の特定の構成において、ユニット回路
２０２は図２で垂直に走る行と図２で水平に走る列とを
有するアレイに配列されている。ユニット回路２０２は
列方向では低い導電性のセグメント２０４ａ〜２０４ｈ
によって、また行方向では制御ライン２０６ａ〜２０６
ｌによって互いに接続されている。図２の特定のＤＲＡ
Ｍの実施例において、低い導電性のセグメント（２０４
ａ〜２０４ｈ）はビットラインであり、他方制御ライン
（２０６ａ〜２０６ｌ）はワードラインである。このた
め、制御ライン（２０６ａ〜２０６ｌ）の１つの活性化
の結果ユニット回路２０２は近接した低い導電性のセグ
メント（２０４ａ２０４ｈ）と結合されるようになる。
例えば、制御ライン２０６ｂの活性化の結果ユニット回
路２０２は低い導電性のセグメント２０４ａおよび２０
４ｅに結合されるようになる。極めて多数のユニット回
路２０２が同一の低い導電性のセグメント（２０４ａ〜
２０４ｈ）に結合され得ることを理解されたい。ほんの
１つの例として、メモリ装置の応用で１００以上のメモ
リセルが同一の低い導電性のセグメント（２０４ａ〜２
０４ｈ）に結合され得る。

【００２８】第１の実施例２００は高い導電性のセグメ
ント２０８ａ〜２０８ｆを更に含むように示されてい
る。低い導電性のセグメント（２０４ａ〜２０４ｈ）の
うちの選択されたものはリコネクタ回路２１０ａおよび
２１０ｂによって高い導電性のセグメント（２０８ａ〜
２０８ｆ）に結合される。この構成のため低い導電性の
セグメント（２０４ａ〜２０４ｈ）はユニット回路２０
２への低位のアクセスを表し、高い導電性のセグメント
（２０８ａ〜２０８ｆ）はユニット回路２０２への高位
のアクセスを表す。高位および低位の導電性のセグメン
トは低位の「非折返し」構成の導電性セグメント（２０
４ａ〜２０４ｈ）と高位の「折返し」構成の導電性セグ
メント（２０８ａ〜２０８ｆ）を有する階層構造を作
る。

【００２９】高い導電性のセグメント（２０８ａ〜２０
８ｆ）は関連した対に配列されるものと概念化されるこ
とができる。この対の構成は関連した対間でインピーダ
ンス整合とコモンノイズ効果を与える。例えば、図２の
高い導電性のセグメントは対２０８ａ／２０８ｄ、２０
８ｂ／２０８ｅおよび２０８ｃ／２０８ｆを含んでい
る。図２の特定の実施例において、各対（２０８ａ／２
０８ｄ、２０８ｂ／２０８ｅまたは２０８ｃ／２０８
ｆ）の高い導電性のセグメントは同一の物理的寸法を有
し、かつ同一の材料から製造される。この構成のため、
メモリの応用では高い導電性のセグメント対（２０８ａ
／２０８ｄ、２０８ｂ／２０８ｅまたは２０８ｃ／２０
８ｆ）はコモンノイズ効果と整合インピーダンスとを好
ましく有する折返しビットラインセグメント対のように
働く。

【００３０】低い導電性のセグメント（２０４ａ〜２０
４ｈ）の各群はリコネクタ回路２１０ａおよび２１０ｂ
によって高い導電性セグメント（２０８ａ〜２０８ｆ）
の対応する群に結合される。図２の特定の構成におい
て、各リコネクタ回路（２１０ａおよび２１０ｂ）は４
つの高い導電性のセグメントの群を４つの低い導電性セ
グメントの群に結合する。例えば、低い導電性のセグメ
ント２０４ａ、２０４ｂ、２０４ｅおよび２０４ｆを含
む群はリコネクタ回路２１０ａによって、高い導電性の
セグメント２０８ａ、２０８ｂ、２０８ｄおよび２０８
ｅを含む群に結合される。同様に、リコネクタ回路２１
０ｂは低い導電性のセグメント２０４ｃ／２０４ｄ／２
０４ｇ／２０４ｈの異なった群を高い導電性セグメント
の異なった組合せ（２０８ｂ／２０８ｅ／２０８ｃ／２
０８ｆ）に結合する。高い導電性のセグメント対２０８
ｂ／２０８ｅが近接したリコネクタ回路（２１０ａおよ
び２１０ｂ）によって共用されることを特記する。

【００３１】各リコネクタ回路（２１０ａおよび２１０
ｂ）はスイッチ構成および「再接続」構成を含む少なく
とも２つの構成を有する。スイッチ構成において、リコ
ネクタ回路（２１０ａまたは２１０ｂ）はその関連した
群の低い導電性のセグメントをその関連した群の高い導
電性のセグメントに結合する。これに対して、再接続構
成においては、リコネクタ回路（２１０ａまたは２１０
ｂ）は近接した高い導電性のセグメント対を互いに結合
する。従って、図２の特定の構成において、リコネクタ
回路２１０ａは再接続モードにおいて高い導電性のセグ
メント対２０８ａ／２０８ｄを対２０８ｂ／２０８ｅに
結合する。同様に、再接続モードにおいて、リコネクタ
回路２１０ｂは高い導電性のセグメント対２０８ｂ／２
０８ｅを対２０８ｃ／２０８ｆに結合する。

【００３２】リコネクタ回路（２１０ａおよび２１０
ｂ）は高い導電性のセグメント対（２０８ａ／２０８
ｄ、２０８ｂ／２０８ｅおよび２０８ｃ／２０８ｆ）が
第１の差動形増幅器２１２ａおよび第２の差動形増幅器
２１２ｂ間で互いに直列に配置されることができるよう
にする。差動形増幅器（２１２ａおよび２１２ｂ）はそ
れぞれが第１の入力ＩＮ１および第２の入力ＩＮ２を含
むように示されている。従って、高い導電性のセグメン
ト（２０８ａ〜２０８ｆ）は差動形増幅器（２１２ａお
よび２１２ｂ）の第１の入力（ＩＮ１）間に直列に配置
された第１の高い導電性のセグメント（２０８ａ〜２０
８ｃ）と、差動形増幅器（２１２ａおよび２１２ｂ）の
第２の入力（ＩＮ２）間に直列に配置された第２の高い
導電性のセグメント（２０８ｄ〜２０８ｆ）とを含むも
のとして概念化されることができる。

【００３３】使用可能とされると、差動形増幅器（２１
２ａおよび２１２ｂ）はそれらそれぞれの入力（ＩＮ１
およびＩＮ２）間に生じる差動信号を増幅する。このた
めに、差動形増幅器（２１２ａおよび２１２ｂ）は大き
なコモンモード除去比を有し、従って高い導電性のセグ
メント対（２０８ａ／２０８ｄ、２０８ｂ／２０８ｅお
よび２０８ｃ／２０８ｆ）の「折返し」構成を利用す
る。メモリの応用において、差動形増幅器（２１２ａお
よび２１２ｂ）は感知増幅器であってもよい。

【００３４】リコネクタ回路（２１０ａおよび２１０
ｂ）のスイッチおよび再接続構成をより良く表すため
に、リコネクタ回路の２つの例が図３Ａおよび３Ｂに示
されている。第１のリコネクタ回路が図３Ａに示され、
一般的に参照文字３００によって表されている。第１の
リコネクタ回路３００は高い導電性のセグメントの第１
の折返し対３０２ａ／３０２ｂと高い導電性のセグメン
トの第２の折返し対３０２ｃ／３０２ｄとの間に結合さ
れているように示されている。再接続構成を確立するた
めに、図３Ａの特定のリコネクタ回路３００は第１の再
接続インピーダンス路３０４ａおよび第２の再接続イン
ピーダンス路３０４ｂを含んでいる。第１および第２の
インピーダンス路（３０４ａおよび３０４ｂ）はその構
成に応じて低インピーダンス路あるいは高インピーダン
ス路を与えるように制御可能である。

【００３５】再接続構成において、第１および第２の再
接続インピーダンス路（３０４ａおよび３０４ｂ）は低
インピーダンスを有し、近接した高い導電性のセグメン
ト対（３０２ａ／３０２ｂおよび３０２ｃ／３０２ｄ）
を互いに結合する。これは導電性ラインの長い折返し対
を作り、その対の第１のラインは高い導電性のセグメン
ト３０２ａ、第１の再接続インピーダンス路３０４ａお
よび高い導電性のセグメント３０２ｃを含んでいる。長
い対の第２のラインは高い導電性のセグメント３０２
ｂ、第２の再接続インピーダンス路３０４ｂおよび高い
導電性のセグメント３０２ｄを含んでいる。第１および
第２の再接続インピーダンス路（３０４ａおよび３０４
ｂ）を整合することによって、長い折返し対の整合イン
ピーダンスが保持される。

【００３６】スイッチ構成において、再接続インピーダ
ンス路（３０４ａおよび３０４ｂ）は高いインピーダン
スを有し、近接した高い導電性のセグメント路（３０２
ａ／３０２ｂおよび３０２ｃ／３０２ｄ）を互いに絶縁
する。この絶縁により２つの異なった折返し対（３０２
ａ／３０２ｂおよび３０２ｃ／３０２ｄ）は互いに独立
に機能し、異なった情報信号を担う。

【００３７】第１のリコネクタ回路３００は更に対応す
る群の低い導電性のセグメント（３０６ａ〜３０６ｄ）
にも結合されている。スイッチ構成を確立するために、
リコネクタ回路３００はそれぞれの高い導電性のセグメ
ント（３０２ａ〜３０２ｄ）および関連した低い導電性
のセグメント（３０６ａ〜３０６ｄ）との間に配置され
たスイッチインピーダンス路３０８ａ〜３０８ｄを含ん
でいる。再接続インピーダンス路（３０４ａおよび３０
４ｂ）と同様に、スイッチインピーダンス路（３０８ａ
〜３０８ｄ）は構成に応じて高または低を与えるように
制御可能である。

【００３８】スイッチ構成において、スイッチインピー
ダンス路（３０８ａ〜３０８ｄ）は低インピーダンスを
有する。この結果、それぞれの高い導電性のセグメント
（３０２ａ〜３０２ｄ）はその関連した低い導電性のセ
グメント（３０６ａ〜３０６ｄ）に結合される。このた
め、図３Ａの特定の構成において、高い導電性のセグメ
ント３０２ａおよび３０２ｃはそれぞれ低い導電性のセ
グメント３０６ａおよび３０６ｃに結合される。更に、
高い導電性のセグメント３０２ｂおよび３０２ｄはそれ
ぞれ低い導電性のセグメント３０６ｄおよび３０６ｂに
結合される。低い導電性のセグメント（３０６ａ〜３０
６ｄ）が等しい長さで同一の材料から作られているもの
と想定すれば、スイッチ構成は接続された低い導電性お
よび高い導電性のセグメント間でインピーダンス整合す
ることになる。すなわち、導電対組合せ３０２ａ／３０
６ａ、３０２ｃ／３０６ｃ、３０２ｂ／３０６ｄおよび
３０２ｄ／３０６ｂのインピーダンスは本質的に同一で
ある。

【００３９】スイッチ構成の接続構造のため、高い導電
性のセグメント３０２ａおよび３０２ｂが「第１の」高
い導電性のセグメントと考えられる場合には、低い導電
性のセグメント３０６ａおよび３０６ｃは、それらが第
１の導電性のセグメント（３０２ａおよび３０２ｂ）に
結合されているため、「第１の」低い導電性のセグメン
トと考えられることができる。同じ理由のため、高い導
電性のセグメント３０２ｂおよび３０２ｄが「第２の」
高い導電性のセグメントと考えられる場合には、低い導
電性のセグメント３０６ｂおよび３０６ｄは第２の低い
導電性のセグメントと考えられることができる。この態
様で見ると、再接続構成において、再接続回路３００は
１対の第１の高い導電性のセグメント（３０２ａ／３０
２ｃ）を関連した対の第１の低い導電性のセグメント
（３０６ａ／３０６ｃ）に結合し、１対の第２の高い導
電性のセグメント（３０２ｂ／３０２ｄ）を１対の第２
の低い導電性のセグメント（３０６ｄ／３０６ｂ）に結
合することになる。更に、再接続回路３００は高い導電
性のセグメント対（３０２ａ／３０２ｃおよび３０２ｂ
／３０２ｄ）と低い導電性のセグメント対（３０６ａ／
３０６ｃおよび３０６ｄ／３０６ｂ）との間に結合され
ているものとして示されている。

【００４０】リコネクタ回路の第２の例が図３Ｂに示さ
れ、一般的な参照文字３１０で表されている。この第２
のリコネクタ回路３１０は図３Ａのリコネクタ回路と同
じ一般的な構成で高い導電性のセグメント（３０２ａ〜
３０２ｄ）に結合されている。加えて、第２のリコネク
タ回路３１０は図３Ａで示したものと同じ態様で働く第
１および第２の再接続インピーダンス路（３０４ａおよ
び３０４ｂ）を含んでいる。

【００４１】第２の例のリコネクタ回路３１０は、ま
た、１群の第１の低い導電性のセグメント（３０６ａ〜
３０６ｄ）に結合されている。第１の例のリコネクタ回
路３００と同様に、４つの高い導電性のセグメント（３
０２ａ〜３０２ｄ）はスイッチインピーダンス路（３１
２ａ〜３１２ｄ）によって４つの低い導電性のセグメン
ト（３０６ａ〜３０６ｄ）に結合されている。第２の例
のリコネクタ回路３１０は、高い導電性のセグメント
（３０２ａ〜３０２ｄ）がどのようにして低い導電性の
セグメント（３０６ａ〜３０６ｄ）に結合されるかとい
う点で図３Ａに示されたものと異なっている。図３Ａの
第１のリコネクタ回路と同様に、図３Ｂの第２のリコネ
クタ回路３１０は高い導電性のセグメント３０２ａを低
い導電性のセグメント３０６ａに結合する第１のスイッ
チインピーダンス路３１２ａを含んでいる。しかしなが
ら、残りの接続は異なっている。図３Ｂに示されるよう
に、スイッチインピーダンス路３１２ｂは高い導電性の
セグメント３０２ｃを低い導電性のセグメント３０６ｂ
に結合し、スイッチインピーダンス路３１２ｃは高い導
電性のセグメント３０２ｂを低い導電性のセグメント３
０６ｃに結合し、スイッチインピーダンス路３１２ｄは
高い導電性のセグメント３０２ｄを低い導電性のセグメ
ント３０６ｄに結合する。従って、高い導電性のセグメ
ント３０２ａおよび３０２ｃが「第１の」高い導電性の
セグメントと考えられる場合には、低い導電性のセグメ
ント３０６ａおよび３０６ｂは関連した対の「第１の」
低い導電性のセグメントとなる。同様に、高い導電性の
セグメント３０２ｂおよび３０２ｄが「第２の」高い導
電性のセグメントと考えられる場合には、関連した「第
２の」低い導電性のセグメントは低い導電性のセグメン
ト３０６ｃおよび３０６ｄとなる。

【００４２】第２のリコネクタの例３１０はまた第１の
リコネクタの例３００と同様にインピーダンス整合を維
持することも特記する。すなわち、導電性の対の組合せ
（３０２ａ／３０６ａ、３０２ｃ／３０６ｂ、３０２ｂ
／３０６ｃおよび３０２ｄ／３０６ｄ）のインピーダン
スは本質的に同一である。

【００４３】図３Ａおよび３Ｂのリコネクタ回路の例は
コンパクトの構造となり、これは低い導電性のセグメン
ト（３０６ａ〜３０６ｄ）と高い導電性のセグメント
（３０２ａ〜３０２ｄ）が互いに近接して配置されるこ
とが可能となることを特記する。従って、高い導電性の
セグメントおよび低い導電性のセグメント（３０２ａ〜
３０２ｄおよび３０６ａ〜３０６ｄ）は図３Ａおよび３
Ｂにおいて互いに幾分か離れて示されているが、それら
は物理的に互いに密接されてもよい。従って、ほんの１
つの特定の例として、低い導電性のセグメント３０６ｃ
および３０６ｄは低い導電性のセグメント３０６ａに近
接しているものと考えられ（水平方向で）、低い導電性
のセグメント３０６ｂおよび３０６ｄも低い導電性のセ
グメント３０６ａに近接しているものと考えられること
ができる（垂直方向で）。

【００４４】図３Ｃは図３Ａに示されたリコネクタ回路
のＤＲＡＭの１つの実施例を示す概略図である。このＤ
ＲＡＭの実施例は一般的な参照文字３１４で表され、４
つの高い導電性の（上方ビットライン）セグメント３０
２ａ〜３０２ｄと４つの低い導電性の（下方ビットライ
ン）セグメント３０６ａ〜３０６ｄに結合されているも
のとして示されている。再接続インピーダンス路３０４
ａおよび３０４ｂはｎチャンネル金属（導体）酸化物
（絶縁対）半導体（ＭＯＳ）トランジスタのソースドレ
イン路を含んでいるものとして示されている。同様に、
スイッチインピーダンス路３１２ａ〜３１２ｄもｎチャ
ンネルＭＯＳトランジスタのソースドレイン路を含んで
いるものとして示されている。２つのユニット回路２０
２も図３Ｃに示されており、それぞれｎチャンネルＭＯ
ＳパストランジスタＮ３００および記憶コンデンサＣ３
００を含むものとして示されている。トランジスタＮ３
００のソースはそれらの関連した低い導電性のセグメン
ト（３０６ａおよび３０６ｂ）に結合され、それらのド
レインはそれらの関連した記憶コンデンサＣ３００に接
続され、それらのゲートは制御（ワード）ライン３１６
に共通に結合される。

【００４５】第１の実施例の動作をより良く理解するた
めに、第１の実施例の２つの例が図４Ａおよび４Ｂに示
されている。図４Ａは図３Ａに示されているリコネクタ
を使用する第１の実施例２００の一例を示す。図４Ｂは
図３Ｂに示されたリコネクタ回路を用いる第１の実施例
２００の一例を示す。図４Ａと４Ｂとは共に２０２’で
示されているような２つの近接したユニット回路のアク
セスを表す。

【００４６】ここで、図４Ａを参照すると、そこでは図
４Ａによって示されているアクセスが制御ライン２０６
ｂの活性化によって開始される。制御ライン２０６ｂが
活性化されている状態で、ユニット回路２０２’は情報
信号を関連した低い導電性のセグメント２０４ａおよび
２０４ｅに与える。図４Ａに示されている特定のアクセ
スにおいて、リコネクタ回路２１０ａはスイッチ構成に
あるが、リコネクタ回路は再接続構成にある。この結
果、高い導電性のセグメント２０８ｂは高い導電性のセ
グメント２０８ｃに結合され、高い導電性のセグメント
２０８ｅは高い導電性のセグメント２０８ｆに結合され
る。同時に、高い導電性のセグメント２０８ａは高い導
電性のセグメント２０８ｂから絶縁されており、高い導
電性のセグメント２０８ｄは高い導電性のセグメント２
０８ｅから絶縁されている。従って、この結果の構造は
高い導電性のセグメント２０８ａおよび２０８ｄによっ
て形成された左折返し導電性セグメント対と、結合され
た隣接する高い導電性のセグメント対２０８ｂ／２０８
ｃおよび２０８ｅ／２０８ｆによって形成される右折返
し導電性セグメント対とを含んでいる。

【００４７】リコネクタ回路２１０ｂ内で、低い導電性
のセグメント２０４ｃ、２０４ｄ、２０４ｇおよび２０
４ｈはそれらの関連した高い導電性のセグメント２０８
ｂ、２０８ｃ、２０８ｅおよび２０８ｆから絶縁されて
いる。これに対して、リコネクタ回路２１０ａ内では、
低い導電性のセグメント２０４ａ、２０４ｂ、２０４ｅ
および２０４ｆはそれぞれ高い導電性のセグメント２０
８ａ、２０８ｂ、２０８ｅおよび２０８ｄに結合されて
いる。この構造は上述したインピーダンス整合となる。
図４Ａの特定のアクセスに対して、差動形増幅器２１２
ａの第１の入力（ＩＮ１）は高い導電性のセグメント２
０８ａ、リコネクタ回路２１０ａ内のスイッチインピー
ダンス路および低い導電性のセグメント２０４ａを含む
インピーダンスに結合されている。差動形増幅器２１２
ａの第２の入力（ＩＮ２）は高い導電性のセグメント２
０８ｄ、リコネクタ回路２１０ａ内のスイッチインピー
ダンス路および低い導電性のセグメント２０４ｆを含む
整合インピーダンスに結合されている。

【００４８】整合インピーダンスは対抗する第２の差動
形増幅器２１２ｂの入力に対しても生じる。第２の差動
形増幅器２１２ｂの第１の入力（ＩＮ１）は高い導電性
のセグメント２０８ｃ、リコネクタ回路２１０ｂ内の再
接続インピーダンス路、高い導電性のセグメント２０８
ｂ、リコネクタ回路２１０ａ内のスイッチインピーダン
ス路および低い導電性のセグメント２０４ｂによって形
成されるインピーダンスに結合されている。第２の差動
形２１２ｂの第２の入力（ＩＮ２）は高い導電性のセグ
メント２０８ｆ、リコネクタ回路２１０ｂ内のスイッチ
インピーダンス路および低い導電性のセグメント２０４
ｅを含む整合インピーダンスを見る。整合インピーダン
スを形成する路は図４Ａで太い点線で示されている。

【００４９】従って、メモリ装置への適用にあって、第
１の実施例２００は高い導電性のセグメント対２０８ａ
／２０８ｄ、２０８ｂ／２０８ｅおよび２０８ｃ／２０
８ｆによって形成される折返しビットライン部分と低い
導電性のセグメント対２０４ａ／２０４ｆ、２０４ｂ／
２０４ｅ、２０４ｃ／２０４ｈおよび２０４ｄ／２０４
ｇによって形成されるインピーダンス整合オープンビッ
トライン部分とを介して近接したメモリセル２０２’へ
のアクセスを可能とする。差動形増幅器（２１２ａおよ
び２１２ｂ）への各入力での同様のインピーダンスはダ
ミーメモリセルの代りに基準電圧（しばしば「ビットラ
イン基準電圧」と呼ばれている）の使用を可能とする。
これはメモリセルアレイのコンパクト化に寄与する。

【００５０】図４Ｂに示されている第１の実施例の実例
は図４Ａと同一のユニット回路対（２０２’）のアクセ
スを表している。異なったリコネクタ回路構造の使用の
ため導電性セグメントの異なった組合せが差動形増幅器
（２１２ａおよび２１２ｂ）の入力に結合されるように
なるという点で図４Ｂは図４Ａとは異なる。特に、差動
形増幅器２１２ａの第１の入力（ＩＮ１）は図４Ａの例
と同じ構造体、すなわち高い導電性のセグメント２０８
ａ、リコネクタ回路２１０ａ内のスイッチインピーダン
ス路および低い導電性のセグメント２０４ａに結合され
ている。しかしながら、差動形増幅器２１２ａの第２の
入力（ＩＮ２）は高い導電性のセグメント２０８ｄ、リ
コネクタ回路２１ａ内のスイッチインピーダンス路およ
び低い導電性のセグメント２０４ｂによって形成される
整合インピーダンスに結合されている。

【００５１】図４Ｂの第２の差動形増幅器２１２ｂの場
合には、第１の入力（ＩＮ１）は高い導電性のセグメン
ト２０８ｃ、リコネクタ回路２１０ｂ内の再接続インピ
ーダンス路、高い導電性のセグメント２０８ｂ、リコネ
クタ回路２１０ａ内のスイッチインピーダンス路および
低い導電性のセグメント２０４ｃによって形成されるイ
ンピーダンスに結合されている。差動形増幅器２１２ｂ
の第２の入力（ＩＮ２）は高い導電性のセグメント２０
８ｆ、リコネクタ回路２１０ｂ内の再接続インピーダン
ス路、高い導電性のセグメント２０８ｅ、リコネクタ回
路２１０ａ内のスイッチインピーダンス路および低い導
電性のセグメント２０４ｆを含む整合インピーダンスを
見る。整合インピーダンスを形成するこの路は図４Ｂで
同様太い点線として示されている。

【００５２】図４Ａおよび４Ｂに示されている種々のア
クセスは低い導電性のセグメント（２０４ａ〜２０４
ｈ）のそれぞれがどのようにして１つの特定の差動形増
幅器（２１ａまたは２１２ｂ）に関連されるように考え
られ得るかを表している。図４Ａおよび４Ｂのブロック
図によって理解されるように、リコネクタ回路２１０ａ
および２１０ｂの切替構成のため同一の低い導電性のセ
グメント（２０４ａ〜２０４ｈ）が同一の差動形増幅器
（２１２ａまたは２１２ｂ）に結合されるようになる
（そのそれぞれのリコネクタ回路（２１０ａまたは２１
０ｂ）がスイッチ構成にある時に）。特に、図４Ａの構
成において、第１の導電性セグメント２０４ａ、２０４
ｆ、２０４ｃおよび２０４ｈは第１の差動形増幅器２１
２ａと関連されるものとして解釈されることができ、他
方第１の導電性セグメント２０４ｂ、２０４ｅ、２０４
ｄおよび２０４ｇは第２の差動形増幅器２１２ｂと関連
されるものとして解釈されることができる。

【００５３】図４の構成はリコネクタ回路（２１０ａお
よび２１０ｂ）の差動構造により異なった差動形増幅器
と低い導電性のセグメント（２０４ａ〜２０４ｈ）との
結合を行なわせる。図４Ｂのリコネクタ回路（２１０ａ
および２１０ｂ）の切替動作は第１の導電性セグメント
２０４ａ〜２０４ｄが第１の差動形増幅器２１２ａと関
連されるものとして解釈されることを可能とし、この際
に第１の導電性セグメント２０４ｅ〜２０４ｈは第２の
差動形増幅器２１２ｂと関連されるものとして解釈され
ることができる。

【００５４】近接するユニット回路（図４Ａおよび４Ｂ
の２０２’のような）の活性化を行なうことによって、
ノイズ減少とインピーダンス整合入力を依然として与え
て、第１の実施例の階層導電性セグメント構造が高密ユ
ニット回路構造において使用され得る。例えば、図２の
ユニット回路２０２は図１で示されたもののような８Ｆ
²ＤＲＡＭセルとなることができるが、低い導電性のセ
グメントに関してオープンビットライン構造に航される
ことができる。しかしながら、均密メモリセル構造で使
用される時には特に階層構造が同様有用となる可能性が
ある。このような適用の一例が「６Ｆ²」メモリセルア
レイにおいて使用されるような階層導電性セグメント構
造を示している図５Ａ〜５Ｅの第２の実施例に表されて
いる。

【００５５】図５Ａはそれぞれが６Ｆ²（ここで、Ｆは
最小ディメンションサイズである）に等しい領域を有す
る２つのメモリセルを示す上面図である。これらメモリ
セルは一般的な参照文字５００ａおよび５００ｂで表さ
れ、０．５Ｆの幅を有する絶縁領域５０４によって包囲
されている１Ｆ×５Ｆの寸法を有する活性領域５０２に
形成されているものとして示されている。メモリセル
（５００ａおよび５００ｂ）のそれぞれは活性領域上に
形成された関連ワードライン（５０６ａおよび５０６
ｂ）を含んでおり、これは金属酸化物（ＭＯＳ）パスト
ランジスタを形成することになる。メモリセル（５００
ａおよび５００ｂ）はワードライン（５０６ａおよび５
０６ｂ）間に形成された共通ビットラインコンタクト５
０８を共用する。メモリセル（５００ａおよび５００
ｂ）の対は１２Ｆ²の全体領域を有している。

【００５６】この第２の実施例のＤＲＡＭアレイの構造
は図５Ｂから５Ｅの一連の上面図によって表され、そこ
では図５Ａに示されているもののようなメモリセル対は
太い点線によって表されている。図５Ｂは４つのメモリ
セル対のアレイ（あるいは別態様として８つのメモリセ
ルをアレイ）を示す。メモリセル対は「ゼロ」ピッチア
レイに構成され、そこではメモリセルは列方向（図５Ｂ
で水平）および行方向（図５Ｂで垂直）の両方向で互い
に整列されている。図５ＢはＤＲＡＭアレイのワードラ
イン（５１０ａ〜５１０ｄ）並びにビットラインコンタ
クトを示す。選択されたビットラインコンタクトのみが
図を過度に複雑にしないように基準文字５１２によって
表されている。ワードライン（５１０ａ〜５１０ｄ）は
図２で２０６ａ〜２０６ｌとして示される制御ラインに
対応するものとして考えられることができる。更に、図
５Ｂの図はメモリセルのそれぞれに対する記憶ノードコ
ンタクトをも含んでいる。選択された記憶ノードコンタ
クトが５１４として示されている。記憶ノードコンタク
ト５１４は基板内に形成されたトランジスタを基板の上
に配置された記憶コンデンサに接続する。ビットライン
コンタクト５１２は低い導電性のセグメントを基板（従
って、メモリセル）に接続する。

【００５７】図５Ｂの特定の構成において、最小特徴サ
イズＦを与えれば、２つのワードライン（５１０ａおよ
び５１０ｂ）は距離６Ｆにわたって列方向に二重化され
る。同様に、記憶ノードコンタクト５１４は同じ態様で
列方向に二重化される。行方向では、記憶ノードコンタ
クト５１４は距離２Ｆにわたって二重化される（２Ｆの
ピッチを有している）。ビットラインコンタクト５１２
は６Ｆの列方向のピッチと２Ｆの行方向のピッチとを有
している。

【００５８】図５Ｃは同じ４つのメモリセル対の上面図
で、図５Ｂに示されているものの頂部の層の形成を示し
ている。図５Ｂに含まれるのは低ビットラインセグメン
ト（５１６ａ−５１６ｂ）と記憶ノード（そのうちの選
択されたものが５１８で示されている）とである。更
に、これら構造体のアレイの残りに関する位置をよりよ
く理解するために、ビットラインコンタクト５１２は図
５Ｂから引き継がれている。図５Ｃの記憶ノード構造は
「ビットライン下のコンデンサ」（ＣＵＢ）構造を示し
ている。従って、記憶ノード５１８はビットラインコン
タクト５１２の前に形成される。当業者は記憶ノード５
１８が記憶コンデンサの１つのプレートを形成すること
を認めることであろう。従って、記憶ノード５１８の形
成後に、コンデンサ誘電体が蒸着される。次いで、共通
プレートがコンデンサ誘電体上に形成され、それによっ
てアレイのためのコンデンサ構造体が完成する。下ビッ
トラインセグメント（５１６ａおよび５１６ｂ）が基板
上でワードライン（５１０ａ〜５１０ｄ）と垂直に延び
かつビットラインコンタクト５１２により各メモリセル
対の基板と接触を行なうように示されている。下ビット
ラインセグメント（５１６ａおよび５１６ｂ）は図２の
２０４ａ〜２０４ｈとして示されている低い導電性のセ
グメントに対応することになる。このため、下ビットラ
インセグメント（５１６ａおよび５１６ｂ）は、それら
が同時にアクセスされる整合ビットラインセグメントに
形成されるため「オープン」ビットラインセグメントと
考えられることができる。

【００５９】図５Ｃの特定の構成において、下ビットラ
インセグメント（５１６ａおよび５１６ｂ）は２Ｆの行
方向のピッチを有するものとして示されている。記憶ノ
ード５１８は図５Ｂの記憶ノードコンタクト５１４と同
じピッチ構造を有している。

【００６０】図５Ｃの第２の実施例はＣＵＢ構造を用い
ることができるが、このメモリセルアレイはビットライ
ン上のコンデンサ（ＣＯＢ）構造も同様に用いることが
できる。図５Ｄは本質的に図５Ｃと同じ図であるが、Ｃ
ＵＢ構造の代りにＣＯＢ構造を示す。図５Ｄにおいて、
メモリセル対の周辺縁は太い点線で定められ、下ビット
ラインセグメント（５１６ａおよび５１６ｂ）およびビ
ットラインコンタクト５１２は図５Ｃと同一の参照文字
によって表されている。図５ＤはそれがＣＯＢ形記憶ノ
ード（そのうちの選択されたものが５２０として示され
ている）を含んでいる点で図５Ｃとは異なっている。Ｃ
ＯＢ形記憶ノード５２０は、ビットラインコンタクト５
１２からの最小間隔は不用であるため下ビットラインセ
グメント（５１６ａおよび５１６ｂ）の後に記憶ノード
をより大きくなるようにして形成される。図５Ｃに関連
して述べたように、ＣＯＢ形記憶ノードの形成の後に、
コンデンサ誘電体および共通電極が形成されて、メモリ
セルのためのコンデンサ構造体が完成される。ＣＵＢ構
造と同様に、記憶ノード５２０は図５Ｂの記憶ノードコ
ンタクト５１４と同一のピッチ構造を有している。

【００６１】図５Ｅは第２の実施例による上ビットライ
ンセグメント（５２２ａおよび５２２ｂ）の形成を示
す。参照のため、下ビットラインセグメント（５１６ａ
および５１６ｂ）がこの図に含まれている。図５Ｅに示
されているように、第２の実施例において、上ビットラ
インセグメント（５２２ａおよび５２２ｂ）は下ビット
ラインセグメント（５１６ａおよび５１６ｂ）と一般的
に平行に形成される。上ビットラインセグメント（５２
２ａおよび５２２ｂ）は図２の２０８ａ〜２０８ｆとし
て示される高い導電性のセグメントに対応する。従っ
て、上ビットラインセグメント（５２２ａおよび５２２
ｂ）は、それらのそれぞれが同時にアクセスされる整合
上ビットラインセグメントに形成されるために「折返
し」上ビットラインセグメント対に構成されるものとし
て考えられることができる。上ビットラインセグメント
（５２２ａおよび５２２ｂ）がこれら上ビットラインセ
グメントのそれぞれの末端に配置された２つのリコネク
タ回路によって対応する下ビットラインセグメントに結
合されることを理解されたい。この態様で、極めてコン
パクトな６Ｆ²メモリセルを使用するが完全なオープン
ビットラインアーキテクチャにはなっていないメモリセ
ルアレイを与えるために階層ビットライン構造が使用さ
れることができる。むしろ、折返しビットラインセグメ
ントの使用によりノイズは減少される。更に、差動形増
幅器回路の入力に呈するインピーダンスは同数の同一に
形成された上ビットラインセグメントおよび下ビットラ
インセグメントを差動形増幅器の入力に結合することに
よって整合される。図５Ｅの特定の構成において、下ビ
ットラインセグメント（５１６ａおよび５１６ｂ）のピ
ッチに類似する上ビットラインセグメント（５２２ａお
よび５２２ｂ）のピッチは行方向で２Ｆに等しい。

【００６２】ここで、図６Ａ〜６Ｄを参照すると、第３
のＤＲＡＭの実施例が一連の上面図によって示されてい
る。この第２の実施例は図５Ａにおいて示されている密
の６Ｆ²形メモリセルセットを用いている。これらのメ
モリセルは近接するメモリセル対に構成され、それぞれ
は１つのビットラインコンタクトを共用し、１２Ｆ²の
全体の領域を有している。図６Ａ〜６Ｄの図のそれぞれ
内で、各メモリセル対の領域は太い点線によって定めら
れている。

【００６３】ここで、図６Ａにおいて、定められたメモ
リセル領域を参照すると、メモリセル対は「１／３」ピ
ッチアレイに構成されているものとして示されている。
すなわち、列方向（図６Ａ〜６Ｄの図で水平方向）で、
メモリセル対はメモリセル対の全長の１／３だけ互いに
オフセットしている。ワードライン（６００ａ〜６００
ｇ）は第２の実施例のものよりもより密の構成で基板上
に形成されている。一連の記憶ノードコンタクトもそれ
ぞれが各メモリセルに対応して形成されている。記憶ノ
ードコンタクトの選択されたものが参照文字６０２によ
って表されている。全部の記憶ノードコンタクトは図の
複雑さを回避するために表されていない。更に、ビット
ラインコンタクトは、１つのビットラインコンタクトが
各メモリセル対に対応する状態で図６Ａに同様示されて
いる。ビットラインコンタクトの選択されたものが参照
文字６０４によって表されている。記憶ノードコンタク
トの場合のように、図の複雑さを回避するために一部の
ビットラインコンタクトが表されている。記憶ノードコ
ンタクト６０２は記憶ノードコンデンサを基板に結合す
る。ビットラインコンタクト６０４は下ビットライン
（低い導電性のセグメント）を基板（従って、メモリセ
ル）に結合する。

【００６４】図６Ａの特定の構成において、最小特徴サ
イズＦを与えると、ワードライン（６００ａ〜６００
ｇ）は２Ｆのピッチを有する。記憶ノードコンタクト６
０２およびビットラインコンタクト６０４は図５Ｂの記
憶ノードコンタクト５１４およびビットラインコンタク
ト５１２と同一の一般的ピッチ構成を有している。

【００６５】図６Ｂは図６Ａの図を受け継いでいるが、
引続く層の形成を示している。図６Ｂ内に含まれている
のは下ビットラインセグメント（６０６ａ〜６０６ｅ）
と多数の記憶ノードとである。選択された記憶ノードが
参照文字６０８によって表されている。更に、ビットラ
インセグメント（６０６ａ〜６０６ｅ）と記憶ノード６
０８との位置決めをよりよく理解するためにビットライ
ンコンタクト６０４は図６Ｂにおいて図６Ａから引き継
がれている。図５Ｃと同様の態様で、図６ＢはＣＵＢメ
モリセル構造を示している。従って、記憶ノード６０８
が１つの記憶コンデンサの１つだけのプレートを形成し
ていることを理解されたい。コンデンサ誘電体および共
通プレートが記憶ノード上に形成されてＤＲＡＭセル記
憶コンデンサ構造体を完成する。

【００６６】図６Ｂはこの第３の実施例の特異性ある特
徴を表している。この図に示されるように、低ビットラ
インセグメント（６０６ａ〜６０６ｅ）は基板にわたっ
て斜め方向に走っている。この構成はビットラインコン
タクト６０４との下ビットラインセグメント（６０６ａ
〜６０６ｅ）のより信頼性ある整列を与えることができ
る。下ビットラインセグメント（６０６ａ〜６０６ｅ）
は図２で２０４ａ〜２０４ｈとして示されている低い導
電性のセグメントに対応する。下ビットラインセグメン
ト（６０６ａ〜６０６ｅ）は、それらが同時にアクセス
される整合ビットラインセグメントの次ぎに形成される
ため「オープン」ビットラインセグメントと考えられる
ことができる。

【００６７】図６Ｂの特定の構成において、２つの下ビ
ットラインセグメント（６０６ａ〜６０６ｅ）は行方向
で６Ｆの距離にわたって二重化となる。列方向では、下
ビットラインセグメント（６０６ａ〜６０６ｅ）は６Ｆ
のピッチを有している。記憶ノード６０８は記憶ノード
コンタクト６０２と同一のピッチ構成を有している。

【００６８】図６Ｃは図６Ｂと本質的に同一であるが、
ＣＵＢ構造の代りにＣＯＢ構造を用いる第３の実施例を
示す。このため、図６Ｃは図６Ｂと同じ下ビットライン
セグメント（６０６ａ〜６０６ｅ）およびビットライン
コンタクト６０４を含んでいる。図６Ｂと異なり、図６
ＣはＣＯＢ形記憶ノードを含んでいる。選択されたＣＯ
Ｂ形記憶ノードが参照文字６１０によって表される。引
続いて記憶コンデンサ構造体が記憶ノード上にコンデン
サ誘電体を形成しかつコンデンサ誘電体の共通プレート
を形成することによって完成される。ＣＯＢ形記憶ノー
ド６１０は記憶ノードコンタクト６０２と同一のピッチ
構造を有している。

【００６９】図６Ｄは第３の実施例に従って上ビットラ
インセグメント（６１２ａ〜６１２ｃ）の形成を示す。
参照のため下ビットラインセグメント（６０６ａ〜６０
６ｅ）は図６Ｂおよび６Ｃから引き継がれている。上ビ
ットラインセグメント（６１２ａ〜６１２ｃ）は列方向
に配置されており、これは下ビットラインセグメント
（６０６ａ〜６０６ｅ）の斜め構造とは対照的である。
上ビットラインセグメント（６１２ａ〜６１２ｅ）は図
２で２０８ａ〜２０８ｆとして示されている高い導電性
のセグメントに対応する。このため、上ビットラインセ
グメント（６１２ａ〜６１２ｃ）は「斜め」オープン下
ビットラインセグメント（６０６ａ〜６０６ｅ）の上に
配置された「直線」折返し上ビットラインセグメント対
に構成されているものと考えられることができる。この
第３の実施例において、上ビットラインセグメント（６
１２ａ〜６１２ｃ）は上ビットラインセグメントの各末
端に配置された２つのリコネクタ回路によって対応する
下ビットラインセグメントに結合されている。この態様
で、斜めの下ビットラインセグメントが使用される時に
は、階層ビットライン構造が信頼性あるビットライン接
触性を備えている６Ｆ ²メモリセルを用いて高密メモリ
セルアレイを与えるために使用されることができる。第
２の実施例の場合では、折返し上ビットラインセグメン
トと整合インピーダンス負荷はメモリ装置の向上させた
性能に結び付くことができる。上ビットラインセグメン
ト（６１２ａ〜６１２ｃ）は２Ｆの行方向のピッチを有
している。

【００７０】ここで、図７を参照すると、第３の実施例
の低い導電性のセグメントと高い導電性のセグメントの
構造が上面図で示されている。斜めの低い導電性のセグ
メントは参照文字７００ａ〜７００ｉによって表され、
直線の高い導電性のセグメントは参照文字７０２ａ〜７
０２ｉによって表されている。図７は高い導電性のセグ
メント（７０２ａ〜７０２ｉ）がどのようにして低い導
電性のセグメント（７００ａ〜７００ｉ）よりも小さな
ピッチを有しているかを示している。特に、Ｆの同一の
最小特徴サイズを想定すれば、高い導電性のセグメント
（７０２ａ〜７０２ｉ）は行方向（図７では垂直方向）
の２Ｆのピッチを有している。対照的に、２つの低い導
電性のセグメント（７００ａ〜７００ｉ）は６Ｆの距離
にわたって二重化され、それにより３Ｆに等しいピッチ
を有する。

【００７１】メモリへの適用において、下ビットライン
セグメントとして働く低い導電性のセグメント（７００
ａ〜７００ｉ）と上ビットラインセグメントとして働く
高い導電性のセグメント（７０２ａ〜７０２ｉ）との間
のピッチの差のため、下ビットラインセグメント（７０
０ａ〜７００ｉ）へのアクセスを与えるために必要とな
るよりもより多くの高い導電性のセグメント（７０２ａ
〜７０２ｉ）が存在するようになる。この結果、高い導
電性のセグメント（７０２ａ〜７０２ｉ）のあるものを
他の目的のために使用できる。これは上ビットライン対
（ＵＢＬ０／ＵＢＬ０＿、ＵＢＬ１／ＵＢＬ１＿、ＵＢ
Ｌ２／ＵＢＬ２＿）としてのある高い導電性のセグメン
ト対（７０２ａ／７０２ｂ、７０２ｄ／７０２ｅおよび
７０２ｇ／７０２ｈ）を示す図７に表されている。アレ
イ間を有利に走る残りの高い導電性のセグメント（７０
２ｃ、７０２ｆおよび７０２ｉ）は、単に２つの可能な
例に過ぎないが、「Ｙ選択」ライン（所定の列を選択す
るライン）または電力供給ラインとして使用されること
ができる。

【００７２】図８は第４の実施例の上面図である。この
第４の実施例は第３の実施例と類似しており、低い導電
性のセグメント（８００ａ〜８００ｉ）と高い導電性の
セグメント（８０２ａ〜８０２ｆ）とを含んでいる。し
かしながら、第３の実施例と異なり、第４の実施例は図
示される部分に「余分な」高い導電性のセグメントを何
等含んでいない。このため、図示されている特定の高い
導電性のセグメント（８０２ａ〜８０２ｆ）は上ビット
ラインセグメントとしてだけ機能する。

【００７３】ここで、図９を参照すると、第５の実施例
を表している上面図が示されている。この第５の実施例
は第３および第４の実施例と同様であり、低い導電性の
セグメント（９００ａ〜９００ｉ）と高い導電性のセグ
メント（９０２ａ〜９０２ｇ）とを含んでいる。第５の
実施例はメモリ装置への適用を示しており、そこでは高
い導電性のセグメント（９０２ａ〜９０２ｈ）は「緩
い」ピッチで形成されている。すなわち、下ビットライ
ンに対して十分な上ビットラインを与えるために必要な
ものよりもより大きな余地があるため、上ビットライン
は最小ピッチ（２Ｆ）では形成されないが、その代りよ
り大きなピッチで形成される。

【００７４】ここで、図１０を参照すると、第６の実施
例がブロック概略図で示されている。この第６の実施例
は図２で示された一般的構造がどのようにしてより大き
なメモリ装置アレイ構造を得るために二重化され得るか
を示している。第６の実施例は一般的な参照文字１００
０で表され、アレイ構造を示している。第６の実施例１
０００は差動形増幅器１００２ａ〜１００２ｘの左バン
クと差動形増幅器１００４ａ〜１００４ｘの右バンクと
を含んでいる。一連の高い導電性のセグメント１００６
は各左差動形増幅器（１００２ａ〜１００２ｘ）と対応
する右差動形増幅器（１００４ａ〜１００４ｘ）との間
に配置されている。高い導電性のセグメント１００６は
近接した折返しの高い導電性のセグメント対間に設けら
れたリコネクタ回路１００８によって互いに接続されて
いる。更にまた、各リコネクタ回路１００８は４つの低
い導電性のセグメント１０１０に結合されている。図に
示されているように、リコネクタ回路１００８の１つの
側への低い導電性のセグメント１０１０は１つの対角線
に配置され、リコネクタ回路１００８の他の側での低い
導電性のセグメント１０１０は異なった対角線に配置さ
れている。しかしながら、これは第６の実施例を限定す
るようには解釈されるべきではない。低ビットラインは
図５Ａ〜５Ｅの第２の実施例に示されている構成のよう
に上ビットラインに平行に配置されることが可能であ
る。

【００７５】第６の実施例１０００において、差動形増
幅器（１００２ａ〜１００２ｘおよび１００４ａ〜１０
０４ｘ）はアレイ列を定める。すなわち、差動形増幅器
１００２ａおよび１００４ａと間の高い導電性のセグメ
ントおよび低い導電性のセグメント（１００６および１
０１０）とは第１の列内にある。更に、差動形増幅器
（１００２ａ〜１００２ｘおよび１００４ａ〜１００４
ｘ）が近接したアレイと共用され得ることも特記する。
これは、図１０において、差動形増幅器（１００２ａ〜
１００２ｘおよび１００４ａ〜１００４ｘ）がそれらの
左および右側の両方で高い導電性のセグメント対に結合
されているということによって表されている。

【００７６】斜めの低い導電性のセグメント１０１０が
図１０のもののような構成において使用される時に、メ
モリ装置の全体のサイズを減少することができることを
特記する。メモリ装置において、差動形増幅器は低ビッ
トライン（低い導電性のセグメント１０１０）に結合さ
れている感知増幅器である。低ビットライン１０１０が
メモリにおいて斜めに配列されているため、低ビットラ
インが直線（図１０で水平に配置される）であった場合
よりも各低ビットライン１０１０がより多くのメモリ装
置をアクセスするような構成が可能である。この態様
で、斜めのビットラインのアレイは同一の数のメモリセ
ルをアクセスするためにより少ない感知増幅器で済むこ
とができる。感知増幅器の数の減少はメモリ装置の全体
のサイズを減少する。

【００７７】ここで、図１１Ａ〜１１Ｄを参照すると、
第７の実施例が一連の上面図で示されている。この第７
の実施例は階層ビットライン方式に関連して使用される
一層小さなメモリセルを示している。図１１Ａは４Ｆ²
（ここで、Ｆは最小特徴サイズである）領域を有するメ
モリセルを示す上面図である。

【００７８】図１１Ａは２つの近接した４Ｆ²メモリセ
ルを示す上面図である。これらメモリセルは一般的参照
文字１１００ａおよび１１００ｂによって表されてお
り、絶縁領域１１０４によって取り囲まれた活性領域１
１０２に形成されているものとして示されている。シリ
コントレンチ絶縁法（ＳＴＩ）のような高度の絶縁技術
を用いることによってより小さな絶縁領域幅が達成可能
である。メモリセル（１１００ａおよび１１００ｂ）の
それぞれは活性領域上に形成された関連ワードライン
（１１０６ａおよび１１０６ｂ）を含んでおり、このた
めＭＯＳパストランジスタが作られることになる。前の
ＤＲＡＭの実施例の場合のように、メモリセル（１１０
０ａ及ぶ１１００ｂ）は共通ビットラインコンタクト１
１０８を共用する。メモリセル対（１１００ａおよび１
１００ｂ）は８Ｆ²の全体領域を占める。

【００７９】図１１Ｂは第７の実施例によるメモリセル
アレイを示す。図１１Ａに示されたもののような近接し
た４Ｆ²メモりせる対は太い点線によって輪郭化されて
いる。図１１Ｂは「１／２」ピッチアレイを有するアレ
イを示している。メモリセル対は近接したメモリセル対
から列方向でメモリセル対の全長の半分だけオフセット
されている。図１１ＢはＤＲＡＭアレイのワードライン
（１１１０ａ〜１１１０ｄ）並びに各メモりせる対に関
連したビットラインコンタクトとを示している。選択さ
れたビットラインコンタクトが参照文字１１１２で表さ
れている。ワードライン（１１１０ａ〜１１１０ｄ）は
図２の制御ライン（２０６ａ〜２０６ｌ）に対応するも
のとして考えられることができる。また、図１１Ｂはメ
モリセルのそれぞれに対する記憶ノード接合部をも示し
ている。選択された記憶ノード接合部が参照文字１１１
４によって表されている。記憶ノード接合部１１１４は
記憶コンデンサが基板に接続される場所に形成される。
ビットラインコンタクト１１１２は低ビットラインをメ
モリセルに接続する。

【００８０】図１１Ｂの特定の構成はアレイ素子の極め
てコンパクトの構成を与える。ワードライン（１１１０
ａ〜１１１０ｄ）は列方向で２Ｆのピッチを有してい
る。ビットラインコンタクト１１１２は列方向で４Ｆ
の、また行方向で２Ｆのピッチを有している。２つの記
憶ノード接合部１１１４は列方向で４Ｆの距離にわたっ
て二重化し、行方向で２Ｆのピッチを有している。

【００８１】図１１Ｃは引続いて形成された層を備えた
図１１Ｂと同一の図を示す。図１１Ｃ内に含まれている
のは低ビットラインセグメント（１１１６ａ〜１１１６
ｄ）と多数の記憶ノードとである。図の過度の複雑さを
回避するために、選択された記憶ノードのみが参照文字
１１１８によって表される。図１１Ｂの構造に対する参
照を与えるために、図１１Ｃは図１１Ｃのビットライン
コンタクト１１１２を二重化している。記憶ノード１１
１８がＣＯＢ形構成を形成しており、そのため低ビット
ラインセグメント（１１１６ａ〜１１１６ｄ）上に形成
されることを特記する。コンデンサ誘電体および共通プ
レートの形成はコンデンサ構造体を完成させる。低ビッ
トラインセグメント（１１１６ａ〜１１１６ｄ）は共通
および行方向に関して斜めに配置される。

【００８２】図１１Ｃの特定の構成において、低ビット
ラインセグメント（１１１６ａ〜１１１６ｄ）は列方向
および行方向の両方向で４Ｆのピッチを有している。記
憶ノード１１１８は行および列の両方向で２Ｆのピッチ
を有している。

【００８３】図１１Ｄは低ビットラインセグメント（１
１１６ａ〜１１１６ｄ）に関して引続いて形成された高
い導電性のセグメント（１１２０ａ〜１１２０ｃ）の上
面図を与える。高い導電性のセグメント（１１２０ａ〜
１１２０ｃ）は「直線」であり、列方向に延びる。高い
導電性のセグメント（１１２０ａ〜１１２０ｃ）のうち
の選択されたものは図２の高い導電性のセグメント（２
０８ａ〜２０８ｆ）に対応するものと考えられることが
できる。また、図１１Ｄは高い導電性のセグメント（１
１２０ａ〜１１２０ｃ）と低ビットラインセグメント
（１１１６ａ〜１１１６ｄ）との間のピッチの有利な差
を示している。最小特徴サイズＦが与えられる場合、高
い導電性のセグメント（１１２０ａ〜１１２０ｃ）は２
Ｆのピッチ（行方向の）を有する。対照的に、低ビット
ラインセグメント（１１１６ａ〜１１１６ｄ）は４Ｆの
ピッチを有している。この結果、上ビットラインとして
働くために必要な高い導電性のセグメント（１１２０ａ
〜１１２０ｄ）の２倍となる。従って、付加的な高い導
電性のセグメント（１１２０ａ〜１１２０ｄ）は前に説
明したようにＹ選択回路または電力供給ラインのような
他の目的のために使用されてもよい。勿論、図９の実施
例によって理解されるように、高い導電性のセグメント
は緩いピッチを備えた上ビットラインとして使用され得
る。

【００８４】実施例のあるものがＤＲＡＭに関連して記
載されたが、他の型式の半導体装置に対しても本明細書
で述べた教示が有利に適用され得る。電気的にプログラ
ム可能な読出し専用メモリ（ＥＰＲＯＭ）、電気的に消
去可能でプログラム可能な読出し専用メモリ（ＥＰＲＯ
Ｍ）、「フラッシュ」ＥＰＲＯＭおよび強誘電体ＲＡＭ
（ＥＲＡＭあるいはＦｅＲＡＭ）のような不揮発性メモ
リ装置は種々の実施例によって教示されるようによりコ
ンパクトなアレイ構成を実現することができる。更に、
ＤＲＡＭ以外の、ほんの１つの例としてスタティクＲＡ
Ｍ（ＳＲＡＭ）のような揮発性メモリ装置も長所を受け
ることができる。最後に、メモリセル以外の、プログラ
マブルロジック（ゲート）アレイおよび装置のようなユ
ニット回路を用いる装置はこれら教示あるいは種々の実
施例を用いることができる。

【００８５】従って、本発明が多くの詳細な実施例に関
連して説明されたが、種々の変更、置換および代替が本
発明の精神および適用範囲から逸脱せずになされ得るこ
とを理解されたい。従って、本発明は特許請求の範囲に
よってのみ限定されるように意図される。

【００８６】以上の説明に関して更に以下の項を開示す
る。 （１）半導体基板に形成される半導体メモリ装置におい
て、複数の折返しビットラインセグメント対と、オープ
ンビットラインセグメント対に構成された複数のオープ
ンビットラインセグメントと、近接した折返しビットラ
インセグメント対と２つの近接したオープンビットライ
ンセグメント対との間に結合され、前記折返しビットラ
インセグメント対を互いに結合する再接続装置、各折返
しビットラインセグメント対を前記オープンビットライ
ンセグメント対の１つに結合する切替装置、を有するリ
コネクタ回路と、前記オープンビットラインセグメント
に結合される複数のメモリセルと、を具備することを特
徴とするメモリ装置。

【００８７】（２）第１項記載のメモリ装置において、
前記折返しビットラインセグメント対は列をなして列群
に構成され、各列群は第１の感知増幅回路と第２の感知
増幅回路との間に配置されていることを特徴とするメモ
リ装置。

【００８８】（３）第１項記載のメモリ装置において、
各近接した折返しビットラインセグメント対はそれぞれ
のリコネクタ回路の第１の側に配置された第１の折返し
ビットラインセグメント対とそれぞれのリコネクタ回路
の第２の側に配置された第２の折返しビットラインセグ
メント対とを含んでおり、各近接したオープンビットラ
インセグメント対はそれぞれのリコネクタ回路の前記第
１の側に配置された第１のオープンビットラインセグメ
ントとそれぞれのリコネクタ回路の前記第２の側に配置
された第２のオープンビットラインセグメントとを含ん
でいることを特徴とするメモリ装置。

【００８９】（４）第１項記載のメモリ装置において、
前記メモリセルは最小特徴サイズＦを有する物理的構造
で形成され、各メモリセルは一般的に６Ｆ²に等しい領
域を有することを特徴とするメモリ装置。

【００９０】（５）第１項記載のメモリ装置において、
前記メモリセルは行および列のアレイに構成され、前記
メモリセルは列方向および行方向で互いに整列され、前
記折返しビットラインセグメントは前記列方向に配置さ
れ、前記オープンビットラインセグメントは前記折返し
ビットラインセグメントと平行に前記列方向でメモリに
結合されることを特徴とするメモリ回路。

【００９１】（６）第４項記載のメモリ装置において、
前記メモリセルは近接した対に構成され、各近接した対
は一般的に１２Ｆ²に等しい領域を有することを特徴と
するメモリ装置。

【００９２】（７）第６項記載のメモリ装置において、
各近接した対は一般的に１Ｆ×５Ｆに等しい寸法を有す
る半導体モート領域と一般的に０．５Ｆに等しい周囲絶
縁領域とを含むことを特徴とするメモリ装置。

【００９３】（８）第６項記載のメモリ装置において、
前記メモリセルの近接した対は行および列のアレイに構
成され、前記メモリセルは列方向および行方向で互いに
整列され、前記折返しビットラインセグメントは前記列
方向に配置され、前記オープンビットラインセグメント
は前記折返しビットラインセグメントと平行に前記列方
向でメモリに結合されることを特徴とするメモリ回路。

【００９４】（９）第８項記載のメモリ装置において、
前記オープンビットラインセグメントは１つのビットラ
インコンタクトによって各近接したメモリセル対に結合
され、メモリセルアレイの前記ビットラインコンタクト
は一般的に６Ｆに等しい行方向のピッチと一般的に２Ｆ
に等しい行方向のピッチとを有することを特徴とするメ
モリ装置。

【００９５】（１０）第８項記載のメモリ装置におい
て、前記メモリセルはダイナミックランダムアクセスメ
モリセルであり、それぞれは記憶ノードコンタクトによ
って前記半導体基板に結合された記憶コンデンサを含
み、メモリセルアレイの記憶ノードコンタクトはあらゆ
る２つの記憶ノードコンタクトに対して一般的に６Ｆに
等しい列方向のピッチと一般的に２Ｆに等しい行方向の
ピッチとを有することを特徴とするメモリ装置。

【００９６】（１１）半導体装置アーキテクチャ（２０
０）が開示されている。行および列に配列された同様の
ユニット回路（２０２）が低い導電性のセグメント（２
０４ａ〜２０４ｈ）に結合されている。低い導電性のセ
グメント（２０４ａ〜２０４ｈ）は近接したユニット回
路（２０２）が同時にアクセスされるようにする「オー
プン」構造に構成される。低い導電性のセグメント（２
０４ａ〜２０４ｈ）はリコネクタ回路（２１０ａおよび
２１０ｂ）によって高い導電性のセグメント（２０８ａ
〜２０８ｆ）に結合される。高い導電性のセグメント
（２０８ａ〜２０８ｆ）は差動形増幅器（２１２ａおよ
び２１２ｂ）間で折返し対（２０８ａ／２０８ｄ、２０
８ｂ／２０８ｅおよび２０８ｃ／２０８ｆ）に構成され
る。リコネクタ回路（２１０ａおよび２１０ｂ）はそれ
ぞれ再接続構成およびスイッチ構成を有している。再接
続構成において、リコネクタ回路（２１０ａおよび２１
０ｂ）は近接した折返しの高い導電性のセグメント対を
互いに結合する。スイッチ構成において、リコネクタ回
路（２１０ａおよび２１０ｂ）は整合する低い導電性の
セグメント（２０４ａ〜２０４ｈ）を近接した高い導電
性のセグメント対の各高い導電性のセグメントに結合す
る。

【図面の簡単な説明】

【図１】従来技術のＤＲＡＭメモリセルアレイを示す上
面図である。

【図２】第１の実施例を示すブロック概略図である。

【図３】図２の第１の実施例に使用され得るリコネクタ
回路を示すブロック概略図である。

【図４】第１の実施例の動作を示すブロック概略図であ
る。

【図５】第２の実施例を示す上面図。

【図６】第３の実施例を示す上面図である。

【図７】第３の実施例の上および下ビットラインセグメ
ントを示す上面図である。

【図８】第４の実施例を示す上面図である。

【図９】第５の実施例を示す上面図である。

【図１０】第６の実施例のブロック概略図である。

【図１１】第７の実施例を示す上面図である。

【符号の説明】

２０２ ユニット回路 ２０４ａ〜２０４ｈ 低い導電性のセグメント ２０８ａ〜２０８ｆ 高い導電性のセグメント ２１０ａ、２１０ｂ リコネクタ回路 ２１２ａ、２１２ｂ 差動形増幅器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成される半導体メモリ装
   置において、 複数の折返しビットラインセグメント対と、 オープンビットラインセグメント対に構成された複数の
   オープンビットラインセグメントと、 近接した折返しビットラインセグメント対と２つの近接
   したオープンビットラインセグメント対との間に結合さ
   れ、 前記折返しビットラインセグメント対を互いに結合する
   再接続装置、 各折返しビットラインセグメント対を前記オープンビッ
   トラインセグメント対の１つに結合する切替装置、を有
   するリコネクタ回路と、 前記オープンビットラインセグメントに結合される複数
   のメモリセルと、 を具備することを特徴とするメモリ装置。