CN115188736A - 半导体存储器件及其制作方法 - Google Patents

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Abstract

本发明公开了半导体存储器件及其制作方法，其包括衬底、位线、以及电阻结构。衬底包括有源区以及多个绝缘区。电阻结构设置在绝缘区上，电阻结构由下而上还依序包括第一半导体层、以及第一盖层。位线设置在衬底上并横跨有源区以及绝缘区，位线由下而上还依序包括第二半导体层、第一阻障层、第一导电层、以及第二盖层。其中，第一半导体层与的第二半导体层具有相互齐平的顶面以及相同的半导体材质。由此，可在简化制作工艺的前提下形成兼具结构可靠度以及稳定表面电阻值的电阻器。

Description

半导体存储器件及其制作方法
技术领域
本发明是关于一种半导体器件及其制作方法，特别是一种半导体存储器件及其制作方法。
背景技术
以目前的半导体技术水准，业界已能将控制电路、存取器、低压操作电路以及高压操作电路等组件同时整合制作在单一芯片上，借此降低成本，同时提高操作效能。另外，随着半导体器件的尺寸越来越小，晶体管、存取器、及电阻器等组件的制作步骤也有许多的改进，以制造出体积小而高品质的各种半导体组件。然而，随着器件尺寸的不断减小，于同一器件上同时设置多种半导体组件变得更加困难，并且其制程也面临许多限制与挑战。因此，现有技术还待进一步改良以有效提高制作工艺的效率，并且进一步提升器件的效能及可靠度。
发明内容
本发明之一目的在于提供一种半导体存储器件及其制作方法，其是于同一器件上同时设置存储器及电阻器，进而可在简化制作工艺的前提下形成兼具结构可靠度以及稳定表面电阻值的电阻器。
为达上述目的，本发明之一实施例提供一种半导体存储器件，其包括衬底、位线、以及电阻结构。衬底包括有源区以及多个绝缘区。电阻结构设置在所述绝缘区上，还包括第一半导体层、第一盖层设置在所述第一半导体层上、以及第一间隙壁。所述第一间隙壁直接物理接触所述第一半导体层与所述第一盖层的侧壁。位线设置在所述衬底上并横跨所述有源区以及所述绝缘区。所述位线还包括第二半导体层、第一阻障层设置在所述第二半导体层上、第一导电层设置在所述第一阻障层上、第二盖层设置在所述第一导电层上、以及第二间隙壁，其中，所述第二间隙壁直接物理接触所述第二半导体层、所述第一阻障层、所述导电层、所述第二盖层与所述第二间隙壁的侧壁。
为达上述目的，本发明之一实施例提供一种半导体存储器件，其包括衬底、位线、以及电阻结构。衬底包括有源区以及多个绝缘区。电阻结构设置在所述绝缘区上，所述电阻结构由下而上还依序包括第一半导体层、以及第一盖层。位线设置在所述衬底上并横跨所述有源区以及所述绝缘区，所述位线由下而上还依序包括第二半导体层、第一阻障层、第一导电层、以及第二盖层。其中，所述第一半导体层与所述第二半导体层具有相互齐平的顶面以及相同的半导体材质。
为达上述目的，本发明之一实施例提供一种半导体存储器件的制作方法，其包括以下步骤。首先，提供衬底，所述衬底包括有源区以及多个绝缘区。接着，于所述绝缘区上形成电阻结构，所述电阻结构还包括第一半导体层、第一盖层设置在所述第一半导体层上、以及第一间隙壁。其中，所述第一间隙壁直接物理接触所述第一半导体层与所述第一盖层的侧壁。然后，于所述衬底上形成位线并横跨所述有源区以及所述绝缘区，所述位线还包括第二半导体层、第一阻障层设置在所述第二半导体层上、第一导电层设置在所述第一阻障层上、第二盖层设置在所述第一导电层上、以及第二间隙壁，其中，所述第二间隙壁直接物理接触所述第二半导体层、所述第一阻障层、所述第一导电层、所述第二盖层与所述第二间隙壁的侧壁。
附图说明
所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1为本发明一实施例中半导体存储器件的剖面示意图。
图2至图9为本发明一实施例中半导体存储器件的形成方法的步骤示意图，其中：
图2为一半导体存储器件于形成触点开口后的剖面示意图；
图3为一半导体存储器件于形成半导体材料层后的剖面示意图；
图4为一半导体存储器件于形成掩模层后的剖面示意图；
图5为一半导体存储器件于形成位线触点后的剖面示意图；
图6为一半导体存储器件于形成覆盖材料层后的剖面示意图；
图7为一半导体存储器件于形成掩模层后的剖面示意图；
图8为一半导体存储器件于进行图案化制作工艺后的剖面示意图；以及
图9为一半导体存储器件于形成间隙壁后的剖面示意图。
其中，附图标记说明如下：
10 半导体存储器件
10A 第一区
10B 第二区
10C 第三区
11 电阻结构
12 位线结构
13 闸极线结构
100 衬底
101、102、103 绝缘区
110 电介质层
111 第一氧化硅层
113 氮化硅层
115 第二氧化硅层
120 半导体材料层
120a 触点开口
121 第一半导体层
122 第二半导体层
123 第三半导体层
130 第一覆盖材料层
131 第一盖层
140 导体材料层
141 掩模图案
142 位线触点
150 阻障材料层
152 第一阻障层
153 第二阻障层
160 导电材料层
162 第一导电层
163 第二导电层
170 第二覆盖材料层
172 第二盖层
173 第三盖层
181 第一间隙壁
182 第二间隙壁
183 第三间隙壁
201 第一掩模层
202、203 第二掩模层
210 层间电介质层
220 金属间电介质层
231、232、233 插塞
233a、233b 插塞
T1 厚度
具体实施方式
为使熟习本发明所属技术领域的一般技艺者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式示，详细说明本发明的构成内容及所欲达成的功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参照图1，所绘示者为本发明一实施例中半导体存储器件10的剖面示意图。半导体存储器件10包括衬底100，例如是硅衬底(silicon substrate)、磊晶硅衬底(epitaxialsilicon substrate)或硅覆绝缘(silicon on insulation,SOI)衬底等，衬底100内包括多个绝缘区101、102、103，例如是浅沟渠隔离(shallow trench isolation,STI)，而进一步在衬底100内定义出多个有源区(未绘示)。其中，衬底100上例如包括至少三个区域，第一区10A、第二区10B以及第三区10C，以分别设置不同的半导体组件，而各绝缘区101、102、103则分别设置在第一区10A、第二区10B以及第三区10C内。在本实施例中，第一区10A例如是电阻区域，其内设有电阻结构11，第二区10B例如是存储区域，其内至少设有位线(bit line,BL)结构12，而第三区10C例如是晶体管区域，其内设有闸极线结构13，但不以此为限。对于本领域的技术人员来说，第一区10A、第二区10B以及第三区10C之间，可选择直接相邻设置，或是进一步设置其他区域，例如在第二区10B以及第三区10C之间可再额外设置周边区域(periphery region,未绘示)，但不以此为限。
如图1所示，电阻结构11是设置于绝缘区101上，并且，电阻结构11与绝缘区101之间还设有电介质层110。电阻结构11细部包括由下而上依序设置的第一半导体层121以及第一盖层131，并且进一步包括第一间隙壁181，需注意的是，第一间隙壁181是直接设置于电介质层110的顶面上，并同时物理性地接触电阻结构11的第一半导体层121与第一盖层131的侧壁，如图1所示。其中，电介质层110是同时地覆盖于所述有源区以及绝缘区101、102上，并优选地具有一复合结构，例如是包含由下而上依序设置的第一氧化硅层111-氮化硅层113-第二氧化硅层115(oxide-nitride-oxide,ONO)结构，但不以此为限，如此，第一间隙壁181的底面可直接接触第二氧化硅层115的顶面。
另一方面，位线结构12是设置于衬底100上，并沿着一方向(未绘示)延伸以同时横跨所述有源区以及绝缘区102，并且位线结构12与衬底100之间同样还设有电介质层110。虽然本实施例的附图中并未具体绘出所述有源区、各绝缘区102以及位线结构12的整体延伸方向，但本领域者应可轻易理解若由一俯视图来看，位线结构12的所述延伸方向应不同于所述有源区的延伸方向，而可呈现相互交错的设置态样。细部来说，位线结构12还包括由下而上依序堆叠的第二半导体层122、第一阻障层152、第一导电层162以及第二盖层172，并进一步包括第二间隙壁182，需注意的是，第二间隙壁182同样是直接设置于电介质层110的顶面上，并同时物理性地接触位线结构12的第二半导体层122、第一阻障层152、第一导电层162以及第二盖层172的侧壁，如此，第二间隙壁182的顶面可明显高于第一间隙壁181的顶面，如图1所示。其中，位线结构12的下方还设有位线触点(bit line contact,BLC)142，位线触点142是贯穿位线结构12的第二半导体层122以及下方的电介质层110，而可进一步伸入衬底100的所述有源区内，以直接接触所述有源区。在本实施例中，位线触点142与位线结构12的第二半导体层122例如是通过不同的制作工艺各别地形成，而可包括不同的半导体材质，举例来说，位线触点142例如包括硅磷(silicon phosphorus,SiP)，而第二半导体层122例如包括多晶硅(polysilicon)，但不以此为限。
另需注意的是，在本实施例中，可通过相同的制作工艺同时形成电阻结构11的第一半导体层121以及位线结构12的第二半导体层122，如此，第一半导体层121以及第二半导体层122可具有相同的半导体材质(例如皆包括多晶硅)、设置位置(例如皆位在电介质层110的第二氧化硅层115上)以及相同的厚度T1，但不以此为限。换言之，第一半导体层121以及第二半导体层122可具有相互齐平的顶面，如图1所示。此外，电阻结构11的第一盖层131例如包括氧化硅或氮氧化硅等材质；而位线结构12的第一阻障层152例如包含钛(titanium,Ti)及/或氮化钛(titanium nitride,TiN)、钽(tantalum,Ta)及/或氮化钽(tantalum nitride,TaN)等材质，第一导电层162例如包含铝(aluminum,Al)、钛、铜(copper,Cu)或钨(tungsten,W)等低阻质的金属，而第二盖层172例如包含氮化硅或碳氧化硅等材质，优选地包括不同于第一盖层131的材质，但不以此为限。
需额外说明的是，除了位线结构12之外，还可于第二区10B的衬底100内进一步设置多个闸极(未绘示)，并设置至少一晶体管组件(未绘示)以及至少一电容组件(未绘示)以共同组成具备凹入式闸极(buried gate)的动态随机处理内存器(dynamic random accessmemory,DRAM，未绘示)，所述晶体管组件(未绘示)以及所述电容组件可作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线160结构12及字线(word line,WL)的电压讯号。
另一方面，闸极线结构13设置于衬底100上，并且，通过衬底100内的绝缘区103而与其他组件相互隔绝。其中，闸极线结构13与衬底100之间仅设有第一氧化硅层111，而可直接位在第一氧化硅层111的顶面上，如图1所示。细部来说，闸极线结构13还包括由下而上依序堆叠的第三半导体层123、第二阻障层153、第二导电层163以及第三盖层173，并进一步包括第三间隙壁182，需注意的是，第三间隙壁182是直接设置于第一氧化硅层111上，并同时物理性地接触闸极线结构13的第三半导体层123、第二阻障层153、第二导电层163以及第三盖层173的侧壁，如此，第三间隙壁183的顶面可略低于第二间隙壁182的顶面。在本实施例中，例如是通过相同的制作工艺同时形成闸极线结构13以及位线结构12，如此，闸极线结构13的第三半导体层123、第二阻障层153、第二导电层163、第三盖层173以及第三间隙壁183等可分别具有相同于位线结构12的第二半导体层122、第一阻障层152、第一导电层162、第二盖层172以及第二间隙壁182的材质与厚度，但不以此为限。此外，闸极线结构13的第三半导体层123、电阻结构11的第一半导体层121、及位线结构12的第二半导体层122应可一并形成，而皆具有相同的材质(例如皆包括多晶硅)与厚度T1；然而，因闸极线结构13的第三半导体层123是直接位在第一氧化硅层111上，其在垂直于衬底100的方向上的水平设置位置相对较低，而第一半导体层121及第二半导体层122在垂直于衬底100的所述方向上的水平设置位置则相对地高于第三半导体层123，如图1所示。
再如图1所示，半导体存储器件10还包括多个插塞231、232、233，以分别电连接至位于第一区10A内的电阻结构11、位于第二区10B内的位线结构12、以及位于第三区10C内的闸极线结构13，其中，各插塞231、232、233是分别设置于依序堆叠于衬底100上方的层间电介质层(interlayer dielectric layer)210以及金属间电介质层(intermetaldielectric layer)220内。其中，层间电介质层210完全覆盖第一区10A内的电阻结构11以及第三区10C内的闸极线结构13，而层间电介质层210的顶面则可齐平于位线结构12的第二盖层172的顶面。需注意的是，在本实施例中，电连接至电阻结构11的各插塞231是穿过第一盖层131而直接物理接触电阻结构11的，并且，因第一半导体层121包括多晶硅等半导体材质，各插塞231与第一半导体层121之间还可进一步设置金属硅化物层231a，以提升第一半导体层121与插塞231之间的电性连接。电连接至第二区10B内的插塞232则穿过第二盖层172而直接物理接触第一导电层162，而电连接至第三区10C内的插塞233则进一步包括穿过第三盖层173而直接物理接触闸极线结构13的第二导电层163的插塞233a，以及穿过第二氧化硅层111而直接物理接触闸极线结构13两侧衬底100内的两掺杂区(未绘示)的插塞233b。
由此，本发明一实施例中的半导体存储器件10可于不同区域(包括第一区10A、第二区10B以及第三区10C)内分别设置电阻结构11、位线结构12、以及闸极线结构13，其中，电阻结构11是由部分相同于位线结构12的第一半导体层121构成，不仅具有良好的结构可靠度，并且还能达到相对较高、且稳定的表面电阻值。如此，本发明的半导体存储器件10可整体具有较为优化的装置效能。
对于本领域的技术人员来说，为能满足实际产品需求的前提下，本发明的半导体存储器件10也可能有其它态样，而不限于前述。并且，为了使本领域的技术人员可据以实现本发明的半导体存储器件10，以下将进一步具体描述本发明的半导体存储器件10的制作方法。
请参照图2至图9所示，所绘示者为本发明一实施例中半导体存储器件10的制作方法的步骤示意图。首先，如图2所示，提供衬底100，其上例如包括第一区10A、第二区10B以及第三区10C等至少三个区域，衬底100内形成有多个有源区(未绘示)以及多个绝缘区101、102、103，分别位在第一区10A、第二区10B以及第三区10C内。接着，于衬底100上依序进行多次的沉积制作工艺，形成由下而上依序堆叠的电介质层110、半导体材料层120以及第一覆盖材料层130，其中，电介质层110优选地具有一复合结构，例如是包含由下而上依序设置的第一氧化硅层111-氮化硅层113-第二氧化硅层115结构，半导体材料层120例如包括多晶硅等半导体材质，第一覆盖材料层130则包括氧化硅、氮氧化硅等绝缘材质，但不以此为限。
需注意的是，电介质层110一开始应是全面地覆盖于第一区10A、第二区10B以及第三区10C内的所述有源区以及各绝缘区101、102、103上，然后，在进行半导体材料层120的沉积制作工艺之前，移除位在第三区10C内的第二氧化硅层115以及氮化硅层113，使得第三区10C内的所述有源区以及绝缘区103仅被第一氧化硅层111覆盖，如图1所示。如此，后续形成于第三区10C内的半导体材料层120以及第一覆盖材料层130相较于形成在其他区域内的半导体材料层120以及第一覆盖材料层130则可相应地具有相对较低的设置位置。或者，在另一实施例中，也可选择完全移除位在第三区10C内的电介质层110，暴露出衬底100的表面，然后，再通过一热氧化制作工艺，于衬底100的所述表面形成氧化硅层(未绘示)。此外，再如图1所示，于第一覆盖材料层130的制作工艺后，通过掩模层(未绘示)进行一蚀刻制作工艺，以在第二区10B内定义出触点开口120a，其中，触点开口120a依序贯穿第一覆盖材料层130、半导体材料层120以及电介质层110，暴露出部分的衬底100。
如图3所示，接着进行另一沉积制作工艺，于衬底100上形成导体材料层140，填满第二区10B内的触点开口120a，并整体性地覆盖于第一区10A、第二区10B以及第三区10C内。在一实施例中，导体材料层140例如包括多晶硅、硅磷等半导体材质，优选地包括硅磷，但不以此为限。
如图4所示，于第一区10A内形成第一掩模层201，覆盖于导体材料层140上，然后，通过第一掩模层201进行图案化制作工艺，将第一掩模层201的图案转移至下方的导体材料层140内，形成如图5所示的掩模图案141。同时，于进行所述图案化制作工艺后，完全移除覆盖于第一覆盖材料层130上方的导体材料层140，并且，部分移除填充于触点开口120a内的导体材料层140，以在触点开口120a内形成触点，是为位线触点142，如图5所示。并且，移除第一掩模层201。
如图6所示，通过掩模图案141进行另一图案化制作工艺，将掩模图案141的图案转移至下方的第一覆盖材料层130内，以在第一区10A内形成第一盖层131，同时完全移除第二区10B以及第三区10C内的第一覆盖材料层130。然后，再次于衬底100上依序进行多次的沉积制作工艺，以在第一盖层131上形成由下而上依序堆叠的阻障材料层150、导电材料层160以及第二覆盖材料层170。其中，阻障材料层150、导电材料层160以及第二覆盖材料层170是共型地覆盖于第一区10A、第二区10B以及第三区10C上，阻障材料层150例如包含钛及/或氮化钛、钽及/或氮化钽等材质，导电材料层160例如包含铝、钛、铜或钨等低阻质的金属，而第二覆盖材料层170例如包含氮化硅或碳氧化硅等材质，但不以此为限。
如图7所示，于第二区10B以及第三区10C内分别形成第二掩模层202、203，覆盖于第二覆盖材料层170上，然后，通过第二掩模层202、203进行再一图案化制作工艺，将第二掩模层202、203的图案转移至下方的各堆叠层(包括依序堆叠的第二覆盖材料层170、导电材料层160、阻障材料层150以及半导体材料层120)内，以在各区域(包括第一区10A、第二区10B以及第三区10C)内形成如图8所示的堆叠层结构。需特别说明的是，第二掩模层202、203仅形成在第二区10B以及第三区10C内，因此，覆盖于第一区10A内的第二覆盖材料层170、导电材料层160以及阻障材料层150可被完全移除，暴露出第一盖层131，然后，再通过第一盖层131作为蚀刻遮罩，进一步图案化覆盖于第一区10A内的半导体材料层120，形成第一半导体层121。另一方面，第二区10B内的所述堆叠层结构包括由下而上依序堆叠的第二半导体层122、第一阻障层152、第一导电层162、以及第二盖层172，而第三区10C内的所述堆叠层结构则包括序由下而上堆叠的第三半导体层123、第二阻障层153、第二导电层163、以及第三盖层173，如图8所示。并且，移除第二掩模层202、203。
而后，如图9所示，依序进行沉积以及回蚀刻制作工艺，以在第一区10A内依序堆叠的第一半导体层121以及第一盖层131的侧壁形成第一间隙壁181，在第二区10B内依序堆叠的第二半导体层122、第一阻障层152、第一导电层162、以及第二盖层172的侧壁形成第二间隙壁182，同时，在第三区10C内依序堆叠的第三半导体层123、第二阻障层153、第二导电层163、以及第三盖层173的侧壁形成第三间隙壁183。如此，第一间隙壁181、第二间隙壁182、以及第三间隙壁183皆可包括相同的材质，如氮化硅、碳氮化硅等，优选地可包括相同于第二盖层172与第三盖层173的材质，但不以此为限。后续，则可继续于衬底100上依序形成层间电介质层210、金属间电介质层220以及多个插塞231、232、233，其中，层间电介质层210完全覆盖第一区10A内的电阻结构11以及第三区10C内的闸极线结构13，而层间电介质层210的顶面则可齐平于位线结构12的第二盖层172的顶面，进而形成如图1所示的半导体存储器件10。
由此，即完成本发明一实施例中半导体存储器件10的制作方法。通过前述步骤，即可同时于第一区10A、以及第二区10B内分别形成电阻结构11、以及位线结构12。换言之，本实施例的制作方法是将电阻结构11的制作整合于位线结构12的一般制作流程中，利用位线结构12的第二半导体层122的制作工艺一并形成电阻结构11的第一半导体层121。如此，即可在半导体存储器件10的存储区域(即第二区10B)内形成存储器时，一并于另一区域(即第一区10A)内形成电阻器，以有效提高阻结构11的制作效率。此外，本实施例的制作方法还可一并于第三区10C内形成闸极线结构13，也就是将闸极线结构13的制作同样整合于位线结构12的一般制作流程，不仅可有效提高整体制作工艺的效率，还可进一步提升半导体存储器件10的效能及可靠度。
对于本领域的技术人员来说，为能满足实际产品需求的前提下，本发明的半导体存储器件及其制作方法也可能有其它态样，而不限于前述。举例来说，在另一实施例中，半导体存储器件10中的闸极线结构13的制作也可能不整合于位线结构12的一般制作流程，例如，于位线结构12形成后，再于第三区10C内单独形成闸极线结构13，但不以此为限。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (24)

1.一种半导体存储器件，其特征在于包括：
衬底，包括有源区以及多个绝缘区；
电阻结构，设置在所述绝缘区上，所述电阻结构还包括：
第一半导体层；
第一盖层，设置在所述第一半导体层上；以及
第一间隙壁，直接物理接触所述第一半导体层与所述第一盖层的侧壁；以及
位线结构，设置在所述衬底上并横跨所述有源区以及所述绝缘区，所述位线结构还包括：
第二半导体层；
第一阻障层，设置在所述第二半导体层上；
第一导电层，设置在所述第一阻障层上；
第二盖层，设置在所述第一导电层上；以及
第二间隙壁，直接物理接触所述第二半导体层、所述第一阻障层、所述第一导电层、所述第二盖层与所述第二间隙壁的侧壁。
2.依据权利要求1所述的半导体存储器件，其特征在于，还包括：
电介质层，设置在所述衬底上，同时覆盖所述有源区以及所述绝缘区，其中，所述电介质层包括复合结构，所述复合结构包括由下而上依序堆叠的第一氧化硅层、氮化硅层以及第二氧化硅层。
3.依据权利要求2所述的半导体存储器件，其特征在于，所述电阻结构的所述第一间隙壁以及所述位线结构的所述第二间隙壁分别设置在所述电介质层上。
4.依据权利要求3所述的半导体存储器件，其特征在于，所述电阻结构的所述第一间隙壁、所述位线结构的所述第二间隙壁直接接触所述电介质层的所述第二氧化硅层。
5.依据权利要求1所述的半导体存储器件，其特征在于，还包括：
层间电介质层，设置在所述衬底上，所述层间电介质层的顶面齐平于所述第二盖层的顶面。
6.依据权利要求1所述的半导体存储器件，其特征在于，所述层间电介质层完全覆盖所述电阻结构。
7.依据权利要求1所述的半导体存储器件，其特征在于，还包括：
多个插塞，设置于所述衬底上，所述插塞之一直接物理接触所述电阻结构的所述第一半导体层，所述插塞之另一直接物理接触所述位线结构的所述导电层。
8.依据权利要求7所述的半导体存储器件，其特征在于，还包括：
金属硅化物层，仅设置于所述触点之所述一与所述第一半导体层之间。
9.依据权利要求5所述的半导体存储器件，其特征在于，还包括：
闸极线结构，设置在所述有源区上，所述闸极线结构还包括：
所述第二阻障层；
所述第二导电层，设置在所述第二阻障层上；
所述第二盖层，设置在所述第二导电层上；以及
所述第三间隙壁。
10.依据权利要求9所述的半导体存储器件，其特征在于，所述层间电介质层完全覆盖所述闸极线结构。
11.依据权利要求9所述的半导体存储器件，其特征在于，所述第三间隙壁的顶面低于所述第二间隙壁的顶面。
12.依据权利要求1所述的半导体存储器件，其特征在于，所述第一间隙壁的顶面低于所述第二间隙壁的顶面。
13.依据权利要求1所述的半导体存储器件，其特征在于，所述第一盖层与所述第二盖层包括不同的材质。
14.一种半导体存储器件，其特征在于包括：
衬底，包括有源区以及多个绝缘区；
电阻结构，设置在所述绝缘区上，所述电阻结构由下而上还依序包括：
第一半导体层；以及
第一盖层；以及
位线结构，设置在所述衬底上并横跨所述有源区以及所述绝缘区，所述位线结构由下而上还依序包括：
第二半导体层，其中所述第一半导体层与所述第二半导体层具有相互齐平的顶面以及相同的半导体材质；
第一阻障层；
第一导电层；以及
第二盖层。
15.一种半导体存储器件的制作方法，其特征在于包括：
提供衬底，所述衬底包括有源区以及多个绝缘区；
于所述绝缘区上形成电阻结构，所述电阻结构还包括：
第一半导体层；
第一盖层，形成在所述第一半导体层上；以及
第一间隙壁，形成在所述第一半导体层与所述第一盖层的侧壁上；以及
于所述衬底上形成位线结构并横跨所述有源区以及所述绝缘区，所述位线结构还包括：
第二半导体层；
第一阻障层，形成在所述第二半导体层上；
第一导电层，形成在所述第一阻障层上；
第二盖层，形成在所述第一导电层上；以及
第二间隙壁，形成在所述第二半导体层、所述第一阻障层、所述第一导电层与所述第二盖层的侧壁上。
16.依据权利要求15所述的半导体存储器件的制作方法，其特征在于，还包括：
于所述衬底上依序形成半导体材料层、第一覆盖材料层、以及导体材料层，同时覆盖所述有源区以及所述绝缘区；
于所述衬底上形成第一掩模层；
通过所述第一掩模层进行图案化制作工艺，图案化所述导体材料层，形成掩模图案；以及
移除所述第一掩模层。
17.依据权利要求16所述的半导体存储器件的制作方法，其特征在于，还包括：
于衬底上依序形成阻障材料层、导电材料层以及第二覆盖材料层；
于所述衬底上形成第二掩模层；以及
通过所述第二掩模层进行另一图案化制作工艺，图案化所述第二覆盖材料层、所述导电材料层以及所述阻障材料层，形成所述第二盖层、所述第一导电层与所述第一阻障层；以及
移除所述第二掩模层。
18.依据权利要求16所述的半导体存储器件的制作方法，其特征在于，还包括：
于所述导体材料层形成前，于所述第一覆盖材料层以及所述半导体材料层内形成触点开口，部分暴露出所述衬底；
形成所述导体材料层，填满所述触点开口；以及
于形成所述掩模图案时，一并移除位在所述触点开口外的所述导体材料层，形成位线触点。
19.依据权利要求17所述的半导体存储器件的制作方法，其特征在于，还包括：
进行再一图案化制作工艺，通过所述掩模图案图案化第一覆盖材料层以及半导体材料层，形成所述第一盖层以及所述第一半导体层，其中，所述再一图案化制作工艺是与另一图案化制作工艺是同时进行。
20.依据权利要求19所述的半导体存储器件的制作方法，其特征在于，还包括：
于所述再一图案化制作工艺后，进行沉积以及回蚀刻制作工艺，于衬底上同时形成所述第一间隙壁以及所述第二间隙壁。
21.依据权利要求15所述的半导体存储器件的制作方法，其特征在于，还包括：
于所述衬底上形成层间电介质层，所述层间电介质层的顶面齐平于所述第二盖层的顶面。
22.依据权利要求15所述的半导体存储器件的制作方法，其特征在于，还包括：
于所所述有源区上形成闸极线结构，所述闸极线结构还包括：
所述第二阻障层；
所述第二导电层，设置在所述第二阻障层上；
所述第二盖层，设置在所述第二导电层上；以及
所述第三间隙壁。
23.依据权利要求22所述的半导体存储器件的制作方法，其特征在于，所述闸极线结构是与所述位线结构一并形成。
24.依据权利要求22所述的半导体存储器件的制作方法，其特征在于，所述闸极线结构是于所述位线结构形成后再形成。
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