JPH0799761B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0799761B2 JPH0799761B2 JP61092052A JP9205286A JPH0799761B2 JP H0799761 B2 JPH0799761 B2 JP H0799761B2 JP 61092052 A JP61092052 A JP 61092052A JP 9205286 A JP9205286 A JP 9205286A JP H0799761 B2 JPH0799761 B2 JP H0799761B2
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- forming
- load element
- impurity
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタチッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
SRAMのメモリセルは、高抵抗負荷素子及び駆動用MISFET
からなるフリップフロップ回路と、その一対の入出力端
子に接続される転送用MISFETとで構成されている。前記
高抵抗負荷素子は、電源電圧用配線と一体に形成された
多結晶シリコン膜で構成され、駆動用MISFETの上層に構
成されている。このように構成される高抵抗負荷素子
は、メモリセル面積を縮小し、SRAMの高集積化を図るこ
とができる。
からなるフリップフロップ回路と、その一対の入出力端
子に接続される転送用MISFETとで構成されている。前記
高抵抗負荷素子は、電源電圧用配線と一体に形成された
多結晶シリコン膜で構成され、駆動用MISFETの上層に構
成されている。このように構成される高抵抗負荷素子
は、メモリセル面積を縮小し、SRAMの高集積化を図るこ
とができる。
高抵抗負荷素子として使用される多結晶シリコン膜は、
高抵抗値を有するように、抵抗値を低減するｎ型の不純
物（As又はＰ）を導入しないで構成されている。電源電
圧用配線として使用する多結晶シリコン膜は、前記不純
物を導入して構成されている。
高抵抗値を有するように、抵抗値を低減するｎ型の不純
物（As又はＰ）を導入しないで構成されている。電源電
圧用配線として使用する多結晶シリコン膜は、前記不純
物を導入して構成されている。
なお、SRAMについては、例えば、特開昭57−130461号に
記載されている。
記載されている。
本発明者は、前述のSRAMの電気的特性について実験なら
びにその検討を行った結果、次のような問題点が生じる
ことを見出した。
びにその検討を行った結果、次のような問題点が生じる
ことを見出した。
メモリセルは、多層配線構造を採用して面積を縮小して
おり、高抵抗負荷素子の上層に絶縁膜を介してデータ線
が延在するように構成されている。このような構造のメ
モリセルでは、高抵抗負荷素子をチャネル形成領域とす
る寄生MISFETが構成される。つまり、寄生MISFETは、デ
ータ線をゲート電極、高抵抗負荷素子の両端部に夫夫接
続される電源電圧用配線をドレイン領域、駆動用MISFET
のドレイン領域をソース領域として構成されている。こ
のため、高抵抗負荷素子は、データ線からの電界効果の
影響を受けてチャネルが形成され、電源電圧用配線から
流れる電流量が大きく変動（増加）するので、消費電力
が増大してしまう。
おり、高抵抗負荷素子の上層に絶縁膜を介してデータ線
が延在するように構成されている。このような構造のメ
モリセルでは、高抵抗負荷素子をチャネル形成領域とす
る寄生MISFETが構成される。つまり、寄生MISFETは、デ
ータ線をゲート電極、高抵抗負荷素子の両端部に夫夫接
続される電源電圧用配線をドレイン領域、駆動用MISFET
のドレイン領域をソース領域として構成されている。こ
のため、高抵抗負荷素子は、データ線からの電界効果の
影響を受けてチャネルが形成され、電源電圧用配線から
流れる電流量が大きく変動（増加）するので、消費電力
が増大してしまう。
本発明の目的は、負荷素子を有するメモリセルで構成さ
れたSRAMにおいて、SRAMの消費電力を低減することが可
能な技術を提供することにある。
れたSRAMにおいて、SRAMの消費電力を低減することが可
能な技術を提供することにある。
また、本発明の他の目的は、メモリセル面積を縮小し、
SRAMの集積度を向上することが可能な技術を提供するこ
とにある。
SRAMの集積度を向上することが可能な技術を提供するこ
とにある。
また、本発明の他の目的は、SRAMの製造工程を低減する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
夫々の端部が配線に接続された高抵抗負荷素子を有する
メモリセルで構成されるSRAMにおいて、前記高抵抗負荷
素子及び配線形成領域に不純物の導入で抵抗値を制御で
きる導電層を形成し、高抵抗負荷素子形成領域の導電層
上に不純物導入用マスクを形成した後、この不純物導入
用マスクを用い、配線形成領域の導電層に、配線を形成
する第１導電型の不純物と、第１導電型の不純物よりも
拡散速度の速い第２導電型の不純物を導入する。
メモリセルで構成されるSRAMにおいて、前記高抵抗負荷
素子及び配線形成領域に不純物の導入で抵抗値を制御で
きる導電層を形成し、高抵抗負荷素子形成領域の導電層
上に不純物導入用マスクを形成した後、この不純物導入
用マスクを用い、配線形成領域の導電層に、配線を形成
する第１導電型の不純物と、第１導電型の不純物よりも
拡散速度の速い第２導電型の不純物を導入する。
上述した手段によれば、前記第１導電型の不純物と第２
導電型の不純物との拡散速度差を利用し、自己整合で高
抵抗負荷素子と配線との間に第２導電型の半導体領域を
形成することができる。
導電型の不純物との拡散速度差を利用し、自己整合で高
抵抗負荷素子と配線との間に第２導電型の半導体領域を
形成することができる。
したがって、高抵抗負荷素子をチャネル形成領域とする
寄生MISFETのしきい値電圧を向上することができるの
で、高抵抗負荷素子に流れる電流量の変動（増加）を防
止し、SRAMの消費電力を低減することができる。
寄生MISFETのしきい値電圧を向上することができるの
で、高抵抗負荷素子に流れる電流量の変動（増加）を防
止し、SRAMの消費電力を低減することができる。
また、配線から高抵抗負荷素子側に形成される空乏領域
の伸びを低減し、パンチスルーを防止できる。また、第
２導電型の半導体領域を高抵抗負荷素子、配線の夫々に
対して自己整合で形成できるので、製造工程におけるマ
スク合せ余裕面積を低減することができる。つまり、こ
れらは、高抵抗負荷素子ひいてはメモリセル面積を縮小
し、SRAMの集積度を向上することができる。
の伸びを低減し、パンチスルーを防止できる。また、第
２導電型の半導体領域を高抵抗負荷素子、配線の夫々に
対して自己整合で形成できるので、製造工程におけるマ
スク合せ余裕面積を低減することができる。つまり、こ
れらは、高抵抗負荷素子ひいてはメモリセル面積を縮小
し、SRAMの集積度を向上することができる。
また、第２導電型の半導体領域は、高抵抗負荷素子及び
配線を形成する不純物導入用マスクで形成することがで
きるので、製造工程におけるマスク形成工程を低減する
ことができる。
配線を形成する不純物導入用マスクで形成することがで
きるので、製造工程におけるマスク形成工程を低減する
ことができる。
以下、本発明の構成について、本発明をSRAMに適用した
一実施例とともに説明する。
一実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の一実施例であるSRAMのメモリセルを第１図（等
価回路図）で示す。
価回路図）で示す。
SRAMのメモリセルは、第１図に示すように、一対のデー
タ線DL,▲▼とワード線WLとの交差部に設けられて
いる。
タ線DL,▲▼とワード線WLとの交差部に設けられて
いる。
メモリセルは、一対の入出力端子を有するフリップフロ
ップ回路と、ワード線WL及びデータ線DLに接続された転
送用MISFETQs1，Qs2とで構成されている。フリップフロ
ップ回路は、２つの高抵抗負荷素子R1，R2及び２つの駆
動用MISFETQ1，Q2で構成されている。高抵抗負荷素子Ｒ
は、一端部が電源電圧用配線Vccに接続され、他端部が
駆動用MISFETQのドレイン領域に接続されている。駆動
用MISFETQのソース領域は、基準電圧用配線Vssに接続さ
れている。
ップ回路と、ワード線WL及びデータ線DLに接続された転
送用MISFETQs1，Qs2とで構成されている。フリップフロ
ップ回路は、２つの高抵抗負荷素子R1，R2及び２つの駆
動用MISFETQ1，Q2で構成されている。高抵抗負荷素子Ｒ
は、一端部が電源電圧用配線Vccに接続され、他端部が
駆動用MISFETQのドレイン領域に接続されている。駆動
用MISFETQのソース領域は、基準電圧用配線Vssに接続さ
れている。
電源電圧用配線Vccは、例えば、回路の動作電圧５
［Ｖ］が印加され、基準電圧用配線Vssは、例えば、回
路の接地電圧０［Ｖ］が印加されるように構成されてい
る。
［Ｖ］が印加され、基準電圧用配線Vssは、例えば、回
路の接地電圧０［Ｖ］が印加されるように構成されてい
る。
次に、本実施例の具体的な構成について説明する。
本発明の一実施例であるSRAMのメモリセルを第２図（平
面図）で示し、第２図のIII−III線で切った断面を第３
図で示す。なお、第２図及び後述する第４図は、本実施
例の構成をわかり易くするために、各導電層間に設けら
れるフィールド絶縁膜以外の絶縁膜は図示しない。
面図）で示し、第２図のIII−III線で切った断面を第３
図で示す。なお、第２図及び後述する第４図は、本実施
例の構成をわかり易くするために、各導電層間に設けら
れるフィールド絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るn-型の半導体基板、２はp-型のウエル領域である。３
はフィールド絶縁膜、４はｐ型のチャネルストッパ領域
である。フィールド絶縁膜３及びチャネルストッパ領域
４は、ウエル領域２の主面に設けられており、半導体素
子間の電気的な分離をするように構成されている。
るn-型の半導体基板、２はp-型のウエル領域である。３
はフィールド絶縁膜、４はｐ型のチャネルストッパ領域
である。フィールド絶縁膜３及びチャネルストッパ領域
４は、ウエル領域２の主面に設けられており、半導体素
子間の電気的な分離をするように構成されている。
メモリセルを構成するMISFETQ1，Q2，Qs1，Qs2は、ウエ
ル領域２、ゲート絶縁膜５、ゲート電極７、一対のｎ型
の半導体領域８及び一対のn+型の半導体領域10で構成さ
れている。
ル領域２、ゲート絶縁膜５、ゲート電極７、一対のｎ型
の半導体領域８及び一対のn+型の半導体領域10で構成さ
れている。
前記ゲート電極７は、多結晶シリコン膜とその上に設け
られた高融点金属シリサイド（MoSi2，TaSi2，TiSi2，W
Si2）膜とからなる複合膜（ポリサイド膜）で構成され
ている。多結晶シリコン膜には、抵抗値を低減する不純
物（As,P）が導入されている。ゲート電極７は、単層の
高融点金属（Mo,Ta,Ti,W）膜又は高融点金属シリサイド
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。
られた高融点金属シリサイド（MoSi2，TaSi2，TiSi2，W
Si2）膜とからなる複合膜（ポリサイド膜）で構成され
ている。多結晶シリコン膜には、抵抗値を低減する不純
物（As,P）が導入されている。ゲート電極７は、単層の
高融点金属（Mo,Ta,Ti,W）膜又は高融点金属シリサイド
膜、或は多結晶シリコン膜の上に高融点金属膜が設けら
れた複合膜で構成してもよい。
また、ゲート電極７と同一導電性材料で、ワード線（W
L）7A及び基準電圧用配線（Vss）7Bが構成されている。
ゲート電極７の延在した一部及び基準電圧用配線7Bは、
ゲート絶縁膜５に設けられた接続孔６を通して、所定の
半導体領域10と電気的に接続、所謂ダイレクトコンタク
トされている。
L）7A及び基準電圧用配線（Vss）7Bが構成されている。
ゲート電極７の延在した一部及び基準電圧用配線7Bは、
ゲート絶縁膜５に設けられた接続孔６を通して、所定の
半導体領域10と電気的に接続、所謂ダイレクトコンタク
トされている。
高濃度の半導体領域10は、ソース領域又はドレイン領域
として使用される。半導体領域10は、ゲート電極７の側
部に設けられた不純物導入用マスク（サイドウォール）
９で構成するようになっている。
として使用される。半導体領域10は、ゲート電極７の側
部に設けられた不純物導入用マスク（サイドウォール）
９で構成するようになっている。
低濃度の半導体領域８は、MISFETQs,Qのチャネル形成領
域（ウエル領域２）と高濃度の半導体領域10との間に設
けられている。半導体領域８は、所謂LDD（Lightly Dop
ed Drain）構造のMISFETを構成するようになっている。
域（ウエル領域２）と高濃度の半導体領域10との間に設
けられている。半導体領域８は、所謂LDD（Lightly Dop
ed Drain）構造のMISFETを構成するようになっている。
MISFETQ,Qs上には、それらを覆う層間絶縁膜11が設けら
れている。所定の半導体領域10の上部の層間絶縁膜11に
は、接続孔12が設けられている。
れている。所定の半導体領域10の上部の層間絶縁膜11に
は、接続孔12が設けられている。
高抵抗負荷素子（R1，R2）13Bは、第２図、第３図及び
第４図（メモリセルの平面図）で示すように構成されて
いる。
第４図（メモリセルの平面図）で示すように構成されて
いる。
高抵抗負荷素子13Bの一端部は、ｐ型の半導体領域13Cを
介在して、層間絶縁膜11上を延在する電源電圧用配線
（Vcc）13Aに接続されている。高抵抗負荷素子13Bの他
端部は、ｐ型の半導体領域13Cを介在して、層間絶縁膜1
1上を延在する配線13Dの一端部に接続されている。配線
13Dの他端部は、接続孔12を通してMISFETQs1，Qs2の半
導体領域10及びMISFETQ1，Q2のゲート電極７と電気的に
接続されている。
介在して、層間絶縁膜11上を延在する電源電圧用配線
（Vcc）13Aに接続されている。高抵抗負荷素子13Bの他
端部は、ｐ型の半導体領域13Cを介在して、層間絶縁膜1
1上を延在する配線13Dの一端部に接続されている。配線
13Dの他端部は、接続孔12を通してMISFETQs1，Qs2の半
導体領域10及びMISFETQ1，Q2のゲート電極７と電気的に
接続されている。
前記電源電圧用配線13A、高抵抗負荷素子13B、ｐ型の半
導体領域13C及び配線13Dの夫々は、不純物の導入で抵抗
値が制御できる導電層、例えば多結晶シリコン膜で構成
されている。
導体領域13C及び配線13Dの夫々は、不純物の導入で抵抗
値が制御できる導電層、例えば多結晶シリコン膜で構成
されている。
電源電圧用配線13A、配線13Dの夫々は、抵抗値を低減す
るｎ型の不純物（As又はＰ）を導入した多結晶シリコン
膜（ｎ）で構成されている。前記ｎ型の不純物は、例え
ば、1015〜1016［atoms/cm2］程度の濃度で構成する。
るｎ型の不純物（As又はＰ）を導入した多結晶シリコン
膜（ｎ）で構成されている。前記ｎ型の不純物は、例え
ば、1015〜1016［atoms/cm2］程度の濃度で構成する。
高抵抗負荷素子13Bは、抵抗値を低減する前記不純物が
導入されていない所謂ノンドープの多結晶シリコン膜
（ｉ）で構成されている。高抵抗負荷素子13Bは、第２
図及び第４図では符号13Bを符した点線で囲まれた領域
（不純物導入用マスク17のパターンを示す）内に構成さ
れる。
導入されていない所謂ノンドープの多結晶シリコン膜
（ｉ）で構成されている。高抵抗負荷素子13Bは、第２
図及び第４図では符号13Bを符した点線で囲まれた領域
（不純物導入用マスク17のパターンを示す）内に構成さ
れる。
ｐ型の半導体領域13Cは、ｐ型の不純物（例えば、フッ
化ボロン：BF2又はボロン:B）が導入された多結晶シリ
コン膜（Ｐ）で構成されている。このｐ型の不純物は、
電源電圧用配線13A、配線13Dの夫々に導入されるｎ型の
不純物に比べて、拡散速度が速くなっている。ｐ型の半
導体領域13Cは、例えば、1012〜1014［atoms/cm2］程度
の濃度で構成する。
化ボロン：BF2又はボロン:B）が導入された多結晶シリ
コン膜（Ｐ）で構成されている。このｐ型の不純物は、
電源電圧用配線13A、配線13Dの夫々に導入されるｎ型の
不純物に比べて、拡散速度が速くなっている。ｐ型の半
導体領域13Cは、例えば、1012〜1014［atoms/cm2］程度
の濃度で構成する。
このように、電源電圧用配線13A、ｐ型の半導体領域13
C、高抵抗負荷素子13B、ｐ型の半導体領域13C及び配線1
3Dは、電流が流れる方向にｎ−ｐ−ｉ−ｐ−ｎ型で構成
されている。
C、高抵抗負荷素子13B、ｐ型の半導体領域13C及び配線1
3Dは、電流が流れる方向にｎ−ｐ−ｉ−ｐ−ｎ型で構成
されている。
14は電源電圧用配線13A、高抵抗負荷素子13B等を覆う層
間絶縁膜、15はMISFETQsの半導体領域10の上部の絶縁膜
5,11,14を除去して設けられた接続孔である。
間絶縁膜、15はMISFETQsの半導体領域10の上部の絶縁膜
5,11,14を除去して設けられた接続孔である。
16はデータ線DL,▲▼であり、接続孔15を通してMIS
FETQsの半導体領域10と電気的に接続され、層間絶縁膜1
4の上部を延在するように構成されている。データ線16
は、アルミニウム膜、所定の添加物（Si,Cu）が含有さ
れたアルミニウム膜等で構成されている。
FETQsの半導体領域10と電気的に接続され、層間絶縁膜1
4の上部を延在するように構成されている。データ線16
は、アルミニウム膜、所定の添加物（Si,Cu）が含有さ
れたアルミニウム膜等で構成されている。
このように、電源電圧用配線13A又は配線13Dと前記高抵
抗負荷素子（R1，R2）13Bとの間にｐ型の半導体領域13C
を設けることにより、高抵抗負荷素子13Bをチャネル形
成領域とする寄生MISFETのしきい値電圧を向上すること
ができる。したがって、高抵抗負荷素子13Bに流れる電
流量の電界効果による変動（増加）を防止することがで
きるので、SRAMの消費電力を低減することができる。前
記寄生MISFETは、ゲート絶縁膜を層間絶縁膜14、ゲート
電極をデータ線16、電源電圧用配線13Aをドレイン領域
及び配線13Dをソース領域として構成されている。前記
しきい値電圧は、寄生MISFETのゲート電極であるデータ
線16に印加される電圧（例えば、０〜５［Ｖ］）よりも
高い値で設定することができる。前述の電圧条件下にお
ける寄生MISFETでは、電源電圧用配線13A側（ドレイン
領域側）の高抵抗負荷素子13B内にチャネルが形成され
た状態にあるので、配線13D側（ソース領域側）に設け
られたｐ型の半導体領域13が実質的なしきい値電圧の向
上に寄与する。つまり、ｐ型の半導体領域13Cは、配線1
3Dと高抵抗負荷素子13Bとの間のしきい値電圧を支配す
る側に設けることが望しい。
抗負荷素子（R1，R2）13Bとの間にｐ型の半導体領域13C
を設けることにより、高抵抗負荷素子13Bをチャネル形
成領域とする寄生MISFETのしきい値電圧を向上すること
ができる。したがって、高抵抗負荷素子13Bに流れる電
流量の電界効果による変動（増加）を防止することがで
きるので、SRAMの消費電力を低減することができる。前
記寄生MISFETは、ゲート絶縁膜を層間絶縁膜14、ゲート
電極をデータ線16、電源電圧用配線13Aをドレイン領域
及び配線13Dをソース領域として構成されている。前記
しきい値電圧は、寄生MISFETのゲート電極であるデータ
線16に印加される電圧（例えば、０〜５［Ｖ］）よりも
高い値で設定することができる。前述の電圧条件下にお
ける寄生MISFETでは、電源電圧用配線13A側（ドレイン
領域側）の高抵抗負荷素子13B内にチャネルが形成され
た状態にあるので、配線13D側（ソース領域側）に設け
られたｐ型の半導体領域13が実質的なしきい値電圧の向
上に寄与する。つまり、ｐ型の半導体領域13Cは、配線1
3Dと高抵抗負荷素子13Bとの間のしきい値電圧を支配す
る側に設けることが望しい。
また、寄生MISFETのソース領域側にｐ型の半導体領域13
Cを設けることにより、電源電圧用配線13Aと高抵抗負荷
素子13Bとのpn接合部すなわち寄生MISFETのドレイン領
域側からの空乏領域の伸びを低減できるので、電源電圧
用配線13Aと配線13D（ドレイン、ソース領域間）のパン
チスルーを防止することができる。したがって、ｐ型の
半導体領域13Cは、高抵抗負荷素子13Bの面積を縮小し、
メモリセル面積を縮小することができるので、SRAMの集
積度を向上することができる。寄生MISFETのドレイン領
域側のｐ型の半導体領域13Cは、パンチスルーを防止で
きる反面、ブレークダウン耐圧を低下させる。しかしな
がら、ドレイン領域側のｐ型の半導体領域13Cは、ｎ型
の不純物とｐ型の不純物との拡散速度差で略決定される
微小な寸法で構成され、空乏領域内に存在する状態にな
るので、パンチスルー、ブレークダウン耐圧の夫々に対
して実質的に効果が表われないようになっている。
Cを設けることにより、電源電圧用配線13Aと高抵抗負荷
素子13Bとのpn接合部すなわち寄生MISFETのドレイン領
域側からの空乏領域の伸びを低減できるので、電源電圧
用配線13Aと配線13D（ドレイン、ソース領域間）のパン
チスルーを防止することができる。したがって、ｐ型の
半導体領域13Cは、高抵抗負荷素子13Bの面積を縮小し、
メモリセル面積を縮小することができるので、SRAMの集
積度を向上することができる。寄生MISFETのドレイン領
域側のｐ型の半導体領域13Cは、パンチスルーを防止で
きる反面、ブレークダウン耐圧を低下させる。しかしな
がら、ドレイン領域側のｐ型の半導体領域13Cは、ｎ型
の不純物とｐ型の不純物との拡散速度差で略決定される
微小な寸法で構成され、空乏領域内に存在する状態にな
るので、パンチスルー、ブレークダウン耐圧の夫々に対
して実質的に効果が表われないようになっている。
次に、本実施例の製造方法について、第５図乃至第９図
（各製造工程毎におけるメモリセルの断面図）を用いて
簡単に説明する。
（各製造工程毎におけるメモリセルの断面図）を用いて
簡単に説明する。
まず、単結晶シリコンからなるn-型の半導体基板１に、
p-型のウエル領域２を形成する。
p-型のウエル領域２を形成する。
この後、半導体素子形成領域間のウエル領域２の主面
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。
そして、第５図に示すように、半導体素子形成領域のウ
エル領域２の主面上に、ゲート絶縁膜５を形成する。
エル領域２の主面上に、ゲート絶縁膜５を形成する。
第５図に示すゲート絶縁膜５を形成する工程の後に、所
定のゲート絶縁膜５を除去し、ダイレクトコンタクト用
の接続孔６を形成する。
定のゲート絶縁膜５を除去し、ダイレクトコンタクト用
の接続孔６を形成する。
この後、ゲート絶縁膜５の所定上部にゲート電極７を形
成するとともに、ワード線7A及び基準電圧用配線7Bを形
成する。ゲート電極７、ワード線7A及び基準電圧用配線
7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高融
点金属シリサイド膜7bを形成したポリサイド膜で構成す
る。多結晶シリコン膜7aは、例えば、CVDで形成し、所
定の不純物（例えば、Ｐ）を拡散して形成する。符号は
付けないが、多結晶シリコン膜7aに拡散された不純物
は、接続孔６を通してウエル領域２の主面に拡散し、ソ
ース領域又はドレイン領域の一部として使用されるｎ型
の半導体領域を形成するようになっている。高融点金属
シリサイド膜7bは、例えば、スパッタで形成する。
成するとともに、ワード線7A及び基準電圧用配線7Bを形
成する。ゲート電極７、ワード線7A及び基準電圧用配線
7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高融
点金属シリサイド膜7bを形成したポリサイド膜で構成す
る。多結晶シリコン膜7aは、例えば、CVDで形成し、所
定の不純物（例えば、Ｐ）を拡散して形成する。符号は
付けないが、多結晶シリコン膜7aに拡散された不純物
は、接続孔６を通してウエル領域２の主面に拡散し、ソ
ース領域又はドレイン領域の一部として使用されるｎ型
の半導体領域を形成するようになっている。高融点金属
シリサイド膜7bは、例えば、スパッタで形成する。
そして、第６図に示すように、ゲート電極７の側部のウ
エル領域２の主面に、LDD構造を構成するためのｎ型の
半導体領域８を形成する。半導体領域８は、主として、
ゲート電極７及びフィールド絶縁膜３を不純物導入用マ
スクとして用い、ｎ型の不純物（例えば、Ｐ）をイオン
打込みで導入することで形成する。
エル領域２の主面に、LDD構造を構成するためのｎ型の
半導体領域８を形成する。半導体領域８は、主として、
ゲート電極７及びフィールド絶縁膜３を不純物導入用マ
スクとして用い、ｎ型の不純物（例えば、Ｐ）をイオン
打込みで導入することで形成する。
第６図に示す半導体領域８を形成する工程の後に、ゲー
ト電極７の側部に不純物導入用マスク９を形成する。不
純物導入用マスク９は、例えば、CVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。
ト電極７の側部に不純物導入用マスク９を形成する。不
純物導入用マスク９は、例えば、CVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。
この後、第７図に示すように、不純物導入用マスク９を
介在したゲート電極７の側部のウエル領域２の主面部
に、ソース領域又はドレイン領域として使用されるn+型
の半導体領域10を形成する。半導体領域10は、例えばｎ
型の不純物（例えば、As）をイオン打込みで導入するこ
とで形成できる。
介在したゲート電極７の側部のウエル領域２の主面部
に、ソース領域又はドレイン領域として使用されるn+型
の半導体領域10を形成する。半導体領域10は、例えばｎ
型の不純物（例えば、As）をイオン打込みで導入するこ
とで形成できる。
第７図に示す半導体領域10を形成する工程の後に、層間
絶縁膜11を形成し、所定の部分の層間絶縁膜11を除去し
て接続孔12を形成する。
絶縁膜11を形成し、所定の部分の層間絶縁膜11を除去し
て接続孔12を形成する。
この後に、層間絶縁膜11上の全面に、電源電圧用配線、
高抵抗負荷素子等を形成する導電層を形成する。この導
電層は、不純物の導入で抵抗値の制御を行うことができ
る、例えば、2000〜3000［Å］程度の膜厚の多結晶シリ
コン膜で形成する。
高抵抗負荷素子等を形成する導電層を形成する。この導
電層は、不純物の導入で抵抗値の制御を行うことができ
る、例えば、2000〜3000［Å］程度の膜厚の多結晶シリ
コン膜で形成する。
そして、高抵抗負荷素子形成領域（第１図及び第４図に
おいて、符号13Bを付けて囲まれた領域内）の導電層上
に、不純物導入用マスク17を形成する。不純物導入用マ
スク17は、例えば、フォトレジスト膜で形成する。
おいて、符号13Bを付けて囲まれた領域内）の導電層上
に、不純物導入用マスク17を形成する。不純物導入用マ
スク17は、例えば、フォトレジスト膜で形成する。
この後、不純物導入用マスク17を用い、第８図に示すよ
うに、それ以外の電源電圧用配線、配線形成領域の導電
層に、ｐ型の不純物（例えば、BF2）、ｎ型の不純物
（例えば、As）を順次導入する。この導入は、イオン打
込み又は熱拡散で行う。この不純物の導入により、第８
図に示すように、不純物導入用マスク17下の導電層に高
抵抗負荷素子（R1，R2）13Bが形成されるとともに、ｎ
型の不純物で電源電圧用配線13A、配線13Dが形成され、
さらに、ｐ型の不純物でｐ型の半導体領域13Cが形成さ
れる。電源電圧用配線13A、配線13Dの夫々は、不純物導
入用マスク17に対して自己整合で形成される。ｐ型の半
導体領域13Cは、多結晶シリコン膜中でのｐ型の不純物
の拡散速度がｎ型の不純物よりも速いことを利用して、
同様に、不純物導入用マスク17に対して自己整合で形成
される。
うに、それ以外の電源電圧用配線、配線形成領域の導電
層に、ｐ型の不純物（例えば、BF2）、ｎ型の不純物
（例えば、As）を順次導入する。この導入は、イオン打
込み又は熱拡散で行う。この不純物の導入により、第８
図に示すように、不純物導入用マスク17下の導電層に高
抵抗負荷素子（R1，R2）13Bが形成されるとともに、ｎ
型の不純物で電源電圧用配線13A、配線13Dが形成され、
さらに、ｐ型の不純物でｐ型の半導体領域13Cが形成さ
れる。電源電圧用配線13A、配線13Dの夫々は、不純物導
入用マスク17に対して自己整合で形成される。ｐ型の半
導体領域13Cは、多結晶シリコン膜中でのｐ型の不純物
の拡散速度がｎ型の不純物よりも速いことを利用して、
同様に、不純物導入用マスク17に対して自己整合で形成
される。
この後、前記不純物導入用マスク17を除去し、前記導電
層に所定のパターンニングを施すことで、第９図及び前
記第４図に示すように、電源電圧用配線13A、配線13D、
高抵抗負荷素子13B、ｐ型の半導体領域13Cの夫々を形成
することができる。
層に所定のパターンニングを施すことで、第９図及び前
記第４図に示すように、電源電圧用配線13A、配線13D、
高抵抗負荷素子13B、ｐ型の半導体領域13Cの夫々を形成
することができる。
このように、高抵抗負荷素子13B、電源電圧用配線13A及
び配線13D形成領域に多結晶シリコン膜を形成し、高抵
抗負荷素子13B形成領域の多結晶シリコン膜上に不純物
導入用マスク17を形成した後、この不純物導入用マスク
17を用い、電源電圧用配線13A及び配線13D形成領域の多
結晶シリコン膜に、夫々を形成するｎ型の不純物と、ｎ
型の不純物よりも拡散速度の速いｐ型の不純物を導入す
ることにより、前記ｎ型の不純物とｐ型の不純物との拡
散速度差を利用し、自己整合で電源電圧用配線13A又は
配線13Dと高抵抗負荷素子13Bとの間にｐ型の半導体領域
17を形成することができる。つまり、ｐ型の半導体領域
13Cを電源電圧用配線13A、配線13D及び高抵抗負荷素子1
3Bの夫々に対して自己整合で形成できるので、製造工程
におけるマスク合せ余裕面積を低減することができる。
したがって、ｐ型の半導体領域13Cの面積を縮小するこ
とができるので、メモリセル面積を縮小し、SRAMの集積
度をさらに向上することができる。
び配線13D形成領域に多結晶シリコン膜を形成し、高抵
抗負荷素子13B形成領域の多結晶シリコン膜上に不純物
導入用マスク17を形成した後、この不純物導入用マスク
17を用い、電源電圧用配線13A及び配線13D形成領域の多
結晶シリコン膜に、夫々を形成するｎ型の不純物と、ｎ
型の不純物よりも拡散速度の速いｐ型の不純物を導入す
ることにより、前記ｎ型の不純物とｐ型の不純物との拡
散速度差を利用し、自己整合で電源電圧用配線13A又は
配線13Dと高抵抗負荷素子13Bとの間にｐ型の半導体領域
17を形成することができる。つまり、ｐ型の半導体領域
13Cを電源電圧用配線13A、配線13D及び高抵抗負荷素子1
3Bの夫々に対して自己整合で形成できるので、製造工程
におけるマスク合せ余裕面積を低減することができる。
したがって、ｐ型の半導体領域13Cの面積を縮小するこ
とができるので、メモリセル面積を縮小し、SRAMの集積
度をさらに向上することができる。
また、ｐ型の半導体領域13Cは、高抵抗負荷素子13B、電
源電圧用配線13A及び配線13Dを形成する不純物導入用マ
スク17で形成することができるので、製造工程における
マスク形成工程を低減することができる。
源電圧用配線13A及び配線13Dを形成する不純物導入用マ
スク17で形成することができるので、製造工程における
マスク形成工程を低減することができる。
また、本発明は、前記不純物導入用マスク17を酸化シリ
コン膜、窒化シリコン等の熱処理に耐え得る膜で形成す
ることができる。この不純物導入用マスクは、ｐ型の不
純物、ｎ型の不純物を順次導入した後に、夫々の不純物
に引き伸し拡散を施すことができるので、ｐ型の半導体
領域13Cの寸法制御や不純物の活性化を容易に行うこと
ができる。
コン膜、窒化シリコン等の熱処理に耐え得る膜で形成す
ることができる。この不純物導入用マスクは、ｐ型の不
純物、ｎ型の不純物を順次導入した後に、夫々の不純物
に引き伸し拡散を施すことができるので、ｐ型の半導体
領域13Cの寸法制御や不純物の活性化を容易に行うこと
ができる。
第９図に示す電源電圧用配線13A、配線13D、高抵抗負荷
素子13B、ｐ型の半導体領域13Cの夫々を形成する工程の
後に、層間絶縁膜14、接続孔15を順次形成する。そし
て、前記第２図及び第３図に示すように、接続孔15を通
してMISFETQsの一方の半導体領域10と電気的に接続する
ように、層間絶縁膜14上にデータ線16を形成する。
素子13B、ｐ型の半導体領域13Cの夫々を形成する工程の
後に、層間絶縁膜14、接続孔15を順次形成する。そし
て、前記第２図及び第３図に示すように、接続孔15を通
してMISFETQsの一方の半導体領域10と電気的に接続する
ように、層間絶縁膜14上にデータ線16を形成する。
これら一連の製造工程を施すことにより、本実施例のSR
AMは完成する。なお、この後に、パッシベーション膜等
の保護膜を形成してもよい。
AMは完成する。なお、この後に、パッシベーション膜等
の保護膜を形成してもよい。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、ｐ型の半導体領域13Cを高抵抗負荷
素子13Bと配線13Dとの間だけに設けてもよい。
素子13Bと配線13Dとの間だけに設けてもよい。
また、本発明は、SRAMに限定されず、特に、微細化が要
求される抵抗素子に適用することができる。
求される抵抗素子に適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
夫々の端部が配線に接続された高抵抗負荷素子を有する
メモリセルで構成されるSRAMにおいて、前記高抵抗負荷
素子及び配線形成領域に不純物の導入で抵抗値を制御で
きる導電層を形成し、高抵抗負荷素子形成領域の導電層
上に不純物導入用マスクを形成した後、この不純物導入
用マスクを用い、配線形成領域の導電層に、配線を形成
する第１導電型の不純物と、第１導電型の不純物よりも
拡散速度の速い第２導電型の不純物を導入することによ
り、前記第１導電型の不純物と第２導電型の不純物との
拡散速度差を利用し、高抵抗負荷素子と配線との間に自
己整合で消費電力を低減できる第２導電型の半導体領域
を形成できるので、製造工程におけるマスク合せ余裕面
積を低減し、SRAMの集積度を向上することができる。
メモリセルで構成されるSRAMにおいて、前記高抵抗負荷
素子及び配線形成領域に不純物の導入で抵抗値を制御で
きる導電層を形成し、高抵抗負荷素子形成領域の導電層
上に不純物導入用マスクを形成した後、この不純物導入
用マスクを用い、配線形成領域の導電層に、配線を形成
する第１導電型の不純物と、第１導電型の不純物よりも
拡散速度の速い第２導電型の不純物を導入することによ
り、前記第１導電型の不純物と第２導電型の不純物との
拡散速度差を利用し、高抵抗負荷素子と配線との間に自
己整合で消費電力を低減できる第２導電型の半導体領域
を形成できるので、製造工程におけるマスク合せ余裕面
積を低減し、SRAMの集積度を向上することができる。
また、第２導電型の半導体領域は高抵抗負荷素子及び配
線を形成する不純物導入用マスクで形成することができ
るので、製造工程におけるマスク形成工程を低減するこ
とができる。
線を形成する不純物導入用マスクで形成することができ
るので、製造工程におけるマスク形成工程を低減するこ
とができる。
第１図は、本発明の一実施例であるSRAMのメモリセルを
示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルを
示す平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、前記第２図に示すメモリセルの所定の製造工
程における平面図、 第５図乃至第９図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の断面図である。 図中、２…ウエル領域、５…ゲート絶縁膜、７…ゲート
電極、7A…ワード線（WL）、7B,Vss…基準電圧用配線、
8,10…半導体領域、11,14…層間絶縁膜、6,12,15…接続
孔、13B,R…高抵抗負荷素子、13A,Vcc…電源電圧用配
線、13C…ｐ型の半導体領域、13D…配線、16…データ
線、Ｑ…MISFETである。
示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルを
示す平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、前記第２図に示すメモリセルの所定の製造工
程における平面図、 第５図乃至第９図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の断面図である。 図中、２…ウエル領域、５…ゲート絶縁膜、７…ゲート
電極、7A…ワード線（WL）、7B,Vss…基準電圧用配線、
8,10…半導体領域、11,14…層間絶縁膜、6,12,15…接続
孔、13B,R…高抵抗負荷素子、13A,Vcc…電源電圧用配
線、13C…ｐ型の半導体領域、13D…配線、16…データ
線、Ｑ…MISFETである。
Claims (5)
- 【請求項１】一端部が電源電圧用配線に接続され、他端
部が配線を介在してMISFETに接続された負荷素子を有す
るメモリセルで構成された記憶機能を備えた半導体集積
回路装置の製造方法であって、前記配線、電源電圧用配
線及び負荷素子形成のために、不純物の導入で抵抗値を
制御できる導電層を形成する工程と、該負荷素子形成領
域の導電層上に、不純物導入用マスクを形成する工程
と、該不純物導入用マスクを用い、配線及び電源電圧用
配線形成領域の導電層に、配線及び電源電圧用配線を形
成する第１導電型の不純物、第１導電型の不純物よりも
拡散速度の速い第２導電型の不純物の夫夫を導入する工
程とを備えたことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】前記導電層を形成する工程は、不純物が導
入されていない多結晶シリコン膜を形成する工程である
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置の製造方法。 - 【請求項３】前記第１導電型の不純物を導入する工程
は、As又はＰを導入する工程であり、前記第２導電型の
不純物を導入する工程は、BF2又はＢを導入する工程で
あることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置の製造方法。 - 【請求項４】前記不純物導入用マスクを形成する工程
は、フォトレジスト膜、酸化シリコン膜又は窒化シリコ
ン膜を形成する工程であることを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置の製造方法。 - 【請求項５】前記メモリセルは、スタチック型ランダム
アクセスメモリのメモリセルであることを特徴とする特
許請求の範囲第１項乃至第４項のいずれか１項に記載の
半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092052A JPH0799761B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置の製造方法 |
| US06/899,404 US4774203A (en) | 1985-10-25 | 1986-08-22 | Method for making static random-access memory device |
| KR1019860008715A KR960001340B1 (ko) | 1985-10-25 | 1986-10-17 | 반도체기억장치 및 그의 제조방법 |
| US07/225,467 US4841481A (en) | 1985-10-25 | 1988-07-28 | Semiconductor memory device |
| US07/358,261 US5087956A (en) | 1985-10-25 | 1989-05-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092052A JPH0799761B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249475A JPS62249475A (ja) | 1987-10-30 |
| JPH0799761B2 true JPH0799761B2 (ja) | 1995-10-25 |
Family
ID=14043738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092052A Expired - Lifetime JPH0799761B2 (ja) | 1985-10-25 | 1986-04-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799761B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984200A (en) * | 1987-11-30 | 1991-01-08 | Hitachi, Ltd. | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement |
-
1986
- 1986-04-23 JP JP61092052A patent/JPH0799761B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249475A (ja) | 1987-10-30 |
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