JPS6252959A

JPS6252959A - 半導体記憶装置とその製造方法

Info

Publication number: JPS6252959A
Application number: JP60192140A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Eiji Takeda; 英次武田; Miki Takeuchi; 幹竹内; Katsuhiro Shimohigashi; 下東　勝博; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-02
Filing date: 1985-09-02
Publication date: 1987-03-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体記憶装置とその製造方法に係目特に、Ｍ
ＯＳトランジスタで構成されるダイナミックＲＡＭ　（
ランダム・アクセス・メモリ）（以下、ＤＲＡＭ）にα
線などの放射線が入射することで生じる誤動作を防止す
ることを図った半導体記憶装置とその製造方法に関する
。

〔発明の背景〕

情報電荷記憶用のキャパシタとスイッチ用ＭｏＳトラン
ジスタ各１個からなる、いわゆる１トランジスタ型メモ
リセルは、占有面積が小さく高集積化に適していること
から、ＤＲＡＭのメモリセルとして広く採用されている
。このメモリセルでは、キャパシタに情報として蓄えた
電荷を消失することなく、長時間保持できることが重要
である。従来、この電荷消失の原因として、ＭＯＳトラ
ンジスタあるいはキャパシタ内で生じるリーク電流が知
られているが、近年、α線などの放射線が入射した際に
シリコン基板中に発生するキャリアにより情報電荷が消
失する現象が、電荷の保持時間を短縮する最大の原因と
して知られるようになり、この問題の、解決が急務とな
ってきている。

上記の現象はソフトエラー現象として知られており、ア
イ・イー・イー・イー・トランザクションズ・オン・エ
レクトロン・デバイス（ＩＥＥＥＴｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　：　
Ｖｏｌ。

Ｅ　Ｄ−２６，Ｎｏ、　１　、　Ｊａｎ、、　１９７９
．　ｐｐ、２〜９　）などに詳しいが、概略のメカニズ
ムを第７図を用いて説明する。なお、ここではｎチャネ
ルＭＯＳトランジスタを例にして説明する。以下でも同
様である。

第７図はキャパシタおよびＭＯＳトランジスタ各１個か
らなる１トランジスタ型メモリセルの要部断面図である
。第７図において、１はｐ形導電形のシリコン基板、２
は素子間分離用の絶縁膜であり、通常はＳｉＯ，で形成
される。３はキャパシタの一端の電極であり１通常はポ
リシリコンで形成される。４はキャパシタの誘電体とな
る絶縁膜であり、ＳｉＯ，、ＳＬ、Ｎ、などで形成され
る。５．８はそれぞれ各電極、配線間の眉間絶縁膜であ
り。

通常ＳｉＯ□で形成される。６ａ、６ｂはＭＯＳトラン
ジスタのゲート電極であり、メモリのワード線も兼ねて
いる。なお、６ｂは複数個配列（図示省略）される他の
メモリセルのゲート電極となるもので、メモリセルの配
列法によりその位置は種々異なる。６ａ、６ｂは、ポリ
シリコン、Ｍ　ｏ。

Ｗ、Ｔｉなとの高融点金属、Ｍｏ５ｉｚ、ＷＳｉ、、Ｔ
ｉＳｉ２などのシリサイド、などで形成される。

７はＭｏＳトランジスタのゲート絶縁膜であり、通常Ｓ
ｉＯ２で形成される。９はメモリのデータ線となる配線
で、通常Ａｌｌで形成され、連絡孔１１を介してｎ形不
純物拡散層１０ｂに接続される。１０ａ、１０ｂはｎ形
不純物拡散層であり、それぞれＭＯＳトランジスタのド
レインもしくはソース電極となる。なお、第７図におい
て、例えば同一材料が接して形成される場合などは１本
来境界線は存在しないが、ここでは説明の都合上、明確
な境界線を表示した。以下でも同様である。

以上の構成において、電極３に正電圧を印加すると、そ
の直下は空乏化され、第７図に模式的に示したような、
いわゆる、電位（ポテンシャル）の井戸（ウェル）１０
１が形成される。この状態でスイッチとしてのＭｏＳト
ランジスタを通して低電位（情報“０”）が書込まれる
とウェルは電子で満たされた状態となり、一方、高電位
（情報“１”）が書込まれるとウェルは空もしくは電子
の数が少ない状態となる。このように、情報の“０″、
ＩＪ　１　＃はウェルの中に電子が有るか、無いか、す
なわち電荷の有無で記憶される訳である。

なお、上記のウェルが電子で満たされた状態がいわゆる
反転層１０２ができた状態であり、この反転層１０２と
電極３との間にキャパシタが形成されることになる。

さて、このような状態でチップ外部から放射線、例えば
α１ｊＦ１００がシリコン基板中に入射されると、多数
の電子〔ｅ〕、正孔〔■〕対がその飛跡に沿って発生す
る。これらはドリフトあるいは拡散の機構によってシリ
コン基板中を移動するが、電子の一部はウェル１０１内
に到達する。ウェル内の元々の電子数が多い状態（情報
パ０′″の状態）では多少電子が増えても問題ないが、
電子が空もしくは少ない状態（情報＃　Ｉ　Ｉｔの状態
）では、上記の現象によって電子がウェル内に流入する
と、あたかも電子で満たされた状態となり１元々電子で
満たされていた状態との区別がつかなくなる。すなわち
誤動作を生じる訳であり、これがα線によるソフトエラ
ー現象である。この現象はＤＲＡＭの集積度が大きくな
るほど顕著となる。これは、集積度の増大と共に、キャ
パシタの値が小さくなり。

僅かの電子の流入でも誤動作を生じるためである。

この問題を解決するため、キャパシタ部をシリコン基板
から分離して構成する方法が、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド−ステート・サーキット
（ＩＥＥＥ　　ＪｏｕｒｎａｌｏｆＳｏｌｉｄ　−５ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、　ＳＣ−１５゜
Ｎｏ、　４　、　Ａｕｇ、、　１９８０．　ｐｐ、　６
６１−６６７）あるいはアイ・ニス・ニス・シー・シー
・ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＳ
ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａ
ｐｅｒｓ、　Ｆｅｂ、、　１９８５゜ｐｐ、　２５０−
２５１）などに述べられている。第８図によりその概要
を述べる。第８図において、キャパシタは、ＭＯＳトラ
ンジスタのｎ形不純物拡散層１０ａと接続して、素子間
分離用の絶縁膜２の上に取り出した電極１５ａと電極３
との間に形成される。電極１５ａは主としてポリシリコ
ンなどで形成される。４′は４と同様、キャパシタの誘
電体としての絶縁膜であり、４と同様の材料で形成され
る。また１４は層間絶縁膜である。なお、第８図では、
配線９とｎ形不純物拡散層１０ｂの接続は、電極１５ａ
と同時に形成される電極１５ｂを介して行われる構成に
なっている。

第８図の構成によれば、キャパシタ部はシリコン基板と
分離されて形成されるため、α線の入射によって発生し
た電子がキャパシタ部に収集されて誤動作を生じること
はなくなる。しかしながら、第８図構成においても、α
線によって発生した電子が、ｎ形不純物拡散層１０ａに
収集されるようになり、従って、高集積化と共にキャパ
シタの値が小さくなると、第７図で説明したと同様に誤
動作を生じることになる。

以上ではｎチャネル形のＭＯ８Ｉ−ランジスタを用いた
場合を例に採って説明したが、ｐチャネルＭＯＳトラン
ジスタを用いる場合は、電子でなく正孔が誤動作を生じ
る原因となる。

〔発明の目的〕

したがって、本発明の目的は、従来技術での上記した問
題を完全に解決し、たとえα線などの放射線が入射して
も誤動作を生じることのない安定な半導体記憶装置と、
この装置の実現に好適な製造方法とを提供することにあ
る。

〔発明の概要〕

本発明では、上記目的を達成するために、ＭＯＳトラン
ジスタのソース領域とドレイン領域のうちの少なくとも
キャパシタ電極との接続部に該当する方の領域の下部に
、導電形は半導体基板表面領域の導電形と同一で不純物
濃度が上記表面領域の不純物濃度より高い領域を設けた
構成とし、さらに、その製造方法として、ＭＯＳ）−ラ
ンジスタのゲート電極を形成する工程と、このゲート電
極をマスクとして、ソース領域およびドレイン領域を、
上記表面領域のもつ導電形とは異なる導電形となるよう
に、イオン打込みもしくは熱拡散手法によって形成する
工程と、上記ゲート電極の側面に絶縁物を形成する工程
と、この絶縁物をマスクとして、上記ソース領域および
ドレイン領域のうちの少なくとも上記キャパシタ電極と
の接続部に該当する方の領域の下部に、導電形は上記表
面領域の導電形と同一で不純物濃度が上記表面領域の不
純物濃度より高い領域を、イオン打込みもしくは熱拡散
手法によって形成する工程とを、少なくとも含んでなる
製造方法とする。

すなわち、本発明の基本的な考え方は、α線などの放射
線の入射によって発生する電子もし７くは正孔のキャリ
アが流入する部分に、キャリアに対して障壁（バリヤー
）となる層を設けることで、キャリアの流入を阻止して
メモリセルとしての誤動作を防止しようとするものであ
る。

〔発明の実施例〕

以下、本発明の実施例を述べる。

第１図（ａ）は、第８図に示した従来構成のメモリセル
に本発明を適用した場合の断面図で、ＭＯＳ）−ランジ
スタのソース領域もしくはドレイン領域となるｎ形不純
物拡散層１０ａの直下に、シリコン基板（ｐ形）ｌの不
純物濃度よりも高い濃度を有するＰ形不純物拡散層１６
を設けた点で第８図とは異なる。このｐ形不純物拡散層
１６は、α線などの放射線の入射によって発生する電子
がｎ形不純物拡散層１０ａに流入するのを防止する障壁
として作用し、前に述べたソフトエラーの問題を解決す
ることが可能になる。

この障壁としての動作機構を第１図（ｂ）、（Ｑ）によ
り説明する。第１図（ｂ）は、シリコン基板表面から深
さ方向の不純物プロファイルを示したもので、横軸Ｘは
基板表面からの距離、縦軸Ｎは不純物濃度を示している
ａＸｌ。、Ｎ１６はｎ形不純物拡散層１０ａ、Ｐ形不純
物拡散層１６の拡散深さ、Ｎ１、Ｎ１いＮｉ。はシリコ
ン基板１、不純物拡散層１６．１０の各不純物濃度を示
す。これらの値は目的に応じて種々に選ばれるが、一般
にはほぼ、ｘ、。’：！ｅ　Ｏ〜１４、ｘ　、　、　２
０〜５４、Ｎ１＝１０１３〜１０”ａａ−’、Ｎ、、〜
１０”〜１０”ａｍ−’、Ｎｔｏ　＝　１０１７〜１０
”ａｍ−’ぐらいの範囲に設定される。なお、これらの
濃度については、得られる効果、使用電源電圧などを考
慮して最適値に設定されることは言うまでもない０例え
ば、ｎ形不純物拡散層１０ａとｐ形不純物拡散層１６の
間に印加される電圧が５〜１０Ｖ程度の場合はＮ１いＮ
ｉ６は各々、Ｎ１゜＝１０１″〜１０”ａｓ−’、Ｎ１
．〜１０”〜１０”ａｍ−３程度に設定するのが望まし
い。また、不純物の濃度プロファイルも第１図（ｂ）に
限らず、例えば第１図（ｄ）、（ｅ）、（ｆ）に示す如
く種々変更してもよい。

すなわち、深い領域の濃度をさらに濃くして１０ａと１
６間の接合耐圧を劣化させることなく、電子に対する障
壁としての効果をさらに上げることも可能である。第１
図（ｃ）は、上記のような不純物濃度プロファイルを有
する時の電位分布（上方を負としている）を示したもの
である。（Ｃ）図に示すように、（ｂ）図の不純物濃度
プロファイルに対応して、ｐ形不純物拡散層１６の部分
に電位の山すなわち障壁が形成される。この結果、α線
などの放射線の入射によって発生した電子が、ｎ形不純
物拡散層１０ａの部分に流入しようとしても、大半の電
子はこの電位の山によってはね返され、ｎ形不純物拡散
層１０ａの部分にはほとんど電子は収集されなくなる。

これによって、はとんどソフトエラーの現象を生じなく
なる。

このように、第１図の実施例によれば、α線などの放射
線の入射によって発生する電子に対して電位の障壁を形
成することが可能で、従来問題となったソフトエラー現
象を抜本的に解決することができる。

第２図は本発明の他の実施例を示す断面図であり、ｎ形
不純物拡散層１０ａの他に、データ線に接続されるｎ形
不純物拡散層１０ｂの部分にもｐ形不純物拡散層１６′
を形成したものである。本実施例によれば、データ線に
収集される電子もほとんど無くすことができ、本発明の
効果をさらに完全なものとすることができる。

第３図は、本発明のさらに他の実施例を示すもので、ｐ
形不純物拡散層１６を、日本応用物理学会誌補遺、第１
回東京シー・ニス・ニス・ディ議事録［Ｐｒｏｃ、　１
ｓｔ　ＣＳ　Ｓ　Ｄ　Ｔｏｋｙｏ、　１９６９．　Ｐｐ
。

１０５〜ｌｌＯ，５ｕｐｐｌｅ、Ｊａｐａｎ　　Ｓｏｃ
、ｏｆ　　ＡｐｐｌｉｅｄＰ　ｈｙｓｉｃｓ）などに述
べられているＤＳＡ　（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆ
　Ａｌｉｇｎ　（拡散自己整合）〕−ＭＯ５の手法を用
いて形成した例であり、Ｐ形不純物拡散層１６がｎ形不
純物拡散層１０ａを全面に覆っている点で第１図（ａ）
と異なる。本実施例によれば、６ａをゲート電極とする
ＭＯＳトランジスタのしきい電圧がｐ形不純物拡散層１
６の不純物濃度で制御でき、したがって、電位障壁の形
成としきい電圧の制御を同一の拡散層によって行うこと
が可能になる。

第４図は、本発明のさらに他の実施例を示す断面図であ
り、テクニカル・ダイジェスト・インタナショナル・エ
レクトロン・デバイス・ミーティング［Ｔｅｃｈｎｉｃ
ａｌ　Ｄｉｇｅａｔ　ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ、　１
９７７、　ｐｐ、　２８７Ｎ２９０〕に述べられている
Ｈｉ−Ｃ形メモリセルに本発明を適用した場合である。

Ｈｉ−Ｃ形メモリセルであるので、キャパシタ部は、拡
散層１２（ｎ）、１３（ｐ）によって電位障壁が形成さ
れた構造となっている。したがって、本実施例において
も、他と同様、ソフトエラーの現象を抜本的に解決可能
となる。

次に、第５図を用いて、第１図（ａ）に示した実施例構
成を例に、その実現に好適な製造方法を説明する。第５
図（ａ）には本発明の製造工程途上の構造体が示されて
いる。以下、（ａ）より順次その製造法について述べる
。

（ａ）ｐ形の不純物、例えばボロンを不純物として有す
るシリコン基板１を準備する。不純物の濃度は、前述の
ように、一般に１０１３〜１０１７ａｓ−３程度の範囲
内に設定される１次いでシリコン基板１の主表面に公知
のＬ　ＯＧ　ＯＳ　（Ｌ　ｏｃａｌ　Ｏｘｉｄａｔｉｏ
ｎｃ）ｆ　Ｓ　１ｌｉｃｏｎ）技術により、５ｉｎ２よ
りなる絶縁膜２を形成する。その後ｌＭＯＳトランジス
タのゲート絶縁膜７をシリコン基板表面の酸化により形
成する。その上部に電極６ａ、６ｂおよび絶縁膜１１４
を形成する。電極６ａ、６ｂの材料としてはポリシリコ
ン、Ｗ、Ｍｏなどの高融点金属、ＷＳｉ２、ＭｏＳｉ２
などのシリサイド、あるいはこれらの重ね膜などが使わ
れる。ここで、絶縁膜１１４、電極６ａ、６ｂは、シリ
コン基板１の表面全面に重ねて被着した後に公知のホト
エツチング技術により、同時に形成する。続いて、ｎ形
不純物をイオン打込み技術により、絶縁膜７を通してシ
リコン基板１に注入してｎ形不純物拡散層１０ａ、１０
ｂを形成する。なお、ここで６８直下以外の７を除去し
てイオン打込みすることも可能である。

ｎ形の不純物としては、リン（Ｐ）、ヒ素（Ａｓ）など
がある。不純物の濃度、拡散深さは、一般にそれぞれ、
１０”〜１０”ａｍ−３、Ｏ〜ｌｚ程度の範囲に選ばれ
る。ここで不純物拡散層１０ａ、１０ｂは、電極６８、
絶縁膜１１４および２をマスクとして自己整合的に形成
されることは公知のとおりである。

以上はイオン打込み技術によって不純物拡散層１０ａ、
１０ｂを形成する例であるが、電極６ａ直下以外の絶縁
＠７を除去して、通常の拡散技術により形成することも
できる。次に、８１０２などからなる絶縁膜１１４′を
公知のＣＶ　Ｄ　（ＣｈｅｍｉｃａｌＶ　ａｐｏｒ　Ｄ
　ｅｐｏｓｉｔｉｏｎ、化学的気相堆積）技術によす全
面に被着する。この状態で、全面にドライエツチング２
０２を施し、平面部の絶縁膜１１４′および７を除去す
るが、ドライエツチング２０２の条件を、垂直方向のエ
ツチング速度が水平方向のそれに比べ異常に大きい、い
わゆる異方性のエツチング条件とすることにより、電極
６ａ、６ｂの側面にのみ絶縁膜１１４′を残存させるこ
とができ、第５図（ｂ）のように絶縁膜１４を形成でき
る。ここで、絶縁膜１１４，１１４′の境界は特に表示
していない。

また、ゲート絶縁膜の表示も、簡単のため、電極６３の
直トのみとした。上に述べた異方性エツチングについて
は、電子通（ａ学会編ｒＬｓ１ハンドブックＪ　１９８
４年１１月発行などに詳し５い。

（ｂ）上記のようにして絶縁膜１４を形成した後、ホト
レジスト膜２００を形成して、不純物が、散層１０ｂの
部分を覆う。この状態でイオン打込み技術により、ｐ形
となる不純物、例えばボロン（Ｂ）、を注入してｐ形不
純物拡Ｉ＃！Ｉ層１６を形成する。このとき、Ｔｌ形不
純物拡散層＋Ｏａが絶＆ｉ！＋Ｊ２および電極６　ａを
ンスクとして形成されたのに対し、Ｐ形不純物拡散層１
６は絶縁膜２および１４をマスクとして形成される。し
たがって、絶縁膜２の端部ではｐ形不純物拡散層１６は
ｎ形不純物拡散ＭｌＯａを覆うようになるが、ＭＯＳト
ランジスタのゲート電極６ａの端部ではｎ形不純物拡散
層１０ａはｐ形不純物拡散層１６より露出するようにな
り、ＭＯＳトランジスタの特性は劣化することはない。

このｎ形不純物拡散層１０ａとｐ形不純物拡散層１６の
間隔は絶縁膜１４の厚さによって自己整合的に決定され
る。この間隔が小さい時は絶縁膜１４の形成工程（ＣＶ
Ｄとドライエツチング）を多重に繰返してさらに大きく
することもできる。なお、第５　［’Ｊ（ｂ）において
、ホトレジスト膜２００によってｒ）形不純物拡散層１
０ｂの部分を７スクせずにイオン打込み２０１を行えば
、ｎ形不純物拡散層１０ｂの下部にもｐ形の不純物拡散
層が形成される。すなわち、第２図の実施例が実現でき
る訳である。Ｐ形不純物拡散層１６の不純物濃度は、少
なくとも−・リコン基板１のそれより高い濃度で、一般
に、面〕１＠〜１０１ｔ、−３程度の範囲内に設定され
る。また、その拡散深さは、ｎ形不純物拡散層１０ａの
それより大きい値で、０〜５／Ｊｌ程度の範囲に設定さ
れる。

（ｃ）ホトレジスト膜２００を除去した後、電極１５ａ
、１５ｂを形成する。これらの材料としては前に述べた
電極６ａ、６ｂの材料と同じものが使用可能であるが、
ここではポリシリコンを用いることにする。ポリシリコ
ンにはｎ形の不純物を注入する必要があるが、予めリン
などの不純物をドープしたポリシリコンを被着してもよ
いし、あるいは、被着した後にイオン打込み技術、拡散
技術などにより、不純物を注入してもよい。このとき。

電極１５ａ、１５ｂ内の不純物が、場合によってはｎ形
不純物拡散層１０ａ、１０ｂの拡散深さより深い位置に
まで到達する場合もあるが、予めｐ形不純物拡散層１６
の深さをそれに合せて設定しておけば問題を生じること
はない（第６図）、この構造は、まさにＭＯＳトランジ
スタのホットキャリアに対する耐性を強めるためのＬ　
Ｄ　Ｄ　（Ｌ、ｉｇｈｔｌｙ　Ｄ　ｏｐｓｄＤ　ｒａｉ
ｎ　）構造となる訳であり、ＭＯＳトランジスタの微細
化に適した構造と言える。ＬＤＤ構造の効果の詳細な前
出の文献Ｉ　Ｅ　Ｅ　Ｅ　Ｔｒａｎｓａｃｔｉｏｎｓｏ
ｎ　Ｅ　１ｅｃｔｒｏｎ　Ｄ　ｅｖｉｃｅｓのＶｏｌ、
　Ｅ　Ｄ−２７，Ａｕｇ。

１９８０、　ｐｐ、　１３５９−１３６７などに詳しい
。

次いで、キャパシタの誘電体としての絶縁膜４′を形成
する。この材料としてはＳｉｏ、、Ｓｉ、Ｎ４（シリコ
ン窒化膜）、あるいはＴａ、　Ｔｉ、Ｎｂ、　Ｈｆ、　
Ｚｒ、　Ａｎなどの酸化物、さらにはこれらの材料の複
数の重ね膜などが使用できる。また、形成法としても、
ポリシリコンを直接酸化もしくは窒化して形成する方法
や、ＣＶＤ技術により形成する方法などが採用できる。

第５図（ｃ）には、上述した各種材料の中から適当に選
ばれた材料を、ＣＶＤ技術により被着、形成した例を示
している。

（ｄ）次いで電極３を形成する。材料としては電極６ａ
、６ｂの場合と同様のものが使用できる。

なお、図示のように、電極３の下部以外の絶縁膜４′は
除去しているが、場合によってはそのまま残存させてお
くことも可能である。以上の後、公知の技術を用いて、
第５図では図示省略したが、絶縁膜８、連絡孔１１．配
線９を形成することにより、最終的に第１図（ａ）に示
した構造体を得ることができる。

以上述べた実施例によれば、ｎ形不純物拡散層１０ａお
よびｐ形不純物拡散層１６は自己整合的に形成すること
が可能で、マスク合せ余裕などの無駄な領域を全く必要
としない、また、前に述べたように、ＭｏＳトランジス
タ部の構造を、微細化に適したＬＤＤ構造とすることも
可能である。第６図がその実施例であり、第５図（ａ）
において、ｎ形不純物拡散層１０ａ、１０ｂの形成時に
その深さを比較的浅くし、かつ、第５図（ｃ）での、電
極１５ａ、１５ｂを通してシリコン基板中へ拡散される
不純物の深さを上記より深くすることによって実現でき
る。これにより、ＭｏＳトランジスタの微細化が可能に
なる。この場合の深さや、その不純物濃度については前
出の文献Ｔ　ｒａｎｓａｃｔｉｏｎｓ　ｏｎＥｌｅｃｔ
ｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ、　ＥＤ−２７，Ａ
ｕｇ。

１９８０、　ｐｐ、　１３５９−１３６７などに詳しい
。また、本実施例では、１０ｂを９と接続する際に１５
ｂを介して行なう例を示しているが、１０ｂの部分には
１５ｂは形成せず、９と１０ｂを直接接続する構造もあ
りうる。

以上、本発明を実施例により説明してきたが、本発明の
適用範囲はこれに限定されるものでなく、種々の変形が
可能である。例えば、第１図（ａ）。

第４図などに示したメモリセルの他の種々のメモリセル
にも適用でき１文献Ｉ　Ｅ　Ｅ　Ｅ　　Ｊ　ｏｕｒｎａ
ｌｏｆ　５ｏｌｉｄ　−５ｔａｔａ　Ｃ１ｒｃｕｉｔｓ
、　Ｖｏｌ、　５Ｃ−１９゜Ｎｏ、　５　、　Ｏｃｔ、
　１９８４．　ｐｐ、　６３４〜６４０に述べられてい
るような、シリコン基板に溝を掘ってその側面をキャパ
シタとして利用する形式のメモリセルなどにも適用でき
る。また、第１図（ｂ）で示した不純物濃度のプロファ
イルにおいても種々の変更が可能である０例えば、障壁
の効果をさらに確実とするためにｐ形不純物拡散層１６
を多重に形成して電子障壁の山を複数個設けることもで
きる。

また、ｎ形不純物拡散層１０ａとｐ形不純物拡散層１６
間の接合耐圧の低下を防止するために、ｐ形不純物拡散
層１６をｎ形不純物拡散層１０ａから多少前してより深
い個所に形成することもできる。

さらに、前述の各実施例ではｎチャネル形ＭＯＳトラン
ジスタを例にして説明したが、すべての不純物の導電形
と電位関係を反対にすることによりｐチャネル形ＭＯＳ
トランジスタを用いたものにも、本発明は適用可能であ
る。また、シリコン基板はエピウェハを用いたものや、
メモリセルが、０ＭＯ８構造などで用いられるウェル拡
散層内しこ形成されたものであってもよい。製造方法の
実施例は第１図（、）の構造を中心に説明したが、他の
実施例構造のものについても、第５図で説明した製造方
法と公知の技術を組み合せることにより容易に実現でき
る。例えば第４図の場合は、公知のＨｉ−Ｃセルの製造
方法と、第５図で説明した、電極６ａの側面に絶縁物を
形成してｐ形不純物拡散層１６を形成するなどの技術を
組み合せることによって容易に実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、ＭＯＳトランジ
スタのドレインもしくはソースの拡散層の下部に、それ
とは導電形を異にし不純物濃度がより高い拡散層を設け
ることにより、α線などの放射線の入射による誤動作の
問題を抜本的に解決できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の詳細な説明図で（ａ）
は記憶装置断面図、（ｂ）、（ｄ）。（ｅ）、（ｆ）は基板表面深さ方向の不純物プロファイ
ル例を示す図、（ｅ）は（ｂ）図に対する電位分布図、
第２図、第３図、第４図はそれぞれ本発明の他の実施例
記憶装置を示す断面図、第５図（ａ）〜（ｄ）は本発明
製造方法の一実施例工程の説明用断面図、第６図は第５
図に示した工程により製造される記憶装置の断面図、第
７図、第８図は従来技術による記憶装置の断面図である
。符号の説明１・・・シリコン基板（ｐ形）２・・・絶縁膜（素子間分離用）３・・・キャパシタの電極４．４′・・・絶縁膜（キャパシタ用）５．８．１４．
１１４．１１４′・・・絶縁膜６ａ、６ｂ・・ゲート電
極７・ゲート絶縁膜　　　９・・配線（データ線）１０ａ
、１０ｂ・・・ｎ形不純物拡散層１１・・連絡孔１２．１３・・・拡散層（ｎ形、ｐ形）１５ａ　、　１
５ｂ　−電極

Claims

【特許請求の範囲】

（１）半導体基板の主表面近傍に分布して存在する第１
の導電形の第１の領域内の表面近傍に形成されたＭＯＳ
トランジスタと、その電極の一端が上記ＭＯＳトランジ
スタのソースもしくはドレイン電極の一方に接続された
キャパシタとからなる半導体記憶装置において、上記ソ
ースおよびドレイン電極は上記第１の導電形と異なる第
２の導電形の第２、第３の領域からなり、該第２、第３
の領域のうちの上記キャパシタ電極と接続している方の
領域、あるいは両方の領域、の下部の少なくとも一部に
、上記第１の導電形と同一導電形をもち不純物濃度が上
記第１の領域の不純物濃度より高い第４の領域を設けた
ことを特徴とする半導体記憶装置。
（２）半導体基板の主表面近傍に分布して存在する第１
の導電形の第１の領域内の表面近傍に形成されるＭＯＳ
トランジスタと、その電極の一端が上記ＭＯＳトランジ
スタのソースもしくはドレイン電極の一方に接続される
キャパシタとからなる半導体記憶装置の製造方法におい
て、ＭＯＳトランジスタのゲート電極を形成する工程と
、このゲート電極をマスクとして、ＭＯＳトランジスタ
のソース、ドレイン電極となる第２、第３の領域をイオ
ン打込みもしくは熱拡散法によって上記第２の導電形と
異なる導電形に形成する工程と、上記ゲート電極の側面
に絶縁物を形成する工程と、この絶縁物をマスクとして
、上記第２、第３の領域のうちの一方の領域もしくは両
方の領域の下部の少なくとも一部に、上記第１の導電形
と同一導電形をもち不純物濃度が上記第１の領域の不純
物濃度より高い第４の領域をイオン打込みもしくは熱拡
散法によって形成する工程とを含んで成る半導体記憶装
置の製造方法。