A7 437009 _B7 _ 五、發明說明（1 ) 【發明之所屬技術範圍】 本發明係有關半導體記憶裝置及其製造方法者。 (請先閱讀背面之注意事項再填寫本頁) 【背景技術及發明所欲解決之課題】 半導體記憶裝置係具備記憶格範圍和周邊電路範圍。 記憶格範圍係較周邊電路，所形成之元件爲微細，而且元 件數亦多。半導體記憶裝置之製造時，由於上述密度之不 同，位於周邊電路範圍之臨界的記憶格係接受光之接近效 果或載入效果之影響。由此，會有成爲不良記憶格之情形 〇 本發明係爲解決以往之課題者。本發明之目的係提供 不易接受接近效果或載入效果之影響的構造的半導體記億 裝置及其製造方法者。 【解決課題之手段】 經濟部智慧財產局員工消费合作社印契 (1)有關本發明之半導體記憶裝置係於半導體基板 之主面，具有形成周邊電路之周邊電路範圍及形成記億格 之記憶格範圍的半導體記億裝置中，具備形成於周邊電路 範圍之第1之井區，和形成於記憶格範圍，較第1之井區 爲深但較小之第1導電型之第2之井區，和形成於記億格 範圍，與第2之井區接觸，且與第2之井區同隸深度的第 2之導電型之第3之井區，和形成於記憶格範圍的元件分 離構造者。第2及第3之井區係形成至較元件分離構造以 下之位置。有關本發明之半導體記憶裝置係更具備位於周 -4- 本紙張尺度適用中國國家標準（CNS)A4規格<210 * 297公釐） 經濟部智慧財產局目工消费合作社印製 ! ' 4 3 7 0 0 9 A7 ______B7 五、發明說明（2 ) 邊電路範圍和記憶格範圍之臨界部的臨界範圍，和以與記 憶格同樣之密度形成臨界範圍，與記憶格之場效電晶體同 層，且做爲元件不工作之虛擬元件者。第1之井區係與臨 界範圍接觸，且不與記憶格範圍接觸。 有關本發明之半導體記憶裝置係將第1之井區與臨界 範圍接觸，且不接觸記億格範圍地加以形成，以及於臨界 範圍形成虛擬元件者爲特徵。由此，經由起因周邊電路範 圍之元件密度和記億格範圍之元件密度不同的近接效果或 載入效果，記憶格可防止成爲不良之記億格。即做爲元件 不工作之虛擬元件則接受於第1之井區形成時所產生之近 接效果或載入效果所造成之光阻圖案等易於偏移的影響， 由此，記憶格範圍之電晶體等之元件則可防止接受近接效 果或載入效果之影響 ‘ 與記憶格同樣之密度係意味可達成防止近接效果或載 入效果之記憶格的不良化的密度。因此，與記憶格之密度 完全同一亦可》亦包含可達成上述效果之密度的不同做 爲與記億格同樣之密度的形態，虛擬元件和記憶格則有呈 同樣圖案（井區之寬度，井區之間隔，閘極長度，閘極寬 度，活性範圍面積，閘極電極間距離爲相同）的形態。 然而，第2之井區深度和第3之井區深度爲相同係即 使深度不同，不會產生電晶體間之性能之不平衡時，亦包 含該深度之不同。以上說明之「第2之井區深度和第3之 井區深度爲相同」亦意味此。又，元件分離構造係意味例 如L OCOS氧化膜，半溝槽LOCOS氧化膜或淺溝（ ____ -5- 本紙張尺度適用中圉國秦:標準（CNS)A4規格<210*297公釐） ------1---— I— ---— I — I i 訂 111! i (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局W工消费合作社印製 1 437 0 0 9 a7 _；___B7__ 五、發明說明（3 ) 深度 0 . 4 〜0 . 8ym)。 有關本發明之半導體記憶裝置中，臨界範圔之長度係 於記憶格中，爲1·5格分〜3格分者爲佳。臨界範圍之 長度較1 . 5格分爲小時，於臨界範圍形成第2及第3之 井區時，臨界範圍之井區之圖案的尺寸係不足呈記憶格範 圍之井區之圖案之尺寸（線寬、間隔）。由此，於記憶格 範圍之井區之間隔和臨界範圍之井區之間隔會產生差。結 果，記憶格範圍之井區之圖案的加工精度下降。 然而，如S RAM格，記億格範圍內之井區之切換爲 狹窄間隔與連續方向平行配置的臨界範圍之長度係無需 1 · 5格分以上。可吸收第1之井區形成時之近接效果的 尺寸以上即可。 令臨界範圍之長度爲3格分以下係當令臨界範圍之長 度較3格分爲大時，會成爲半導體記億裝置之面積增大的 原因。 有關本發明之半導體記憶裝置中，於臨界範圍具有井 區連接範圍者爲佳。透過井區連接範圍，於記憶格之井區 ，供給電位。臨界範圍經由兼具井區連接孔範圍，可達半 導體記憶裝置之小型化。 有關本發明之半導體記憶裝置中，第1之井區係具備 η型井區和ρ型井區的二井區，第2及第3之井區係亦形 成於臨界範圍，於第2或第3之井區中的Ρ型者，和第1 之井區之Ρ型井區間，置有第1之井區之η型井區者爲佳 -fi- 本紙張尺度適用中國國家標準（CNS>A4規格<210 / 297公釐） HIIJIIIIIH — · I 1 I I I 1— ^ » — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 437 0 0 9 A7 _____B7 五、發明說明（4 ) 基板電流係會呈鎖住之原因。流於P型井區（η通道 電晶體形成範圍）的基板電流係較流於η型井區（ρ通道 電晶體形成範圍）的基板電流爲大。然後，井區間隔爲小 之記億格範圍及臨界範圍係鎖住範圍爲小。於臨界範圍之 Ρ型之井區和第1之井區之ρ型井區間，可分離臨界範圍 之Ρ型之井區和第1之井區之Ρ型并區。由此，可防止自 第1之井區之ρ型井區向臨界範圍之Ρ型之井區的基板電 流之流入 '提升鎖住承受量。 於此構造之中，半導體基板係爲Ρ型者爲佳。當爲此 構造時，記憶格範圍之Ρ型井區之間，介由半導體基板， 井區之阻抗則下降。由此，記憶格範圍之η通道電晶體和 Ρ通道電晶體中，相對地可減低基板電流大之η通道電晶 體之形成範圍之基板電位的上昇。 有關本發明之半導體記憶裝置中，第1、第2及第3 之井區係負階級井區爲佳。負階級井區係不使用熱擴散， 以高能量離子植入形成之并區。 有關本發明之半導體記憶裝置中，於記億格範圍，形 成CMOS形格之SRAM。COMS形格之SRAM係 格以CMOS構成的SRAM。 於本發明中，第2及3之井區之深度係0 · 5 //m〜 1 . 2//m爲佳•當第2及3之井區之深度較0 . 5#ιη 爲小時，元件分離構造之深度較井區之深度爲大。爲此， 會產生固定井區砲位之井區連接範圍如何形成之問題。當 第2及3之井區之深度較1 . 2 jtzm爲大時，於元件分離 本紙張尺度遶用中國國家標準（CNS)A4規格（210 X 297公« ) ---------- I I I ---I — 訂·！ (請先閱讀背面之注意事項再填寫本頁) 437009 Α7 Β7 ——— 五、發明說明（5 ) 構造之下，會產生當第2及3之井區之重疊變大之問題。 (2 )對於半導體基板之主面，具有周邊電路範圍’ 和記憶格範圍，和位於前述周邊電路範圍和前述記憶格範 圍之臨界部的臨界範圍的半導體記億裝置之製造方法中’ 具備 (a )於前述主表面，形成元件分離構造之工程， 和（b )僅於前述周邊電路範圍，將不純物離子植入 ，形成與前述臨界範圍接觸，且不與前述記憶格範圍接觸 的第1之井區的工程， 和（c )於前述記憶格範圍，將不純物離子植入，形 成較前述第1之井區深度爲小，且形成於較前述元件分離 構造爲下之位置的第1之導電型之第.2之井區的工程， 和（d )於前述記憶格範圍，將不純物離子植入，以 與前述第2之井區同樣之深度，且於較前述元件分離構造 爲下之位置，與前述第2之井區鄰接地形成第2導電型之 第3之井區的工程， 經濟部智慧財產局貝工消费合作社印紫 <請先聞讀背面之注旁華項再填寫本頁> 和（e )於前述記億格範圍形成場效電晶體的工程； 工程（e )係包含於前述臨界範圍，形成以與前述記 憶格同樣之密度，且不做爲元件工作之虛擬元件的工程者 〇 有關本發明之半導體記憶裝置之製造方法係具備虛擬 元件之半導體記憶裝置之製造方法。 於有關本發明之半導體記憶裝置之製造方法中，前述 工程（b )係包含將具備η型井區和P型井區的雙井區| 本紙張尺度適用中國國家楳準（CNS)A4規格（210 X 297公« ) -8- Α7 437 0 υ 9 _Β7__ 五、發明說明（6 ) 使前述η型井區位於·前述臨界範圍側地加以形成的工程， 前述工程（c )係包含在於前述臨界範圍形成前述第2之 井區的工程，工程（d )係包含在於前述臨界範圍形成前 述第3之井區的工程，臨界範圍之前述第2或第3之井區 中，P型之一方則位於前述周邊電路範圍側地加以形成者 爲佳。 此形態係第1之井區之η型井區爲位於第1之井區之 Ρ型井區和臨界範圍之Ρ型井區間的構造之製造方法。 然而，工程（b )之光阻圖案，係可使用正片光阻劑 ，負片光阻劑的任一者。又，工程（c) 、（d)之光阻 圖案雖可使用正片光阻劑，負片光阻劑的任一者，但以正 片光阻劑爲佳。此因光阻圖案之端部之垂直控制性及尺寸 控制性佳之故。 ^ 【發明之實施形態】 【構造說明】 圖1係有關本發明之半導體記憶裝置之一實施形態之 截面圖。此半導體記億裝置係SRAM。如圖1所示，半 導體基板之一例的ρ型矽基板1 0之主表面，係分爲記憶 格範圍1 2、臨界範園1 3及周邊電路範圍1 4。 於記憶格範圍1 2之中，形成ρ井區1 6及鄰接之η 井區1 8。ρ井區1 6和η井區1 8係同樣之深度。ρ井 區1 6及η井區18係負階級井區。於Ρ井區1 6和η井 區1 8之臨界中，此等之井區係_重合。於此臨界上，形成 本纸張尺度適用中國國家標準(CNS)A4規格（210 * 297公釐） --------— I!裝！--—訂-------綠 (靖先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印¾ -9- A7 437 0 0 9 ___B7_ 五、發明說明（7 ) 半溝槽LOCOS氧化膜20。 於P井區1 6中，形成η通道電晶體2 2。η通道電 晶體22係具備閘極電極24 '源極26及汲極28。η 井區18中，形成ρ通道電晶體30。ρ通道電晶體30 係具備閘極電極3 2、源極3 4及汲極3 6。 於記億格範圍1 2之附近，位有臨界範圍1 3。記憶 格範圍1 2之η井區1 8係延伸至臨界範圍1 3。η井區 18之附近中，形成ρ井區19。Ρ井區19係與ρ井區 1 6同樣之深度，以同一之工程形成》Ρ井區1 9係負階 級井區。於η井區1 8和ρ井區1 9之臨界中，此等之井 區則重合。於此臨界上，形成半溝槽L OCO S氧化膜 2 1。 又，於臨界範圍1 3之η井區1 8中‘，形成虛擬電晶 體2 3。虛擬電晶體2 3係具備於源極、汲極形成時所形 成之不純物範圍2 5、2 7及於閘極電極形成時所形成之 多矽層2 9 »虛擬電晶體2 3係呈MO S電晶體之構造， 但不做爲Μ 0 S電晶體工作。虛擬電晶體2 3係經由半溝 槽LOCOS氧化膜31，與做爲記憶格工作之Ρ通道電 晶體3 0分離。 ’ 於P井區19，形成虛擬電晶體33。虛擬電晶體 3 3係具備於源極、汲極形成時所形成之不純物範圍3 7 、3 9及於閘極電極形成時所形成之多矽層3 5。虛擬電 晶體3 3係呈MO S電晶體之構造，但不做爲Μ Ο S電晶 體工作* j 本紙張尺度適用中國_家標準（CNS)A4規格（210 X 297公釐） -------I-----裝---I---—訂 -------絲 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製 -10 _ A7 4370 0 9 ______B7 五、發明說明（8 ) 又’於P井區1_9中，形成井區連接範圍3 8。透過 井區連接範圍3 8 ’於p井區1 9供給電位，固定電晶體 電位。雖未加以圖示，於p井區16、44、η井區18 ，4 2亦形成井區連接範圍。 井區連接範圍3 8。係經由半溝槽LOCOS氧化膜 40，與虛擬電晶體33分離》然而，臨界範圍13之虛 擬電晶體23、33之不純物範圍25、27、37、 39之電位係呈浮動者。說明其理由，。臨界範圍中，例 如閙極尺寸經由設計値被微細加工，呈穿孔範圍低之電晶 體。因此，令不純物範圍25、27、37、39爲浮動 地，可使電流路徑遮斷。 於周邊電路範圍1 4中，於η井區4 2及該鄰近之p 井區4 4。η井區4 2和ρ井區4 4之深度係較η井區 1 8、Ρ井區1 6、1 9之深度爲大。η井區42及ρ井 / 區4 4係負階級并區。於η井區4 2反和ρ井區4 4之臨 - / 界中，此等之井區係重合。於此臨界上I形成半溝槽 LOCOS氧化膜46» η井區4 2中，形成p通道電晶體4 8。p通道電晶 體48係具備閘極電極50及源極/汲極5 2、54 -於 Ρ井區4 4中，形成η通道電晶體5 6。η通道電晶體 5 6係具備閘極電極5 8及源極/汲極6 0、6 2。然而 ，6 4係分離臨界範圍1 3和周邊電路範圍1 4的半溝槽 L 0 C 〇 S氧化膜。 被覆記憶格範圍1 2、臨界範圍13及周邊電路範圍 本紙張尺度適用中國國家標準（CNSM4規格<210X 297公釐;Γ -------I I I I--裝 — II 訂-!!1!線 {請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -11 - 經濟部智慧財產局興工消费合作社印製 437 0 0 9 a? _ B7 五、發明說明（9 ) 1 4地，於矽基板10之主表面，形成層間絕緣膜6 6。 層間絕緣膜6 6中，設置汲極2 8、3 4各別露出之連接 孔。於連接孔中各塡充導電材料6 8、7 0 β層間絕緣膜 6 6上|形成配線膜7 2。經由配線膜7 2及導電材料 68、70，連接汲極28和汲極34。 於層間絕緣膜6 6之上，形成層間絕緣膜7 4。於層 間絕緣膜7 4之上，形成層間絕緣膜7 6。於層間絕緣膜 76上，形成位元線80。於層間絕緣膜66、74、 7 6，形成各連接孔。於此等之連接孔，各塡充導電材料 82、84、86。位元線80係介由導電材料86、墊 片層88、導電材料84、墊片層90及導電材料82， 連接源極2 6。 【製造方法之說明】 說明有關本發明之半導體記憶裝置之一實施形態之製 造方法之一例。首先，如圖2所示，於形成矽氮化物等之 耐氧化防止膜的矽基板1 0之主表面，形成複數之溝道。 然後，於此等之溝道經由LOCO S法形成氧化膜。由此 ，完成厚0.2#m〜〇·7ym之半溝槽LOCOS氧 化膜20、21、31、40、46、64。 接著，如圖3所示，周邊電路範圍1 4之η井區形成 範圍呈開口，形成厚3 . 0//m〜8 . 0#m之光阻圖案 92。在此，半溝槽LOCOS氧化膜6 4之上之光阻圖 案 本紙張尺度適用中國國家標準（CNS)A4规格（210 ¥ 297公爱） I---- ----I I I --Ini ^« — — — — — 1 — (請先Μ讀背面之注意事項再填寫本頁) -12- Α7 437 ϋ ϋ 9 _Β7 _ 五、發明說明（10 ) 9 2中，經由加工圖’案之粗密的近接效果或載入效果，會 產生光阻圖案之尺寸誤差（設計値的偏移）或光阻劑偏移 〇 將光阻圖案9 2做爲光罩，於矽基板1 0植入磷，形 成使井區阻抗下降的低阻抗層9 4。打入能量係5 0 0 KeV〜3MeV，滲雜量爲5e 12〜5 e 1 3。 接著，如圖4所示，周邊電路範圍1 4之p井區形成 範圍呈開口，形成厚3 . Ομπι〜8 . Ομιη之光阻圖案 96。在此1半溝槽LOCOS氧化膜46之上之光阻圖 案 9 6中，經由加工圖案之粗密的近接效果或載入效果，會 產生光阻圖案之尺寸誤差（設計値的偏移）或光阻劑偏移 〇 將光阻圖案9 6做爲光罩，於矽基板1 0植入硼，形 成使井區阻抗下降的低阻抗層9 8 «打入能量係3 ◦ 0 KeV〜2MeV，滲雜量爲5e 12〜5e 1 3。 接著，如圖5所示，記憶格範圍1 2、臨界範圍1 3 及周邊電路範圍1 4之η井區形成範圍呈開口，形成厚 1 . 2//m〜2 . 5ym之光阻圖案1〇〇。 在此，光阻圖案100中、半溝槽LOCOS氧化膜 4 6、6 4之上之部分，經由加工圖案之粗密的近接效果 或載入效果|會產生光阻圖案之尺寸誤差（設計値的偏移 )或光阻劑偏移。此係因爲，.記憶格範圍1 2及臨界範圍 1 3之光阻圖案係對間隔狹窄，周邊電路範圍1 4之光阻 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） — — — — — — — — — — — If--II ^ <1 — — — — — I» (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局具工消費合作社印製 -13- 經濟部智慧財產局MK工消费合作杜印製 437 0 0 9 a? B7 五、發明說明（11 ) 圖案係間隔寬廣*半·溝槽L 0 C〇 S氧化膜4 6、6 4係 位於該臨界。因此，位於光阻圖案1 〇 〇中之半溝槽 LOCOS氧化膜46、6 4的部分，則會接受近接效果 或載入效果之影響。 將光阻圖案1 0 0做爲光罩’於砂基板1 〇植入磷， 首先形成通道阻隔層1 0 2、1 0 3、1 〇4。於半溝槽 L〇C 0 S氧化膜下，防止寄生M〇 S電晶體之動作。打 — 一. 入能量係200KeV〜500KeV ,滲雜量爲 3el2 〜2el3。 接著|將光阻圖案1 0 0做爲光罩，於矽基板1 〇植 入磷，形成穿孔停止層106、107、108。抑制電 晶體之短通道效果。打入能量係lOOKeV〜200 KeV，滲雜量爲2 e 12〜1 e 1 3然而，穿孔停止 層106、107，108係亦可使用砷加以形成。此時 ，打入能量係1 50KeV〜300KeV，滲雜量爲 2 e 1 2 〜1 e 1 3 接著，將光阻圖案1 0 0做爲光罩，於矽基板1 0植 入離子，形成通道滲雜層110、·1 11、112。是爲 調整電晶體之vth »通道滲雜層110、111、112 係經由單獨或組合以下之（a ) 、（ b ) 、（ C )加以形 成。. (a) 磷、2〇KeV 〜l〇〇KeV，lel2 〜 1 e 1 3 (b) 二氟化硼、3〇KeV 〜l〇〇KeV， ___ -14- 本紙張尺度通用中國圉家標準（CNS)A4規格（210 χ 297公釐） ------ ---- ---1—----1 (請先閲讀背面之注意事項再填寫本頁) A7 437 0 〇 9 ___B7__ 五、發明說明（12 ) 1 e 1 2 〜1 e 1 3 (c)硼、l〇KeV 〜50KeV，lel2 〜 {請先閱讀背面之注意事項再填寫本頁) 1 e 1 3 經由以上之工程，於記憶格範圍1 2，包含通道阻隔 層102、穿孔停止層106及通道滲雜層1 10，且於 臨界範圍1 3，完成包含通道阻隔層1 〇 3、穿孔停止層 1 0 7及通道滲雜層1 1 1的η井區1 8。於周邊電路範 圍1 4中，完成包含通道阻隔層1 〇 4、穿孔停止層 1 0 8及通道滲雜層1 1 2的&井區4 2。 如圖6所示，記憶格範圍1 2、臨界範圍1 3及周邊 電路範圍14之ρ井區形成範圍呈開口，形成厚1 · 2 Am〜2 . 5//m之光阻圖案1 14 »在此，光阻圖案 1 14中、半溝槽LOCOS氧化膜2 1·、64之上之部 分|經由加工圖案之粗密的近接效果或載入效果，會產生 光阻圖案之尺寸誤差（設計値的偏移）或光阻劑偏移· 瓞濟部智慧財產局員工消费合作社印製 將光阻圖案1 1 4做爲光罩，於矽基板1 0植入硼， 形成通道阻隔層1 16、1 17、1 18 -打入能量係 lOOKeV〜30〇KeV，滲雜量爲3e 12〜 2 e 1 3 ° 接著，將光阻圖案1 1 4做爲光罩，於矽基板1 0植 入硼，形成穿孔停止層1 20 ' 1 2 1、1 2 2。打入能 量係5 OKeV〜2 00KeV，滲雜量爲2e 1 2〜 1 e 13。然而，穿孔停止層120、121、122係 經由打入能量，與通道阻隔層1 1 6、1 1 7、1 1 8重 本紙張尺度適用中a國家標準<CNS)A4規格（210 X 297公釐） -15- ? 4 3 7 0 Ο 9 Α7 _Β7____ 五、發明說明（13 ) 疊。此時係經由一次離子植入，形成兼具兩者之層》 (請先Μ讀背面之注意事項再填寫本頁) 接著’將光阻圖案1 1 4做爲光罩，於矽基板1 〇植 入離子，形成通道滲雜層124、125、126。通道 滲雜層1 24 ' 1 25、1 26係經由單獨或組合以下之 (a ) 、（ b ) 、（ c )加以形成。 (a) 磷、20KeV 〜lOOKeV， lel2~ 1 e 1 3 (b) 二氟化硼、30KeV 〜l〇〇KeV， 1 e 1 2 〜1 e 1 3 (c) 硼，lOKeV 〜50KeV，lel2 〜 1 e 1 3 經由以上之工程，於記億格範圍1 2，完成包含通道 阻隔層11 6、穿孔停止層1 2 0及通道滲雜層1 2 4的 P井區16。於臨界範圍13，完成包含通道阻隔層 1 1 7、穿孔停止層1 2 1 1及通道滲雜層1 2 5的p井 . ί 經濟部智慧財產局貝工消费合作社印製 區1 9。於周邊電路範圍1 4中，完成包含通道阻隔層 1 18、穿孔停止層122及通道滲雜層126的ρ井區 4 4» 如圖7所示，經由使用通常之步驟技術，形成η通道 電晶體2 2、ρ通道電晶體30、虛擬電晶體2 3、虛擬 電晶體3 3、Ρ通道電晶體48，η通道電晶體5 6。然 而，於ρ井區1 9中，於ρ通道電晶體之形成時1經由使 用之離子植入，形成井區連接範圍38。 虛擬電晶體3 3、2 3係各與記憶格範圍1 2之η通 -16-____ 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐）- A7 4 3 7 0 U 9 _____B7 五、發明說明（14 ) (請先閱讀背面之注意事項再填寫本頁) 道電晶體2 2、p通.道電晶體3 0呈同樣之圖案（井區之 寬度、井區之間隔、閘極長度、閘極寬度、活性範圍面積 、閘極電極間距離爲相同）。由此，令記億格範圍1 2之 元件密度和臨界範圍13之元件密度爲相同》 圖7，如前所述，因爲近接效果或載入效果之原因， 於半溝槽LOCOS氧化膜21、64、46下；於P井 區1 9、η井區42、p井區44之端部之形成位置會產 生偏移。但是•經由半溝槽LOCOS氧化膜2 1分離之 虛擬電晶體2 3、3 3係於臨界範圍1 3 <虛擬電晶體 23 ' 33之不純物範圍25、27、37、39係浮動 者。因此，p井區19進入η井區18時，不#星生鎖住 。又，半溝槽LOCOS氧化膜64、46係於周邊電路 範圍1 4。周邊電路範圍1 4係一般而言在於面積上有餘 地。因此’令半溝槽L 0 C 0 S氧化膜之分離寬度變寬地 ，可避免鎖住。 經濟部智慧財產局負工消费合作社印製 然而，於圖7之中，省略顯示通道阻隔層1 〇 2、 103、104、116、117、118，穿孔停止層 106'107'108'120'121'122'M 道滲雜層 110、111、112、124、125、 1 2 6線之圖不。 然後，經由通常之步驟技術，完成圖1所示構成。 【井區之構造之說明】 將有關此實施形態之半導體記憶裝置之井區構造，由 本紙張尺度適用令國國家標準（CNS)A4规格（210 X 297公釐） -17- A7 437 0 〇 9 _;_B7 五、發明說明（15 ) (請先閱讀背面之注意事項再填寫本頁) 濃度之觀點加以說明·。井區之形成條件係以後述之「証明 效果之實驗說明」之表1之深并區B、淺井區之欄所顯示 之値。 圖11係顯示周邊電路範圍之P井區形成範圍的第四 次離子植入後之井區濃度。距離係自矽基板之主表面之井 區深度方向之長度者。又，濃度係以對數加以表示。因此 ，例如 1 7 係 1 X 1 0 1 7 / c m 2。 周邊電路範圍中，以打入能量及滲雜量不同之四次離 子注入，形成P井區。經由，沿井區之深度方向，有四個 濃度尖峰（1?1、？2、？3、？4)。？1係顯示通道滲雜 層，P 2係穿孔阻止層、P 3係通道阻隔層、P 4係井區阻 抗下降之阻抗層的位置。以下所說明之圖表距離、濃度、 尖峰（P!、P2、P3、P4)係與圖1 1中之此等同義。 圖1 2係顯示形成閘極氧化膜，呈閘極電極之多矽膜 之退火後測定之井區濃度。P井區係可知有4個濃度之尖 峰（Pl、P2、P3、P4)。 經濟部智慧財產局具工消費合作社印製 圖13係顯示周邊電路範圍之η井區形成範圍的第四 次離子植入後之井區濃度。周邊電路範圍中，以打入能量 及滲雜量不同之四次離子注入，形成η井區。因此，沿井 區之深度方向，有四個濃度尖峰（Pi、Ρ2、Ρ3、ρ4) 。然而，圖1 4係顯示形成閘極氧化膜，呈閘極電極之多 矽膜之退火後測定之井區濃度-η井區係可知有4個濃度 之尖峰（Pi'Pz'Pa' Pa)。 圖15係顯示記億格範圍之P井區形成輥圍的第三次 -18- 本紙張尺度適用_國國家標準（CNS)A4规格（210 X 297公* ) A7 4370 0 9 B7___ 五、發明說明（16 ) <請先間讀背面之注意事項再填寫本頁) 離子植入後之井區濃·度。記憶格範圍中，以打入能量及滲 雜量不同之三次離子注入，形成P井區。因此，沿井區之 深度方向，有三個濃度尖峰（Pi，P2、p3)。然而， 圖1 6係顯示形成閘極氧化膜，呈閘極電極之多矽膜之退 火後測定之井區濃度》P井區係可知有三個濃度之尖峰（ P 1 ' P 2 ' P 3 ) 0 圖17係顯示記憶格範圍之η井區形成範圍的第三次 離子植入後之井區濃度。記憶格範圍中，以打入能量及滲 雜量不同之三次離子注入，形成Ρ井區。因此，沿井區之 深度方向，有三個濃度尖峰（Pi、Ρ2，ρ3)。然而， 圖1 6係顯示形成閘極氧化膜，呈閘極電極之多矽膜之退 火後測定之井區濃度。η井區係可知有三個濃度之尖峰（ Pi ' P 2 ' P 3 )。 【效果說明】 經濟部智慧財產局員工消費合作社印製 有關此實施形態之半導體記億裝置係將記億格範圔 1 2之井區之深度，較周邊電路範圍1 4之井區之深度娛 小者爲特徵。由此，可降低轉住之產生的可能性，縮小記 億格範圍之η井區和ρ弁區間之元件分離構造的長度。說 明此理由。 (1 )鎖住係寄生MO S之泄放電流或基板電流，和 基板阻抗之積爲一定値以上時會產生。爲使基板阻抗下降 ，需形成深井區。光阻圖案之厚度和井區之深度係呈比例 者。因此，爲了形成深井區，需將光阻圖案之厚度變大。 -19- 本纸張尺度適用中國國家標準（CNS)Ai规格（210 X 297公釐） A7 r 4370^9 _____B7__ 五、發明說明（17 ) 但是，於厚光阻‘圖案形成深井區之時’如圖1所示’ 於周邊電路範圍14，例如於半溝槽LOCOS氧化膜 4 6下，大爲重合η井區4 2和P井區4 4。將此理由使 用圖8加以說明。 (2 )圖8係顯示於元件分離構造1 3 0上，形成光 阻圖案1 3 2之狀態。1 3 6係顯示光阻端部’即光阻圖 案1 3 2之端部。1 3 4係顯示設計上之光阻圖案。 1 3 8係顯示光阻端部’即設計上之光阻圖案1 3 4之端 部。 符號a係顯示近接效果或載入效果所產生之光阻端部 之位置之後退距離。符號b係顯示烘烤光阻圖案時之光阻 劑之上端部的收縮距離。光阻劑端部1 3 6之上部係較光 阻劑端部1 3 8之上部’可知僅後退a +b之形成位置。 1 4 0係顯示令設計上之光阻圖案1 3 4做爲光罩形 成井區時之井區端部。1 4 2係令設計上之光阻圖案 1 3 2做爲光罩形成井區時之井區端部。井區端部1 4 2 之上部係較井區端部1 4 0之上部，受到光阻劑端部 1 3 6之上部之形成位置後退之影響，僅前進符號c所示 之距離。因此，鄰近之井區的置入則變大，重叠則會變大 。將由此所產生之影響使用圖9加以說明》 如圖9所示，當P井區J 5 0和η井區1 5 2重合爲 大之時，Ρ型源極/汲極1 5 4和ρ井區1 5 0之距離d 及η型源極/汲極1 5 6和η井區1 5 2之距離e係經由 井與形成時之離子之打入滲雜量，一方或一共變短。經由 -20-_ ------ ! ---! I ---ί .JI?· 111---- (請先g讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消f合作杜印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 437 0 〇 9 _B7 五、發明說明（18 ) 此等距離變短，例如‘距離e變短之時，自η型源極/汲極 1 56透過ρ井區1 50 ,到達η井區1 5 2之寄生 MO S之泄放電流則易於流入。此係起因於寄生MO S之 實效通道長度變短。此寄生MO S之泄放電流有呈鎖住之 觸發電流。 另一方面，厚度爲小，例如於2 /zm以下之光阻圖案 中，形成井區時，可使此重疊變得較小。此係於光阻圖案 之端部，不會有光阻劑端部之位置之後退距離a之產生或 光阻劑之上端部之收縮距離b之產生^ 然而，將元件分離構造1 5 8之長度f變大時，可使 距離d、e不變短。在尺寸上有餘地之周邊電路範圍中， 可使元件分離構造158之長度f變大。但是，尺寸無餘 地之記億格範圍中，使元件分離構造1 5 8之長度f變大 .時，會違反記億格之微細化的期望》 (3 )然而，於周邊電路範圍中，爲配置通道寬度爲 大之驅動能力高的電晶體的基板電流値爲大。因此，爲防 止鎖住，需使基板阻抗下障•因此，周邊電路範圍中，需 使井區深度變大。另一方面，記億格範圍中，構成記憶格 之電晶體之尺寸爲小之故，基板電流之値爲小。因此，令 基板阻抗不需太下％，即可防止鎖住。因此，記憶格範圍 中，可使井區之深度變小。 經由以上所述，記憶格範圍1 2中，可使井區深度變 小。由此’ p井區和η并區之重叠變小，..降低鎖住之產生 可能性。 本紙張尺度適用1f1國國家標準（CNS)A4規格（210 X 297公釐） I--II ---— II i I I I I I 訂· ！ I I I I <請先《讀背面之注ί項再填寫本頁) 經濟部智慧財產局貝工消t合作社印製 -21 - Α7 Λ37 Ο 〇 9 _Β7 _ 五、發明說明（19 ) 【証明效果之實驗說明】 爲証明上述效果進行實驗。首先，形成深井區（深 2. Ο #ΠΊ)，且形成半溝槽LOCOS氧化膜之長度爲 不同之複數樣本及淺并區（深0 . 8 vm)，且準備半溝 槽L 0 C 0 S氧化膜之長度爲不同之複數樣本。將井區形 成條件示於表1。然而，半溝槽LOCOS氧化膜之膜功 爲 〇 . 4 g m 。 ------------裝--- (請先閱讀背面之ii+m-項再填寫本頁> 訂---------線 經-^部智慧財產局具工消费合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -22- 3 4
9 U U A7B7 五、發明說明（20 ) 【表1】 經濟部智慧財產局員工消f合作社印製 深井區A 涂井區B 淺井區 \ 正片光阻劑膜厚 3.8 // m 3.8 m 2.0 # m η (1)低阻抗層 Ρ P \ 井 1.2MeV 1.2MeV 區 1E13 1E13 \ (2)通道阻隔層 Ρ P P 360KeV 360KeV 360KeV 4E12 6E12 6E12 (3)穿孔停止層 Ρ P P 180KeV 180KeV 180KeV 2E12 2E12 2E12 (4)通道滲雜層 bf2 BF2 BFi 70KeV 70KeV 70KeV 6E12 6E12 6E12 Ρ (1)低阻抗層 B · · B 井 700KeV 700KeV 區 1E13 1E13 \ (2)通道阻隔層 B B B 150KeV 150KeV 150KeV 4E12 8E12 8E12 (3)穿孔停止層 B B B 80KeV 80KeV 80KeV 4E12 8E12 8E12 (4)通道滲雜層 BFi BF2 B F 2 70KeV . 70KeV 70KeV 3.5E12 3.5E12 3.5E12 11--------裝---一---—訂---------韓 <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中®國家標準（CNS>A4規格（210 χ 297公t ) -9^- » 4370 0 9 A7 _ ____ 五、發明說明（21 ) {請先閱讀背面之注意事項再填寫本頁) 測定此等之樣本之泄放電流。測定條件係如下所述。 於η井區之電位5 V，p井區之電位〇v、n通道電晶體 之源極0 V、汲極5 V、η通道電晶體之閘極5 V之條件 下，測定自η井區向η通道電晶體之源極流動之電流。又 ，於η井區之電位5V，ρ井區之電位〇ν、ρ通道電晶 體之源極5 V、汲極〇 V、ρ通道電晶體之閘極〇 ν之條 件下，測定自Ρ井區向Ρ通道電晶體之源極流動之電流。 然後，將測定結果示於圖1 0。黑圓圈係顯示深井區 Α之資料，白圓圈係顯示深井區Β之資料，X係顯示淺井 區之資料》考核測定結果之前，令通過元件分離構造 1 5 8之中央的垂直線1 6 0爲基準，將自此垂直線 1 6 0至P型源極/汲極1 5 4的距離呈L2。因此，例如 0 . 5#m係顯示半溝槽LOCOS氧化膜之長度爲 1 . 0 // m之樣本。 如圖10所示，淺井區中，ρ井區、η井區皆不需接 近至距離0 . 5 .// m，泄放電流係較深井區呈低値。此係 將記憶格範圍之井區之深度較周邊電路範圍之井區深度爲 ------. 經濟部智慧財產局員工消费合作社印製 小之時，較將記憶格範圍之井區之深度同於周邊電路範圍 之井區深度之情形，於記億格範圍半溝槽L 0 C 0 S氧化 膜4 6之長度即使爲小，亦不增加寄生Μ Ο S之泄放電流 -—. ，鎖住之產生可能性亦小。 【其他之效果說明】 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 4 3 7 u u 9 A7 Β7 五、發明說明（22 ) (1 )如圖1所示，根據此實施形態，將η井區4 2 .....— - — (請先閱讀背面之注意事項再填寫本頁) 與臨界範圍1 3接觸，且不與記憶格範圍1 2接觸地加以 形成，以及於臨界範圍1 3形成虛擬電晶體2 3、3 3爲 特徵者。由此，以近接效果或載入效果，例如於半溝槽 LOCOS氧化膜21、64、46下，於Ρ井區19、 η井區4 2、p井區4 4之端部形成位置產生偏移時，可 防J；鎖ji—之多受量的下降。 (2 )如圖1所示，根據此實施形態時，於臨界範圍 1 3具有井區連接範圍3 8。因此，經由臨界範圍1 3兼 并區連接範圍3 8，可達SRAM之小型化。 (3 )如圖1所示，根據此實施形態時，於P井區 19和P井區44間，位有η井區42。由此，可分離P 井區1 9和Ρ井區44。因此可防止自Ρ井區1 9向基板 電流流入，可璦.立綠住..老赛量。 經濟部智慧財產局員工消費合作社印製 又，矽基板1 0係P型。當此構造之時，記憶格範圍 1 2之Ρ型并區則介由矽基板1 0連接，使井區之阻抗下 降。由此，可減低相對基板電流大的η通道電晶體之形成 範圍之基板電位的上昇。 (4 )如圖1所示，根據此實施形態時，臨界範_圍 13之不純物範圍25、27'37、3 9兰電位係呈浮 動。因此，自井區向不純物範圍25、27、37、39 之泄放路徑則被切斷。然而，令臨界範圍1 3之不純物範 圍3 7，3 9與η井區4 2同電位之時，可達成同樣之效 果。 本紙張尺度適用t國國家標單（CNS)A4規格（210 * 297公釐〉 -25- Α7 ί 4370 0 9 ____Β7_____ 五、發明說明（23 ) (5 )如圖1所示，根據此實施形態時’ 11井區1 8 之深度和Ρ井區1 6之深度爲相同者。因此’於記億格範 圍1 2中，不會產生井區深度不同爲原因之電晶體間之性 能的不平衡。 (6 )如圖1所示，根據此實施形態時，因此’可使 Ρ井區1 6、η井區1 8延伸至井區連接範圍（未圖示） 。因此，令Ρ井區1 6、η井區1 8可各別容易連接於井 區連接範圍》 (7)如圖1所示，根據此實施形態時，Ρ井區I6 及η井區1 8係形成於較半溝槽LOCOS氧化膜爲下之 位置。因此，可避免源極26、36及汲極28、34過 淺。 (8 )如圖1所示，根據此實施形態時，形成於P井 區1 6之源極及汲極2 8深度，和形成於η井區1 8之汲 極3 4及源極3 6深度爲相同者。由此，於記憶格範圍 1 2，不會產生源極、汲極深度不同爲原因之電晶體性能 的不平衡。 ~ (9 )如圖1所示，根據此實施形態時，記憶格範圍 1 2、臨界範圍1 3、周邊電路範圍1 4係皆爲雙井構 造。因此，於η井區4 2及ρ井區44所成範圍，各形成 低阻抗層之後，於η井區1 8之範圍和η井區4 2所成範 圍，可同時形成通道阻隔層、穿孔阻止層，通道滲雜層。 由此，可達工程次簡化。 -26- 本紙張尺度適用+國國家標準（CNS)A4规格（210 * 297公釐） -------------裝.！-----訂---------絲 {請先閱讀背面之it意事項再填寫本頁) 經濟部智慧財產局貝工消t合作杜印製 經濟部智慧財產局貝工消费合作社印契 ：'€13 7 Ο Ο 9 a? __Β7___ 五、發明說明（24 ) 【圖面之簡單說明】· 【圖1】 有關本發明半導體記憶裝置之一實施形態的截面圖。 【圖2】 有關說明本發明半導體記億裝置之一實施形態的第1 製造工程的截面圖。 【圖3】 有關說明本發明半導體記憶裝置之一實施形態的第2 製造工程的截面圖。 【圖4】 有關說明本發明半導體記憶裝置之一實施彤態的第3 製造工程的截面圖。 【圖5】 有關說朋本發明半導體記憶裝置之一實施形態的第4 製造工程的截面圖。 【圖6】 有關說明本發明半導體記憶裝置之一實施形態的第5 製造工程的截面圖。 【圖7】 有關說明本發明半導體記憶裝置之一實施形態的第6 製造工程的截面圖。 【圖8】 說明光阻圖案形狀變化的截面圖。 【圖9】 -27- 本纸張尺度適用中國國家標準（CNS>A4規格<210 * 297公釐） II --I --- * — I ! ! I t — I I ! I (锖先閲讀背面之注意事項再填寫本頁) A7 '4370 〇 9 _B7__ 五、發明說明（25 ) 說明鎖住的截面圖。 【圖1 0】 顯示井區深度和泄放電流關係之圖表- 【圖1 1】 顯示周邊電路範圍之P井區形成範圍之第四次離子植 入後之井區濃度圖表。 【圖1 2】 顯示測定周邊電路範圍之P井區形成範圍之第四次離 子植入，然後形成閘極氧化膜，呈閘極氧化膜之多矽膜之 退火後的井區濃度圖表。 【圖1 3】 顯示周邊電路範圍之η井區形成範圍之第四次離子植 入後之井區濃度圖表。 【圓1 4】 顯示測定周邊電路範圍之η井區形成範圍之第四次離 子植入，然後形成閘極氧化膜，呈閘極氧化膜之多矽膜之 退火後的井區濃度圖表。 【圖1 5】 顯示周邊電路範圍之Ρ'井區形成範圍之第三次離子植 入後之井區濃度圖表。 【圖1 6】 顯示測定周邊電路範圍之Ρ井區形成範圍之第三次離 子植入，然後形成閘極氧化膜，呈閘極氧化膜之多矽膜之 退火後的井區濃度圖表。 _ 本紙張尺度適用中國國家標準（CNS)A4規格<210 * 297公釐） - -- - - - -----· I I I — ！ I 訂_ I I I I (請先閲讀背面之注意事項再填窝本頁) 經濟部智慧財產局員工消费合作社印製 -28- A7 ! 437 0 〇 9 ______B7 _ 五、發明說明（26 ) 【圖1 7】 顯示記億格範圍之η井區形成範圍之第三次離子植入 後之井區濃度圖表。 【圖1 8】 顯示測定記憶格範圍之η井區形成範圍之第三次離子 植入’然後形成閘極氧化膜，呈閘極氧化膜之多矽膜之退 火後的井區濃度圖表。 【符號說明】 (請先閱讀背面之注意事項再填寫本頁) 4 8 2 0 經濟部智慧財產局員工消t合作社印製 2 2 2 2 2 2 2 3 5、2 6 8 矽基板 記億格範圍 臨界範圍 周邊電路範圍 ρ井區 η井區 Ρ井區 半溝槽LOCOS氧化膜 半溝槽LOCOS氧化膜 η通道電晶體2 2 虛擬電晶體 7 不純物範圍 源極 汲極 多矽層 表紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐〉 29- 437009 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（27 ) 3 0 p通道電晶體 3 3 虛擬電 晶體 3 4 汲極 3 5 多矽層 3 6 源極 3 7 不純物 範圍 3 8 井區連 接範圍 3 9 不純物 範圍· 4 8 Ρ通道 電晶體 5 2 源極/ 汲極 5 4 源極/ 汲極 5 6 η通道 電晶體 6 0 源極/ 汲極 6 2 源極/ 汲極 9 2 光阻圖 案 9 4 低阻抗 層 9 6 光阻圖 案 9 8 低阻抗 層 1 0 0 光阻圖 案 1 0 2 ' •10 3 、1 0 4 通 道 阻隔 層 1 0 6， 10 7 '10 8 穿 孔 停止 層 1 1 0 ' 111 '112 通 道 滲雜 層 1 1 4 光阻圖 案 _ 30- ί請先閱讀背面之注意事項再填寫本頁) 表紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 437009 A7 B7 五、發明說明（28 ) 1 1 6 ' 1 1 7 ' 1 1 8 1 2 0 ' 1 2 1、1 2 2 1 2 4、1 2 5 、1 2 6 通道阻隔層 穿孔停止層 通道滲雜層 — II---- --------—--訂--—------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 私紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公嫠） -31