KR100313779B1 - 고일드의반도체장치및그제조방법 - Google Patents

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가네꼬 히사시
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Abstract

개시된 내용은, 반도체부, 상기 반도체부내의 확산층, 상기 확산층에 인접한반도체부상의 절연층과 상기 절연층상의 전도층으로 이루어진 적층구조를 포함하는반도체장치에 관한 것이다. 상기 적층구조의 측벽상에는 폭 W를 가지는 절연스페이서를 형성한다. 상기 확산층과 상기 전도층간의 옴접촉을 확립하기 위한 공통접점홀을 가지는 절연체부가 설치된다. 이 공통접점홀의 중심축은 상기 전도층의 가장자리로부터 W/2의 거리에 위치되어서, 상기 공통접점홀을 통해서 외부로 노출된 상기 확산층 및 상기 전도층 부분들이 실질적으로 동일한 면적들을 가진다.

Description

고일드의 반도체장치 및 그 제조방법
본 발명은 대개 반도체장치에 관한 것으로, 보다 상세하게는, 반도체장치의일드가 개선된 반도체장치 및 그 제조방법에 관한 것이다.
종래의 반도체장치에서는, 절연층 및 전도층으로 이루어진 적층구조가 반도체부 상에 형성되고, 이 적층구조의 측벽상에 스페이서들이 설치되고 나서, 확산층이 반도체부 내에 형성되어서, 확산층의 일 가장자리가 스페이스들 중 하나와 인접한다. 절연체부(insulater body)가 형성되고 나서, 확산층과 전도층간의 옴접촉 (ohmic contact)을 확립하기 위해 절연체부 내에 공통접점홀이 만들어진다. 보통, 공통접점홀은, 그 수직중심축이 전도층의 가장자리와 일직선이 되도록 위치된다.
그러나, 종래에는 제조시의 점검단계에서 발견되는 장치의 결함으로 인해 반도체장치의 일드가 낮았다.
본 발명의 목적은 반도체장치의 일드를 증가시키는 것이다.
도 1은 종래의 스태틱 랜덤-액세스 메모리의 유닛셀의 회로도이며,
도 2는 도 1의 유닛셀의 레이아웃도이며,
도 3a 및 3b는 셀의 일부분을 형성하는 일련의 공정들을 설명하기 위한, 도 1의 3-3선에 따른 유닛셀의 일부분의 단면도이며,
도 4는 종래의 유닛셀의 접점홀을 한 기준점으로부터 중심을 벗어나서 배치한 함수로 표시된 공통접점저항의 도표이며,
도 5는 본 발명에 따른 유닛셀의 레이아웃도이며,
도 6은 도 5의 6-6선에 따른 단면도이며,
도 7은 본 발명의 유닛셀의 접점홀을 한 기준점으로부터 중심을 벗어나서 배치한 함수로 표시된 공통접점저항의 도표이며,
도 8은 도 5의 6-6선에 따른 본 발명의 변형된 실시형태의 단면도이다.
본 발명은, 홀의 중심축으로부터의 거리에 대한 함수로서 변화하는 홀접촉저항이 그 축에 대해서 비대칭이라는 것에 근거한다.
본 발명의 한 특징에 따라서, 반도체부, 반도체부 내의 확산층, 확산층에 인접한 반도체부상의 절연층 및 절연층상의 전도층으로 이루어진 적층구조, 이 적층구조의 측벽상에 있는 폭 W를 가지는 절연스페이서 및, 확산층과 전도층간의 옴접촉을 확립하기 위한 공통접점홀을 구비하며, 공통접점홀의 중심축이 상기 전도층의가장자리로부터 W/2거리에 위치해서, 공통접점홀을 통해 외부로 노출된 확산층 및전도층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부를 포함하는 반도체장치를 제공한다.
제 2의 특징에 따라서, 본 발명은, 반도체부, 반도체부 내의 확산층, 확산층에 인접한 반도체부상의 절연층, 절연층상의 폴리실리콘층 및 폴리실리콘층상의 제1의 실리사이드층으로 이루어진 적층구조, 적층구조의 측벽상의 절연스페이서, 확산층 내에 있으며, 그 가장자리가 스페이서의 폭만큼 상기 적층구조의 가장자리로부터 떨어져 있는 제 2의 실리사이드층 및, 제 1 및 제 2의 실리사이드층들 사이에 옴접촉을 확립하기 위한 공통접점홀을 구비하며, 상기 공통접점홀의 중심축을 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 공통접점홀을 통해 외부로 노출된 제 1 및 제 2의 실리사이드층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부를 포함하는 반도체장치를 제공한다.
제 3의 특징에 따라서, 본 발명은, 반도체부를 형성하는 단계, 반도체부상의절연층 및 절연층상의 전도층으로 구성된 적층구조를 형성하는 단계, 적층구조의 측벽상에 있으며, 각각이 폭 W를 가지는 절연스페이서들을 형성하는 단계, 반도체부 내에 확산층을 형성해서, 그 확산층의 가장자리가 스페이서들 중 하나와 인접하도록 하는 단계, 절연체부를 형성하는 단계 및, 확산층과 전도층간의 옴접촉을 확립하기 위해 공통접점홀을 절연체부에 형성하며, 상기 공통접점홀의 중심축을 적층구조의 가장자리로부터 W/2거리에 위치시켜서, 공통접점홀을 통해 외부로 노출된 확산층 및 전도층 부분들이 실질적으로 동일한 면적들을 가지게 하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
제 4의 특징에 따라서, 본 발명은, 반도체부를 형성하는 단계, 반도체부 상의 절연층, 절연층상의 폴리실리콘층 및 폴리실리콘층상의 제 1의 실리사이드층으 로 이루어진 적층구조를 형성하는 단계, 상기 적층구조의 측벽상에 절연스페이서들을 형성하는 단계, 상기 반도체부 내에 확산층을 형성해서, 확산층의 가장자리가 스페이서들 중 하나와 인접하게 하는 단계, 확산층들 내에 제 2의 실리사이드층을형성해서, 제 2의 실리사이드층의 가장자리가 스페이서들 중 하나와 인접하게 하는단계, 절연체부를 형성하는 단계 및, 절연체부내에 제 1 및 제 2의 실리사이드층들간에 옴접촉을 확립하기 위한 공통접점홀을 형성하며, 상기 공통접점홀의 중심축이제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치해서, 공통접점홀을 통해 외부로 노출된 확산층과 전도층 부분들이 실질적으로 동일한 면적들을가지도록 하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명을 첨부도면들을 참고해서 보다 상세히 설명한다.
본 발명의 상세한 설명에 앞서서, 도 1∼4를 참고하여 전형적인 예로서 스태틱 RAM을 사용하여 종래의 문제점을 설명한다.
도 1에 도시하듯이, 종래의 스태틱RAM의 6-트랜지스터 유닛셀은, 한 쌍의 드라이버게이트(1 및 1')와 한 쌍의 트랜스퍼게이트(3 및 3')로 구성되어 있다. 각각의 드라이버게이트들(1 및 1')은 PMOS트랜지스터 "p"와 NMOS트랜지스터 "n"으로 구성된다. 드라이버게이트 트랜지스터들의(1p 및 1n) 게이트전극들은 함께 접속되어 있고, 회로노드 또는 드라이버-게이트 트랜지스터들(1'p 및 1'n)의 드레인들이 접속되어 있는 공통접점(5')에 교차 결합되며, 드라이버-게이트 트랜지스터들(1'p 및 1'n)의 게이트전극들은 함께 접속되어 있고 회로노드 또는 드라이버-게이트 트랜지스터들(1p 및 1n)의 드레인들이 접속된 공통접점(5)에 교차 결합되어있다. 양 드라이버-게이트 PMOS트랜지스터들(1p 및 1'p)의 소스들은 전압원 VDD에 접속되어 있고, 양 드라이버-게이트 NMOS트랜지스터들(1n 및 1'n)의 소스들은 그라운드에 접속되어 있다. 각 트랜스퍼게이트들(3 및 3')은 게이트가 워드선(7)에 접속된 NMOS트랜지스터로 구성된다. 트랜스퍼-게이트 NMOS트랜지스터(3n)의 소스는 회로노드(9)의 비트선(8)에 접속되며, 드레인은 회로노드(5)에 접속되고, 트랜스퍼-게이트 NMOS트랜지스터(3'n)는 소스가 회로노드(9')의 비트선(8')에 접속되고, 드레인은 공통접점(5')에 접속된다.
유닛메모리셀의 레이아웃은 도 2에 도시한다. 드라이버게이트(1)에서, PMOS트랜지스터(1p)는 트랜지스터(1p)의 소스영역이 접점(15)을 통해 전압원 VDD에 접속되고, 드레인영역이 접점(17)을 통해 금속층(18)에 접속된, p형 확산층(11)에 의해형성된다. NMOS트랜지스터(1n)는 반전된 L자 형의 n형 확산층(12)을 수평으로 연장한 부분에 의해 형성된다. 트랜지스터(1n)의 소스영역은 접점(16)을 통해 그라운드에 접속되며, 드레인영역은 도 1의 회로노드(5)를 형성하는 접점을 통해 금속층(18)에 접속된다. 트랜지스터들(1p 및 1n)의 채널영역들은 둘다 폴리실리콘게이트(13)에 접속된다.
드라이버게이트(1')의 레이아웃은 드라이버게이트(1)의 레이아웃과 비슷하다. PMOS트랜지스터(1'p)는, 트랜지스터(1'p)의 소스영역이 접점(15')을 통해 전압원 VDD에 접속되고, 드레인영역이 접점(17')을 통해 금속층(18')에 접속된 p형 확산층(11')에 의해 형성된다. NM0S트랜지스터(1'n)는 반전된 L자 형의 n형 확산층(12')을 수평으로 연장한 부분에 의해 형성된다. 트랜지스터(1'n)의 소스영역은 접점(16')을 통해 그라운드에 접속되며, 드레인영역은 공통접점(5')을 통해 접속되어 있다. 트랜지스터들(1'p 및 1'n)의에 채널영역들은 둘다 폴리실리콘게이트(13')에 접속된다.
트랜지스터들(1p 및 1n)의 드레인들이 함께 접속된 폴리실리콘게이트(13)는, 다른 하나의 드라이버게이트(1')의 영역 내에서 수평으로 연장하는 형태이며, 공통접점(5')에 접속된다. 비슷하게, 트랜지스터들(1'p 및 1'n)의 드레인들이 함께 접속된 폴리실리콘게이트(13')는 수평으로 연장되어서 공통접점(5)에 접속된다.
NMOS트랜스퍼-게이트 트랜지스터(3n)는, 트랜지스터(3n)의 소스영역이 접점(9)을 통해 워드선(7)에 접속되어 있고 드레인영역이 공통접점(17) 및 공통접점(5)에 접속되어 있는 n형 확산층(12)의 수직 연장부로 형성된다. NMOS트랜스퍼-게이트 트랜지스터(3'n)도 비슷하게, 트랜지스터(3'n)의 소스영역이 접점(9')을 통해 워드선(7)에 접속되어 있는 n-형 확산층(12')의 수직 연장부에 의해 형성된다.
공통접점(5)을 둘러싸는 유닛셀 부분의 수직 단면도를 도 3a 및 3b에 도시하는 일련의 단계로 형성한다. 도 3a에 도시하듯이, 단면부는 p형 실리콘기판(21)상에 형성된 p-형 웰(22)을 포함한다. p형 웰(22)에 이온-주입을 행해서 n형 확산층(12)을 형성하고 국부산화법을 사용해서 웰(22)에 채널스톱퍼(23)를 형성한다. 그리고 나서, 실리콘이산화막(24)을 p형 웰(22)상에 형성해서, n형 확산층(12)의 가장자리로부터 채널스톱퍼(23)의 가장자리 위의 지점까지 연장하는 웰(22) 영역을 덮는다. 폴리실리콘게이트(13') 부분은 실리콘-이산화막(24)상에 형성 된다.
메모리셀의 시트저항을 감소하기 위해, 폴리실리콘게이트(13')의 표면 및 n형 확산층을 실리사이드층으로 덮는다. 우선, 폴리실리콘게이트(13')를 실리사이드층(25)으로 덮고, 절연 측벽스페이서들(26a 및 26b)을 상기 층들(24, 13' 및 25)로 이루어진 적층구조의 측벽상에 배치한다. 그리고 나서, 실리사이드층(27)을 p형 확산층(11)뿐만 아니라 n형 확산층(12)상에 배치한다. 측벽스페이서들(26a 및 26b)은 폴리실리콘게이트(13')로부터 모든 확산층 영역들의 실리사이드층을 분리한다.
그리고 나서, 메모리셀이 층간막(28)으로 피복되고, 포토레지스트(29)가 제공되어서 층간막(28)의 일부분을 노출시킨다. 그리고 나서, 포토레지스트(29)를 통해 메모리셀에 방사선을 조사하고 나서, 도 3b에 도시하듯이 공통접점(5)용 공통접점홀을 에칭 형성한다. 이 에칭공정으로, 측벽스페이서(26a)가 제거되어서, 실리사이드층(25, 27) 부분뿐만 아니라 n형 확산층(12)의 일부분을 잔존시켜서, 공통접점의 홀(5)을 통해 외부로 노출시킨다. 공통접점의 홀(5)을 전도물질로 채워서 n-형 확산층(12)의 드레인영역을 폴리실리콘게이트(13')와 옴접촉 시킨다.
일반적으로 포토레지스트(29)는 공통접점홀(5)의 중심축이 실리사이드층(25)의 가장자리와 정렬하도록 배치한다. 공통접점(5') 주변의 반도체구조가 공통접점(5)의 구조와 동일하기 때문에, 공통접점(5) 주변의 구조에 대해서만 설명한다. 공통접점홀(5) 내에 노출되어 있는 실리사이드층들(25 및 27)의 면적들이 서로 동일하지 않기 때문에, 공통접점(5)의 저항은 상당히 비대칭성을 나타낸다.
도 4에 도시하듯이, 의도적으로 홀중심을 도표의 수평축상의 기준점 0에 위치시키고 이 중심을 벗어나서 홀을 배치시킨 함수로 표시된 저항곡선에 있어서, 기 준점 0에서 오른쪽으로 공통홀(5)이 0.05㎛의 거리에 위치하면 저항이 뚜렷이 증가하는 반면, 홀(5)이 기준점으로부터 왼쪽으로 0.14㎛의 거리에 위치할 때까지는 거의 스태디상태를 유지한다.
고유의 제조오차에 의해, 이 비대칭적인 접점저항특징은 장치고장의 원인이되며, 그래서 낮은 일드를 나타낸다.
또한, 측벽스페이서(26a)가 존재하던 확산층(12)의 표면부가 필요한 불순물이 결핍되어 있어서, 실리사이드층(27)의 부존재로 인해 물리적으로 마모되는 경향이 있다. 결과적으로 이 메모리셀은 원하지 않는 누설전류를 일으킨다.
도 5는 본 발명에 따른 스태틱 RAM유닛셀의 레이아웃을 도시하는 도이다. 도 5에서, 도 2의 주요부분에 해당하는 부분은 도 2에서 사용하던 것과 동일한 부호로 표시한다. 본 발명에서는, 접점들(30 및 30')이 종래의 공통접점들(5 및 5')에 해당한다. 공통접점들(30 및 30')은 각각 폴리실리콘게이트(13' 및 13)로부터 약간 벗어나서 위치한다.
도 6은 공통접점(30) 주변의 구조를 상세히 도시한다. 공통접점홀(30)은 그중심이 실리사이드층(25)의 가장자리로부터 W/2의 거리에 위치하도록 배치되며, 여기에서 W는 측벽스페이서들(26a 및 26b)의 폭이다. 이 폭이 제거된 측벽스페이서 (26a)의 폭과 동일해서, 실리사이드층들(25 및 27)의 가장자리간의 공간과 동일하다는 것이 주목된다. 그래서, 본 발명에서는 접점홀(30)의 중심이 두 실리사이드층들의 가장자리로부터 동일한 거리에 위치하도록 하였다. 공통접점홀(30)을 통해서 외부로 노출된 실리사이드층들(25 및 27)의 면적은 동일한 크기이다.
도 7의 유닛셀의 저항곡선은 도 5에 도시하듯이 중심을 벗어난 배치에 의한함수로서 표시된다. 의도적인 홀중심[즉, 실리사이드층들(25 및 27)의 양 가장자리로부터 W/2]는 도표의 수평축상에 기준점 0으로 표시된다. 공통접점홀(30)을 기준점으로부터 0.09㎛의 거리에 배치하면, 실질적으로 대칭적인 저항이 나타난다. 그래서, 공통접점홀(30)의 위치는 ± 0.09㎛의 오차범위 내에 있다.
바람직한 실시형태에서는, 30∼70keV의 에너지 레벨에서 5× 1014cm-2∼5× 1015cm-2의 도즈로 공통접점홀(30)의 노출면 내로 도핑되는 인등의 n형 불순물을 주입하는 것이 유용하다. 이 불순물을 도핑한 결과, n형 확산영역(31)이 만들어져서, 실리사이드층(27)에 의해 피복되어 있지 않은 n형 확산층(12)의 불순물농도를 증가시키는 효과를 발생한다. 이런 방식으로 원치 않는 누설전류가 제거된다. 결과적으로, 공통접점들(30 및 30')에서의 저항은 감소해서, 스태틱 RAM의 읽기/쓰기 동작을 고속으로 하는 것이 가능하다.
누설전류의 문제는 도 8에 도시한 실시형태에 의해서도 또한 해결될 수 있다. 본 실시형태에서는, 측벽스페이서들(26a 및 26b)을 공통접점홀(30)이 만들어지기 전에 형성하는 경우, 항-에칭물질을 사용해서, 스페이서(26a)가 에칭물질에 의한 부식에 저항해서, 32로 표시되듯이 손상되지 않고 잔존한다. 이러한 항-에칭 물질은 층간막(28)과 다른 기질일 수 있다. 만일 실리콘이산화물이 층간막(28)으로 사용된다면, 실리콘질화물이 측벽스페이서들(26a 및 26b)로 사용되고, 20%의 산화물-대-질화물의 선택비가 적용되는 공정을 사용하는 것에 의해 상기 막(28)이 에칭된다.
본 발명의 구성에 의해, 일드가 향상된 반도체장치를 제공할 수 있다.

Claims (14)

  1. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24)과 상기 절연층 상의 전도층(13'; 13)으로 이루어진 적층구조; 상기 적층구조의 측벽상에 있는 폭 W를 가지는 절연스페이서(26b); 및 상기 확산층(12; 11')과 상기 전도층(13'; 13)간의 옴접촉을 확립하기 위한 공통접점홀을 구비하며, 상기 공통접점홀의 중심축을 상기 전도층의 가장자리로부터 W/2거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 확산층 및 상기 전도층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 반도체장치.
  2. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24), 상기 절연층상의 폴리실리콘층(13'; 13) 및 상기 폴리실리콘층(13'; 13) 상의 제 1의 실리사이드층(25)으로 이루어진 적층구조; 상기 적층구조의 측벽상의 절연스페이서(26b); 상기 확산층 내에 있으며, 가장자리가 상기 스페이서의 폭만큼 상기 적층구조의 가장자리로부터 떨어져 있는 제 2의 실리사이드층(27); 및 상기 제 1 및 제 2의 실리사이드층들(25, 27)간에 옴접촉을 확립하기 위한 공통접점홀(30; 30')을 구비하며, 상기 공통접점홀의 중심축을 상기 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 제 1 및 제 2의 실리사이드층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 반도체장치.
  3. 제 2항에 있어서, 상기 제 2의 실리사이드층(27) 및 상기 확산층(12; 11')이상기 확산층의 전도형과 동일한 전도형의 불순물로 도핑된 부분(31)을 공유하는 것을 특징으로 하는 반도체장치.
  4. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24), 상기 절연층상의 폴리실리콘층(13'; 13) 및 상기 폴리실리콘층(13'; 13) 상의 제 1의 실리사이드층(25)으로 이루어진 적층구조; 상기 적층구조의 각 측벽상의 절연스페이서들(26a, 26b); 상기 확산층 내에 있으며, 가장자리가 상기 스페이서들(26a) 중 하나와 인접해있는 제 2의 실리사이드층(27); 및 상기 제 1의 실리사이드층(27)과 상기 제 2의 실리사이드층(13'; 13)간의 옴접촉을 확립하는 공통접점홀(30; 30')을 구비하며, 상기 공통접점홀의 중심축을 상기 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 제 1 및 제 2의 실리사이드층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 반도체장치.
  5. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24)과 상기 절연층상의 전도층(13'; 13)으로 이루어진 적층구조; 상기 적층구조의 측벽상에 있는 폭 W를 가지는 절연스페이서(26b); 및 상기 확산층(12; 11')의 일부분과 상기 전도층(13'; 13) 사이에 옴접촉을 확립하는 공통접점홀(30; 30')을 가지며, 상기 공통접점홀의 중심축을 상기 전도층의 가장자리로부터 W/2거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 확산층 및 상기 전도층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 스태틱 랜덤-액세스 메모리의 유닛셀.
  6. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24), 상기 절연층상의 폴리실리콘층(13'; 13) 및 상기 폴리실리콘층(13'; 13) 상의 제 1의 실리사이드층(25)으로 이루어진 적층구조; 상기 적층구조의 측벽상의 절연스페이서(26b); 상기 확산층 내에 있으며, 가장자리가 상기 스페이서의 폭만큼 상기 제 1의 실리사이드층의 가장자리로부터 떨어져 있는 제 2의 실리사이드층(27); 및 상기 제 1 및 제 2의 실리사이드층들(25, 27)간에 옴접촉을 확립하는 공통접점홀(30; 30')을 가지며, 상기 공통접점홀의 중심축을 상기 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 제 1 및 제 2의 실리사이드층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 스태틱-랜덤-액세스 메모리의 유닛셀.
  7. 제 6항에 있어서, 상기 제 2의 실리사이드층(27)과 상기 확산층(12; 11')이상기 확산층의 전도형과 동일한 전도형의 불순물로 도핑된 일부분(31)을 공유하는것을 특징으로 하는 유닛셀.
  8. 반도체부(21, 22, 23); 상기 반도체부 내의 확산층(12; 11'); 상기 확산층에 인접한 상기 반도체부 상의 절연층(24), 상기 절연층상의 폴리실리콘층(13'; 13) 및 상기 폴리실리콘층(13'; 13) 상의 제 1의 실리사이드층(25)으로 이루어진 적층구조; 상기 적층구조의 각 측벽상의 절연스페이서들(26a, 26b); 상기 확산층 내에 있으며, 가장자리가 상기 스페이서들(26a) 중 하나와 인접해 있는 제 2의 실리사이드층(27); 및 상기 제 1의 실리사이드층(27)과 상기 제 2의 실리사이드층들(13'; 13)간에 옴접촉을 확립하기 위한 공통접점홀(30; 30')을 가지며, 상기 공통접점홀의 중심측을 상기 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 제 1 및 제 2의 실리사이드층 부분들이 실질적으로 동일한 면적들을 가지는 절연체부(28)를 포함하는 스태틱 랜덤-액세스 메모리의 유닛셀.
  9. a) 반도체부(21, 22, 23)를 형성하는 단계;
    b) 상기 반도체부상의 절연층(24)과 상기 절연층상의 전도층(13'; 13)으로 이루어진 적층구조를 형성하는 단계;
    c) 상기 적층구조의 측벽상에 있는 각각이 폭 W를 가지는 절연스페이서들 (26a, 26b)을 형성하는 단계;
    d) 상기 반도체부 내에 확산층(12; 11')을 형성해서, 상기 확산층의 가장자리가 상기 스페이서들(26a) 중 하나와 인접하도록 하는 단계;
    e) 절연체부(28)를 형성하는 단계; 및
    f) 상기 확산층(12; 11')과 상기 전도층(13'; 13)간의 옴접촉을 확립하기 위한 공통접점홀(30; 30')을 상기 절연체부 내에 형성하며, 상기 공통접점홀의 중심축을 상기 적층구조의 가장자리로부터 W/2거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 확산층 및 상기 전도층 부분들이 실질적으로 동일한 면적들을 가지게 하는 단계를 포함하는 반도체장치의 제조방법.
  10. 제 9항에 있어서, 상기 방법이 상기 공통접점홀 내에 위치하고 있는 상기 스페이서들(26a) 중 하나를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10항에 있어서, 상기 방법이 상기 공통접점홀을 통해 상기 확산층의 전도형과 동일한 전도형의 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는반도체장치의 제조방법.
  12. a) 반도체부(21, 22, 23)를 형성하는 단계;
    b) 상기 반도체부 상의 절연층(24), 상기 절연층상의 폴리실리콘층(13'; 13)및 상기 폴리실리콘층상의 제 1의 실리사이드층(25)으로 이루어진 적층구조를 형성하는 단계;
    c) 상기 적층구조의 측벽상에 절연스페이서들(26a, 26b)을 형성하는 단계;
    d) 상기 반도체부 내에 확산층(12; 11')을 형성해서, 상기 확산층의 가장자리가 상기 스페이서들(26a) 중 하나와 인접하게 하는 단계;
    e) 상기 확산층 내에 제 2의 실리사이드층(27)을 형성해서, 상기 제 2의 실리사이드층의 가장자리가 상기 스페이서들(26a) 중 하나와 인접하게 하는 단계;
    f) 절연체부(28)를 형성하는 단계; 및
    g) 상기 제 1 및 제 2의 실리사이드층들(25, 27) 간에 옴접촉을 확립하기 위한 공통접점홀(30; 30')을 상기 절연체부 내에 형성하며, 상기 공통접점홀의 중심축을 상기 제 1 및 제 2의 실리사이드층들의 가장자리로부터 동일한 거리에 위치시켜서, 상기 공통접점홀을 통해 외부로 노출된 상기 확산층 및 상기 전도층 부분들이 실질적으로 동일한 면적들을 가지게 하는 단계를 포함하는 반도체장치의 제조방법.
  13. 제 12항에 있어서, 상기 방법이, 상기 공통접점홀 내에 위치한 상기 스페이서들(26a) 중 하나를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 13항에 있어서, 상기 공통접점홀을 통해서 상기 확산층의 전도형과 동일한 전도형의 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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