CN1132249C - 静态随机存取存储单元及其制造方法 - Google Patents

Abstract

一种静态随机存取存储器单元，包括：第一半导体本体；在第一半导体本体中的扩散层；和在第一半导体本体上与扩散层相邻的绝缘层和在绝缘层上的导电层的叠层结构。在叠层结构的侧壁上形成其宽度为W的绝缘间隔层。设置第二半导体本体，其具有用于在扩散层与导电层之间建立欧姆接触的共用接触孔。共用接触孔有位于距导电层边缘W/2处的中心轴，从而使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。

Description

静态随机存取存储器单元及其制造方法

技术领域

本发明涉及半导体，特别涉及成品率提高的静态随机存取存储器单元及其制造方法。

背景技术

在第一半导体本体(body)上形成绝缘层与导电层叠层结构的已知半导体器件中，在叠层结构的侧壁上配置间隔层，然后在第一半导体本体上形成扩散层，使扩散层的一个边缘与一个间隔层相邻。形成第二半导体本体，然后在第二半导体本体中产生用于在扩散层与导电层之间建立欧姆接触的共用接触孔。按惯例设置共用孔，使其垂直中心轴与导电层的边缘对准。

可是，由于在制造的检验阶段中反映出有器件不良品，因而现有技术半导体器件的成品率低。

发明内容

因此，本发明的目的是提高半导体器件的成品率。

本发明基于这样的发现：作为距该孔中心轴距离的函数而变化的孔的接触电阻，相对于该轴是不对称的。

按照本发明的第一方案，提供一种静态随机存取存储器单元，它包括：第一半导体本体；在第一半导体本体中的扩散层；在第一半导体本体上与扩散层相邻的绝缘层和在绝缘层上的导电层的叠层结构；在叠层结构的侧壁上的绝缘间隔层，间隔层的宽度为W；和第二半导体本体，具有用于在扩散层与导电层之间建立欧姆接触的共用接触孔，共用接触孔的中心轴位于距导电层边缘W/2处，使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。

按照第二方案，本发明提供一种静态随机存取存储器单元的制造方法，包括下列步骤：形成第一半导体本体；形成在第一半导体本体上的绝缘层和在绝缘层上的导电层的叠层结构；在叠层结构的侧壁上形成绝缘间隔层，每个间隔层的宽度为W；在第一半导体本体中形成扩散层，使扩散层的边缘与一个间隔层相邻；形成第二半导体本体；和在第二半导体本体中形成共用接触孔，用于在扩散层与导电层之间建立欧姆接触，共用接触孔的中心轴位于距叠层结构边缘W/2处，使扩散层和导电层通过共用接触孔暴露于外部的那一部分具有大体相等的面积。

附图说明

参照附图将详细地说明本发明，其中：

图1是常规静态随机存取存储器的基本单元的电路图；

图2是图1的基本单元的布局图；

图3A和3B是沿图1的3-3线取的基本单元一部分的剖面图，用于说明形成单元那部分的连续工艺；

图4是表示共用接触电阻的曲线图，按照从指定参考点到作为现有技术基本单元的接触孔中心的距离的函数描绘。

图5是本发明基本单元的布局图；

图6是沿图5中6-6线取的剖面图；

图7是表示共用接触电阻的曲线图，按照从指定参考点到本发明基本单元的接触孔中心的距离的函数描绘；和

图8是沿图5中6-6线取的本发明改进的实施例的剖面图。

具体实施方式

在详细说明本发明之前，用静态RAM作为典型实例，参照图1-4说明现有技术中的问题对理解本发明会有所帮助。

如图1所示，由一对驱动门1和1′、一对传输门3和3′构成常规静态RAM的6个晶体管基本单元。由PMOS晶体管“p”和NMOS晶体管“n”构成每一个驱动门1和1′。驱动门晶体管1p和1n的栅极连接在一起并交叉耦接(cross-coupled)到连接驱动门晶体管1p′和1n′的漏极的电路结点或共用触点5′上，驱动门晶体管1p′和1n′的栅极连接在一起并交叉耦接到连接驱动门晶体管1p和1n的漏极的电路结点或共用触点5上。驱动门PMOS晶体管1p和1p′的源极连接到电压源V_DD上，驱动门NMOS晶体管1n和1n′的源极接地。由其栅极与字线7相连的NMOS晶体管构成第一个传输门3和3′。传输门NMOS晶体管3n的源极在电路结点9与位线8连接，漏极与电路结点5相连；传输门NMOS晶体管3′n的源极在电路结点9′与位线8′连接，漏极与共用结点5′相连。

图2中示出基本存储器单元的布图。在驱动门1中，由P型扩散层11形成PMOS晶体管1p，晶体管1p的源区通过触点15与电压源V_DD连接，漏区通过触点17与金属层18连接。由倒L形n型扩散层12的水平延伸部分形成NMOS晶体管1n。晶体管1n的源区通过触点16接地，漏区通过构成图1的电路结点5的触点与金属层18连接。晶体管1p和1n的沟道区都与多晶硅栅13连接。

驱动门1′的布图类似于驱动门1的布图。由P型扩散层11′形成PMOS晶体管1′p，晶体管1′p的源区通过触点15′与电压源V_DD连接，漏区通过触点17′与金属层18′连接。由倒L形n型扩散层12′的水平延伸部分形成NMOS晶体管1′n。晶体管1′n的源区通过触点16′接地，漏区通过共用触点5′与金属层18′连接。晶体管1′p和1′n的沟道区都与多晶硅栅13′连接。

与晶体管1p和1n的漏区共同连接的多晶硅栅13被这样成形，使其水平延伸到另一驱动门1′的区域内并与共用触点5′连接。类似地，与晶体管1′p和1′n的源区共同连接的多晶硅栅13′的水平延伸部分与共用触点5连接。

由n型扩散层12的垂直延伸部分形成NMOS传输门晶体管3n，晶体管3n的源区通过触点9与字线7连接，漏区与共用触点5和触点17连接。由n型扩散层12′的垂直延伸部分类似地形成NMOS传输门晶体管3′n，晶体管3′n的源区通过触点9′与字线7连接。晶体管3′n的漏区与触点17′和共用触点5′连接。

如图3A和3B所示，逐级形成包围共用触点5的基本单元一部分的垂直剖面。如图3A所示，剖面部分有形成于p型硅衬底21上的p型阱22。离子注入p型阱22，形成n型扩散层12，用局部氧化技术在阱22中形成沟道中止层23。然后在p型阱22上形成二氧化硅层24，使其覆盖从n型扩散层12的边缘延伸到沟道中止层23边缘外一个点的阱22的区域。在二氧化硅层24上形成多晶硅栅13′的一部分。

为了减小存储器单元的薄层电阻，用硅化物层涂覆多晶硅栅13′和n型扩散层的表面。首先用硅化物层25涂覆多晶硅栅13′，在层24、13′和25的叠层结构的侧壁上淀积绝缘侧壁间隔层26a和26b。然后在n型扩散层12和p型扩散层11上淀积硅化物层27。侧壁间隔层26a和26b使所有扩散层区域的硅化物层与多晶硅栅13′电隔离。

接着用层间膜28覆盖存储器单元，并设置光刻胶层29以露出一部分层间膜25。然后通过光刻胶层29辐射存储器单元，对其进行腐蚀，形成用于共用触点5的共用接触孔，如图3B所示。用该腐蚀工艺，还除去侧壁间隔层26a，使一部分n型扩散层12和一部分硅化物层25、27通过共用触点5的孔暴露于外部。随后用导电材料填充共用触点5的孔，使得n型扩散层12的漏区与多晶硅栅13′欧姆接触。

按惯例设置光刻胶层29，使得共用接触孔5的中心轴与硅化物层25的边缘对准。由于围绕共用触点5′的半导体结构与共用触点5的情形相同，因而其描述仅限于围绕共用触点5的那些结构。因在共用接触孔5中露出的硅化物层25和27的区域相互不相等，所以共用触点5的电阻呈现明显的不对称特性。

如图4的电阻曲线所示，其作为离开中心的位移的函数，其指定的孔中心位于图中水平轴上的参考点0，接触孔5从参考点0到右侧0.05μm的位移显示出电阻的显著增加，而把接触孔5设置于从参考点到左侧0.14μm的距离时电阻几乎仍维持稳定的状态。

由于固有的制造公差，该不对称的接触电阻特性是引起器件失效并由此降低成品率的原因。

此外，发现在有侧壁间隔层26a的扩散层12的表面部分所需的杂质被耗尽，并因缺乏硅化物层27而有被物理磨穿的趋势。结果，存储器单元产生不希望的漏电流。

图5是表示本发明静态RAM基本单元的布图。图5中，明显对应于图2中的那些部分被标以与图2中的该部分相同的标号。在本发明中，与现有技术中的共用触点5和5′相应地设置触点30和30′。稍稍离开多晶硅栅13′和13分别设置共用触点30和30′

图6详细地示出共用触点30周围的结构。已知设置共用触点30，使其中心位于距硅化物层25边缘为W/2处，其中W是每个侧壁间隔层26a和26b的宽度。注意该宽度等于除去的侧壁间隔层26a的宽度，因而等于在硅化物层25与27的边缘之间的间距。所以，本发明要使接触孔30的中心位于距两个硅化物层边缘相等距离之处。通过共用接触孔30暴露于外部的硅化物层25和27的区域大小相等。

如图7所示，作为距中心的距离的函数描绘出图5中基本单元的电阻曲线。用图中水平轴上的参考点0表示指定的孔中心(即距硅化物层25和27的边缘皆为W/2)。由图可知，共用接触孔30偏移参考点0在0.09μm的距离内时，显示大体对称的欧姆关系。这样，可在±0.09μm的公差范围之内设置共用接触孔30。

在最佳实施例中，最好按5×10¹⁴cm^-2～5×10¹⁵cm^-2的剂量在30～70keV的能量水平将如磷之类的n型杂质掺入共用接触孔30的露出区域中。该掺入的杂质有效地增加了未被硅化物层27覆盖的n型扩散层12的那些区域的杂质浓度，导致n型扩散区31的产生。以这种方式消除不希望的漏电流。结果，减小了共用接触孔30和30′的电阻，使静态RAM的高速读出/写入操作成为可能。

用图8中所示的实施例也可解决漏电流问题。在该实施例中，当在产生共用接触孔30之前形成侧壁间隔层26a和26b时，使用由抗腐蚀材料构成的材料，从而间隔层26a抵抗腐蚀材料的腐蚀，如标号32所示那样保持接触。这种抗腐蚀材料可以是与层间膜28不同的物质。如果用二氧化硅作为层间膜28，那么可用氮化硅作为侧壁间隔层26a和26b，用其中使用20％的氧氮之比的工艺腐蚀膜28。

Claims (7)

1.一种静态随机存取存储器单元，包括：

第一半导体本体(21，22，23)；

在所述第一半导体本体中的扩散层(12；11′)；

在所述第一半导体本体上与所述扩散层相邻的绝缘层(24)和在所述绝缘层上的导电层(13′；13)的叠层结构；

在所述叠层结构的侧壁上的绝缘间隔层(26b)，所述间隔层的宽度为W；和

第二半导体本体(28)，具有用于在所述扩散层(12；11′)与所述导电层(13′；13)之间建立欧姆接触的共用接触孔(30；30′)，所述共用接触孔的中心轴距所述导电层边缘W/2，使所述扩散层和所述导电层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。

2.根据权利要求1所述的静态随机存取存储器单元，还包括：

在所述多晶硅层(13′；13)上的第一硅化物层(25)；

在所述扩散层中的第二硅化物层(27)，所述第二硅化物层有一边缘，该边缘与所述叠层结构的侧壁之间的距离与所述间隔层的宽度相等，

其中所述中心轴位于离所述第二硅化物层的所述边缘和所述叠层结构的所述侧壁等距离的位置处，

其中在所述侧壁和所述第二硅化物层的所述边缘之间的一部分所述扩散层暴露在所述共用接触孔中并具有比所述扩散层杂质浓度大的杂质浓度。

3.根据权利要求2所述的静态随机存取存储器单元，其中，所述第二硅化物层(27)和所述扩散层(12；11′)共用部分(31)，该部分(31)掺有与所述扩散层导电类型相同的导电类型的杂质。

4.一种静态随机存取存储器单元的制造方法，包括下列步骤：

a)形成第一半导体本体(21，22，23)；

b)形成在所述第一半导体本体上的绝缘层(24)和在所述绝缘层上的导电层(13′；13)的叠层结构；

c)在所述叠层结构的侧壁上形成绝缘间隔层(26a，26b)，每个所述间隔层的宽度为W；和

d)在所述第一半导体本体中形成扩散层(12；11′)，使所述扩散层的边缘与一个所述间隔层(26a)相邻；

e)形成第二半导体本体(28)；和

f)在所述第二半导体本体中形成共用接触孔(30；30′)，用于在所述扩散层(12；11′)与所述导电层(13′；13)之间建立欧姆接触，所述共用接触孔的中心轴位于距所述叠层结构边缘W/2处，使所述扩散层和所述导电层通过所述共用接触孔暴露于外部的那一部分具有大体相等的面积。

5.根据权利要求4所述的方法，还包括除去位于所述共用接触孔中的一个所述间隔层(26a)的步骤。

6.根据权利要求5所述的方法，还包括通过所述共用接触孔掺杂其导电类型与所述扩散层的导电类型相同的杂质。

7.根据权利要求4、5和6所述的方法，还包括如下步骤：

在执行步骤(b)之前，在所述多晶硅层(13’；13)上形成第一硅化物层(25)；和

在所述扩散层上形成第二硅化物层(27)，所述第二硅化物层具有一边缘，该边缘与所述叠层结构的侧壁之间的距离和所述间隔层的宽度相等，以使所述共用接触孔的所述中心轴位于离所述第二硅化物层的所述边缘和所述叠层结构的所述侧壁等距离的位置处。

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