JPH06283679A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06283679A JPH06283679A JP5069978A JP6997893A JPH06283679A JP H06283679 A JPH06283679 A JP H06283679A JP 5069978 A JP5069978 A JP 5069978A JP 6997893 A JP6997893 A JP 6997893A JP H06283679 A JPH06283679 A JP H06283679A
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- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ｎチャネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタのゲート寸法を同一に維持したまま
でパンチスルーを抑制でき、かつ集積度の向上にも対応
可能な半導体装置の製造方法を提供する。 【構成】 ｐウェル領域９の表面上に形成された絶縁層
１に異方性エッチングが施され、ゲート電極配線層２
ｂ、３ｂの側壁部を覆う第１の幅を有するサイドウォー
ル１ｂが形成される。ｎウェル領域８の上に形成された
絶縁層１に異方性エッチングが施され、ゲート電極配線
層２ａ、３ａの側壁部を覆う第１の幅よりも大きい第２
の幅を有するサイドウォール１ａが形成される。このサ
イドウォール１ｂ等をマスクとしてシリコン基板７にｎ
+ 不純物拡散領域５ｂが形成される。また、サイドウォ
ール１ａ等をマスクとしてシリコン基板７にｐ+ 不純物
拡散領域４ｂが形成される。
ＭＯＳトランジスタのゲート寸法を同一に維持したまま
でパンチスルーを抑制でき、かつ集積度の向上にも対応
可能な半導体装置の製造方法を提供する。 【構成】 ｐウェル領域９の表面上に形成された絶縁層
１に異方性エッチングが施され、ゲート電極配線層２
ｂ、３ｂの側壁部を覆う第１の幅を有するサイドウォー
ル１ｂが形成される。ｎウェル領域８の上に形成された
絶縁層１に異方性エッチングが施され、ゲート電極配線
層２ａ、３ａの側壁部を覆う第１の幅よりも大きい第２
の幅を有するサイドウォール１ａが形成される。このサ
イドウォール１ｂ等をマスクとしてシリコン基板７にｎ
+ 不純物拡散領域５ｂが形成される。また、サイドウォ
ール１ａ等をマスクとしてシリコン基板７にｐ+ 不純物
拡散領域４ｂが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、同一半導体基板の表面上にｎチャネルＭ
ＯＳトランジスタ（以下、ｎＭＯＳトランジスタとす
る）とｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ
トランジスタとする）が形成された半導体装置の製造方
法に関するものである。
に関し、特に、同一半導体基板の表面上にｎチャネルＭ
ＯＳトランジスタ（以下、ｎＭＯＳトランジスタとす
る）とｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ
トランジスタとする）が形成された半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】まず、従来の半導体装置の製造方法につ
いて図を用いて説明する。
いて図を用いて説明する。
【０００３】図２７〜図３６は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図２７を
参照して、シリコン基板１０７にｎウェル領域１０８と
ｐウェル領域１０９が隣接するように形成される。シリ
コン基板１０７の表面であってｎウェル領域１０８とｐ
ウェル領域１０９の接する領域には素子分離用のフィー
ルド酸化膜１１０が形成される。またシリコン基板１０
７のｎウェル領域１０８とｐウェル領域１０９には、各
々ｎＭＯＳトランジスタとｐＭＯＳトランジスタのしき
い値電圧を決定するイオン注入工程が施される。
造方法を工程順に示す概略断面図である。まず図２７を
参照して、シリコン基板１０７にｎウェル領域１０８と
ｐウェル領域１０９が隣接するように形成される。シリ
コン基板１０７の表面であってｎウェル領域１０８とｐ
ウェル領域１０９の接する領域には素子分離用のフィー
ルド酸化膜１１０が形成される。またシリコン基板１０
７のｎウェル領域１０８とｐウェル領域１０９には、各
々ｎＭＯＳトランジスタとｐＭＯＳトランジスタのしき
い値電圧を決定するイオン注入工程が施される。
【０００４】図２８を参照して、熱酸化法などによりシ
リコン基板１０７の表面全面に薄い酸化膜１０６が形成
される。またシリコン基板１０７の表面全面には多結晶
シリコン膜１０２が成膜され、この多結晶シリコン膜１
０２に燐（Ｐ）などが注入される。この多結晶シリコン
膜１０２の表面全面にＷＳｉなどの金属膜１０３がスパ
ッタリングにより成膜される。この金属膜１０３の表面
全面にはフォトレジストが塗布され、露光処理などによ
り所望の形状にパターニングされて、レジストパターン
１１５ａとされる。このレジストパターン１１５ａをマ
スクとして金属膜１０３、多結晶シリコン膜１０２など
が順次エッチング除去される。
リコン基板１０７の表面全面に薄い酸化膜１０６が形成
される。またシリコン基板１０７の表面全面には多結晶
シリコン膜１０２が成膜され、この多結晶シリコン膜１
０２に燐（Ｐ）などが注入される。この多結晶シリコン
膜１０２の表面全面にＷＳｉなどの金属膜１０３がスパ
ッタリングにより成膜される。この金属膜１０３の表面
全面にはフォトレジストが塗布され、露光処理などによ
り所望の形状にパターニングされて、レジストパターン
１１５ａとされる。このレジストパターン１１５ａをマ
スクとして金属膜１０３、多結晶シリコン膜１０２など
が順次エッチング除去される。
【０００５】図２９を参照して、このエッチングによ
り、ゲート酸化膜１０６を介在して各々多結晶シリコン
膜１０２ａと金属膜１０３ａよりなるゲート電極配線層
と、多結晶シリコン膜１０２ｂと金属膜１０３ｂよりな
るゲート電極配線層が形成される。
り、ゲート酸化膜１０６を介在して各々多結晶シリコン
膜１０２ａと金属膜１０３ａよりなるゲート電極配線層
と、多結晶シリコン膜１０２ｂと金属膜１０３ｂよりな
るゲート電極配線層が形成される。
【０００６】図３０を参照して、シリコン基板１０７の
表面全面にフォトレジストが塗布され、露光処理などに
よりｎウェル領域１０８の表面上にのみ残されて、レジ
ストパターン１１５ｂとなる。このレジストパターン１
１５ｂをマスクとしてｐウェル領域１０９の表面に燐
（Ｐ）などのｎ型不純物が注入される。この注入によ
り、ゲート電極配線層１０２ｂ、１０３ｂの下側領域を
挟むようにｐウェル領域１０９の表面には、１対のｎ-
不純物拡散領域１０５ａが形成される。この後、レジス
トパターン１１５ｂが除去される。
表面全面にフォトレジストが塗布され、露光処理などに
よりｎウェル領域１０８の表面上にのみ残されて、レジ
ストパターン１１５ｂとなる。このレジストパターン１
１５ｂをマスクとしてｐウェル領域１０９の表面に燐
（Ｐ）などのｎ型不純物が注入される。この注入によ
り、ゲート電極配線層１０２ｂ、１０３ｂの下側領域を
挟むようにｐウェル領域１０９の表面には、１対のｎ-
不純物拡散領域１０５ａが形成される。この後、レジス
トパターン１１５ｂが除去される。
【０００７】図３１を参照して、シリコン基板１０７の
表面全面にフォトレジストが塗布され、露光処理などに
よりｐウェル領域１０９の表面上にのみ残されて、レジ
ストパターン１１５ｃとなる。このレジストパターン１
１５ｃをマスクとしてｎウェル領域１０８の表面にボロ
ン（Ｂ）などのｐ型不純物が注入される。この注入によ
り、ゲート電極配線層１０２ａ、１０３ａの下側領域を
挟むようにｎウェル領域１０８の表面には１対のｐ- 不
純物拡散領域１０４ａが形成される。この後、レジスト
パターン１１５ｃが除去される。
表面全面にフォトレジストが塗布され、露光処理などに
よりｐウェル領域１０９の表面上にのみ残されて、レジ
ストパターン１１５ｃとなる。このレジストパターン１
１５ｃをマスクとしてｎウェル領域１０８の表面にボロ
ン（Ｂ）などのｐ型不純物が注入される。この注入によ
り、ゲート電極配線層１０２ａ、１０３ａの下側領域を
挟むようにｎウェル領域１０８の表面には１対のｐ- 不
純物拡散領域１０４ａが形成される。この後、レジスト
パターン１１５ｃが除去される。
【０００８】図３２を参照して、シリコン基板１０７の
表面全面にＴＥＯＳなどの酸化膜１０１がほぼ均一な厚
みで成膜される。酸化膜１０１の全面に異方性エッチン
グによるエッチバックが施される。
表面全面にＴＥＯＳなどの酸化膜１０１がほぼ均一な厚
みで成膜される。酸化膜１０１の全面に異方性エッチン
グによるエッチバックが施される。
【０００９】図３３を参照して、このエッチバックによ
り、ゲート電極配線層１０２ａ、１０３ａとゲート電極
配線層１０２ｂ、１０３ｂの側壁を覆うように酸化膜よ
りなるサイドウォール１０１ａが形成される。
り、ゲート電極配線層１０２ａ、１０３ａとゲート電極
配線層１０２ｂ、１０３ｂの側壁を覆うように酸化膜よ
りなるサイドウォール１０１ａが形成される。
【００１０】図３４を参照して、シリコン基板１０７の
表面全面にフォトレジストが塗布され、露光処理などに
よりｎウェル領域１０８の表面上にのみ残されて、レジ
ストパターン１１５ｄとなる。このレジストパターン１
１５ｄをマスクとしてｐウェル領域１０９の表面にｎ型
不純物が注入される。この注入により、ゲート電極配線
層１０２ｂ、１０３ｂとサイドウォール１０１ａの下側
領域を挟むように、かつｎ- 不純物拡散領域１０５ａと
接続するように１対のｎ+ 不純物拡散領域１０５ｂが形
成される。このｎ- とｎ+ の不純物拡散領域１０５ａと
１０５ｂによりＬＤＤ構造を有する１対のｎ型ソース・
ドレイン拡散領域１０５が形成される。これにより、１
対のｎ型ソース・ドレイン拡散領域１０５、ゲート酸化
膜１０６、ゲート電極配線層１０２ｂ、１０３ｂとを含
むｎＭＯＳトランジスタ１２０ｂが形成される。この
後、レジストパターン１１５ｄが除去される。
表面全面にフォトレジストが塗布され、露光処理などに
よりｎウェル領域１０８の表面上にのみ残されて、レジ
ストパターン１１５ｄとなる。このレジストパターン１
１５ｄをマスクとしてｐウェル領域１０９の表面にｎ型
不純物が注入される。この注入により、ゲート電極配線
層１０２ｂ、１０３ｂとサイドウォール１０１ａの下側
領域を挟むように、かつｎ- 不純物拡散領域１０５ａと
接続するように１対のｎ+ 不純物拡散領域１０５ｂが形
成される。このｎ- とｎ+ の不純物拡散領域１０５ａと
１０５ｂによりＬＤＤ構造を有する１対のｎ型ソース・
ドレイン拡散領域１０５が形成される。これにより、１
対のｎ型ソース・ドレイン拡散領域１０５、ゲート酸化
膜１０６、ゲート電極配線層１０２ｂ、１０３ｂとを含
むｎＭＯＳトランジスタ１２０ｂが形成される。この
後、レジストパターン１１５ｄが除去される。
【００１１】図３５を参照して、シリコン基板１０７の
表面全面にフォトレジストが塗布され、露光処理などに
よりｐウェル領域１０９の表面上にのみ残されてレジス
トパターン１１５ｅとなる。このレジストパターン１１
５ｅをマスクとしてｎウェル領域１０８の表面にｐ型不
純物が注入される。この注入により、ゲート電極配線層
１０２ａ、１０３ａとサイドウォール１０１ａの下側領
域を挟むように、かつｐ- 不純物拡散領域１０４ａと接
続するようにｐ+ 不純物拡散領域１０４ｂが形成され
る。このｐ- とｐ+ の不純物拡散領域１０４ａと１０４
ｂによりＬＤＤ構造を有する１対のｐ型ソース・ドレイ
ン拡散領域１０４が形成される。これにより、１対のｐ
型ソース・ドレイン拡散領域１０４、ゲート酸化膜１０
６、ゲート電極配線層１０２ａ、１０３ａとを含むｐＭ
ＯＳトランジスタ１２０ａが形成される。この後、レジ
ストパターン１１５ｅが除去されて、図３６に示す状態
となる。
表面全面にフォトレジストが塗布され、露光処理などに
よりｐウェル領域１０９の表面上にのみ残されてレジス
トパターン１１５ｅとなる。このレジストパターン１１
５ｅをマスクとしてｎウェル領域１０８の表面にｐ型不
純物が注入される。この注入により、ゲート電極配線層
１０２ａ、１０３ａとサイドウォール１０１ａの下側領
域を挟むように、かつｐ- 不純物拡散領域１０４ａと接
続するようにｐ+ 不純物拡散領域１０４ｂが形成され
る。このｐ- とｐ+ の不純物拡散領域１０４ａと１０４
ｂによりＬＤＤ構造を有する１対のｐ型ソース・ドレイ
ン拡散領域１０４が形成される。これにより、１対のｐ
型ソース・ドレイン拡散領域１０４、ゲート酸化膜１０
６、ゲート電極配線層１０２ａ、１０３ａとを含むｐＭ
ＯＳトランジスタ１２０ａが形成される。この後、レジ
ストパターン１１５ｅが除去されて、図３６に示す状態
となる。
【００１２】上記のように、従来の半導体装置は製造さ
れる。
れる。
【００１３】
【発明が解決しようとする課題】上記のようなＬＤＤ構
造を有するＣＭＯＳ半導体装置の技術的背景として、素
子構造の微細化技術の進展がある。素子構造の微細化傾
向はＭＯＳトランジスタにおいて、比例縮小則に沿った
ゲート長の短小化、浅い接合領域の形成などの面に現わ
れてきている。そして、ＭＯＳトランジスタのゲート長
の短小化、すなわち短チャネル化を意味し、この短チャ
ネル化によって生じる種々の弊害がいわゆる短チャネル
効果として顕在化するに至った。すなわち、短チャネル
のＭＯＳトランジスタではドレイン近傍で生じる高電界
によりホットキャリアが発生し、その一部がゲート絶縁
膜中のトラップなどに捕獲され、新たな準位を形成した
りする。その結果、ＭＯＳトランジスタのしきい値電圧
のシフトや相互コンダクタンスの低下といった特性劣化
を引き起こした。また、ドレイン近傍での高電界の発生
はアバランシェブレイクダウンによるドレイン耐圧の劣
化も引き起こした。ＭＯＳトランジスタのＬＤＤ構造は
このような弊害を解消するために考案されたもので、特
にドレイン近傍での不純物領域の濃度分布を緩やかに形
成することにより高電界の発生を緩和し、高アバランシ
ェ耐圧化と高ホットキャリア信頼性化とを行なわせるも
のである。
造を有するＣＭＯＳ半導体装置の技術的背景として、素
子構造の微細化技術の進展がある。素子構造の微細化傾
向はＭＯＳトランジスタにおいて、比例縮小則に沿った
ゲート長の短小化、浅い接合領域の形成などの面に現わ
れてきている。そして、ＭＯＳトランジスタのゲート長
の短小化、すなわち短チャネル化を意味し、この短チャ
ネル化によって生じる種々の弊害がいわゆる短チャネル
効果として顕在化するに至った。すなわち、短チャネル
のＭＯＳトランジスタではドレイン近傍で生じる高電界
によりホットキャリアが発生し、その一部がゲート絶縁
膜中のトラップなどに捕獲され、新たな準位を形成した
りする。その結果、ＭＯＳトランジスタのしきい値電圧
のシフトや相互コンダクタンスの低下といった特性劣化
を引き起こした。また、ドレイン近傍での高電界の発生
はアバランシェブレイクダウンによるドレイン耐圧の劣
化も引き起こした。ＭＯＳトランジスタのＬＤＤ構造は
このような弊害を解消するために考案されたもので、特
にドレイン近傍での不純物領域の濃度分布を緩やかに形
成することにより高電界の発生を緩和し、高アバランシ
ェ耐圧化と高ホットキャリア信頼性化とを行なわせるも
のである。
【００１４】しかしながら、図３６に示す従来の製造方
法により製造される半導体装置では、ｐＭＯＳトランジ
スタ１２０ａのサイドウォール１０１ａの幅Ｗp4はｎＭ
ＯＳトランジスタ１２０ｂのサイドウォール１０１ａの
幅Ｗn4と同一である。このため、サイドウォール１０１
ａなどをマスクとして自己整合的に形成されるｐ+ 不純
物拡散領域１０４ｂとｎ+ 不純物拡散領域１０５ｂで
は、ソース領域とドレイン領域の間隔Ｌp4とＬn4は設計
上では同一となる。ところが、ｐ型不純物はｎ型不純物
に比較して拡散しやすい。このため、後工程の熱処理に
より、ｐ型不純物はｎ型不純物よりも大幅に拡散し、ｐ
+ ソース・ドレイン領域間の距離Ｌp4は、ｎ+ ソース・
ドレイン領域間の距離Ｌn4に比べて大幅に小さくなる。
よって、素子の微細化を考慮した場合、ｐ+ ソース・ド
レイン領域間の距離Ｌp4の縮小化により、ｐチャネルＭ
ＯＳトランジスタ１２０ａではｎチャネルＭＯＳトラン
ジスタ１２０ｂに比較してパンチスルーが生じやすくな
るという問題点があった。
法により製造される半導体装置では、ｐＭＯＳトランジ
スタ１２０ａのサイドウォール１０１ａの幅Ｗp4はｎＭ
ＯＳトランジスタ１２０ｂのサイドウォール１０１ａの
幅Ｗn4と同一である。このため、サイドウォール１０１
ａなどをマスクとして自己整合的に形成されるｐ+ 不純
物拡散領域１０４ｂとｎ+ 不純物拡散領域１０５ｂで
は、ソース領域とドレイン領域の間隔Ｌp4とＬn4は設計
上では同一となる。ところが、ｐ型不純物はｎ型不純物
に比較して拡散しやすい。このため、後工程の熱処理に
より、ｐ型不純物はｎ型不純物よりも大幅に拡散し、ｐ
+ ソース・ドレイン領域間の距離Ｌp4は、ｎ+ ソース・
ドレイン領域間の距離Ｌn4に比べて大幅に小さくなる。
よって、素子の微細化を考慮した場合、ｐ+ ソース・ド
レイン領域間の距離Ｌp4の縮小化により、ｐチャネルＭ
ＯＳトランジスタ１２０ａではｎチャネルＭＯＳトラン
ジスタ１２０ｂに比較してパンチスルーが生じやすくな
るという問題点があった。
【００１５】また、ｐ+ ソース・ドレイン領域間の距離
Ｌp4の大きさを確保すべく、ゲート電極配線層１０２
ａ、１０３ａのチャネル方向の寸法を大きくすると、微
細化に対応しきれず、集積度が低下するという問題点が
あった。
Ｌp4の大きさを確保すべく、ゲート電極配線層１０２
ａ、１０３ａのチャネル方向の寸法を大きくすると、微
細化に対応しきれず、集積度が低下するという問題点が
あった。
【００１６】本発明は、上記のような問題点を解決する
ためになされたもので、ｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタのゲート電極のチャンネル長方向の寸法
を同一のままでパンチスルーを抑制でき、かつ集積度の
向上にも対応可能な半導体装置の製造方法を提供するこ
とを目的とする。
ためになされたもので、ｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタのゲート電極のチャンネル長方向の寸法
を同一のままでパンチスルーを抑制でき、かつ集積度の
向上にも対応可能な半導体装置の製造方法を提供するこ
とを目的とする。
【００１７】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、同一半導体基板の主表面にｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ
とを含む半導体装置の製造方法であって、以下の工程を
備えている。
装置の製造方法は、同一半導体基板の主表面にｎチャネ
ルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ
とを含む半導体装置の製造方法であって、以下の工程を
備えている。
【００１８】まず半導体基板のｎチャネルＭＯＳトラン
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第１
のゲート電極層をマスクとしてｎチャネルＭＯＳトラン
ジスタ形成領域にｎ型不純物が導入され、相対的に低濃
度の一対のｎ型不純物領域が形成される。そして第２の
ゲート電極層をマスクとしてｐチャネルＭＯＳトランジ
スタ形成領域にｐ型不純物が導入され、相対的に低濃度
の一対のｐ型不純物領域が形成される。そしてｎチャネ
ルＭＯＳトランジスタ形成領域とｐチャネルＭＯＳトラ
ンジスタ形成領域の表面上に第１と第２のゲート電極層
を覆うように絶縁層が形成される。そしてｎチャネルＭ
ＯＳトランジスタ形成領域に形成された絶縁層に異方性
エッチングが行なわれ、第１のゲート電極層の側壁部を
覆う第１の幅を有する第１のサイドウォールスペーサが
形成される。そしてｐチャネルＭＯＳトランジスタ形成
領域に形成された絶縁層に異方性エッチングが行なわ
れ、第２のゲート電極層の側壁部を覆う第１の幅よりも
大きい第２の幅を有する第２のサイドウォールスペーサ
が形成される。そして第１のゲート電極層と第１のサイ
ドウォールスペーサをマスクとしてｎチャネルＭＯＳト
ランジスタ形成領域にｎ型不純物が導入され、低濃度の
ｎ型不純物領域に接続するように相対的に高濃度の一対
のｎ型不純物領域が形成される。そして第２のゲート電
極層と第２のサイドウォールスペーサをマスクとしてｐ
チャネルＭＯＳトランジスタ形成領域にｐ型不純物が導
入され、低濃度のｐ型不純物領域に接続するように相対
的に高濃度の一対のｐ型不純物領域が形成される。
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第１
のゲート電極層をマスクとしてｎチャネルＭＯＳトラン
ジスタ形成領域にｎ型不純物が導入され、相対的に低濃
度の一対のｎ型不純物領域が形成される。そして第２の
ゲート電極層をマスクとしてｐチャネルＭＯＳトランジ
スタ形成領域にｐ型不純物が導入され、相対的に低濃度
の一対のｐ型不純物領域が形成される。そしてｎチャネ
ルＭＯＳトランジスタ形成領域とｐチャネルＭＯＳトラ
ンジスタ形成領域の表面上に第１と第２のゲート電極層
を覆うように絶縁層が形成される。そしてｎチャネルＭ
ＯＳトランジスタ形成領域に形成された絶縁層に異方性
エッチングが行なわれ、第１のゲート電極層の側壁部を
覆う第１の幅を有する第１のサイドウォールスペーサが
形成される。そしてｐチャネルＭＯＳトランジスタ形成
領域に形成された絶縁層に異方性エッチングが行なわ
れ、第２のゲート電極層の側壁部を覆う第１の幅よりも
大きい第２の幅を有する第２のサイドウォールスペーサ
が形成される。そして第１のゲート電極層と第１のサイ
ドウォールスペーサをマスクとしてｎチャネルＭＯＳト
ランジスタ形成領域にｎ型不純物が導入され、低濃度の
ｎ型不純物領域に接続するように相対的に高濃度の一対
のｎ型不純物領域が形成される。そして第２のゲート電
極層と第２のサイドウォールスペーサをマスクとしてｐ
チャネルＭＯＳトランジスタ形成領域にｐ型不純物が導
入され、低濃度のｐ型不純物領域に接続するように相対
的に高濃度の一対のｐ型不純物領域が形成される。
【００１９】請求項２に記載の半導体装置の製造方法
は、同一半導体基板の主表面にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタとを含む半導体
装置の製造方法であって、以下の工程を備えている。
は、同一半導体基板の主表面にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタとを含む半導体
装置の製造方法であって、以下の工程を備えている。
【００２０】まず半導体基板のｎチャネルＭＯＳトラン
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第１
のゲート電極層をマスクとしてｎチャネルＭＯＳトラン
ジスタ形成領域にｎ型不純物が導入され、相対的に低濃
度の一対のｎ型不純物領域が形成される。そして第２の
ゲート電極層をマスクとしてｐチャネルＭＯＳトランジ
スタ形成領域にｐ型不純物が導入され、相対的に低濃度
の一対のｐ型不純物領域が形成される。そしてｎチャネ
ルＭＯＳトランジスタ形成領域とｐチャネルＭＯＳトラ
ンジスタ形成領域の表面上に第１と第２のゲート電極層
を覆うように絶縁層が形成される。そしてｎチャネルＭ
ＯＳトランジスタ形成領域に形成された絶縁層に選択的
に不純物が導入される。そして選択的に不純物が導入さ
れた絶縁層に異方性エッチングが行なわれ、第１の電極
層の側壁部を覆う第１の幅を有する第１のサイドウォー
ルスペーサと、第２の電極層の側壁部を覆う第１の幅よ
りも大きい第２の幅を有する第２のサイドウォールスペ
ーサとが形成される。そして第１のゲート電極層と第１
のサイドウォールスペーサをマスクとしてｎチャネルＭ
ＯＳトランジスタ形成領域にｎ型不純物が導入され、低
濃度のｎ型不純物領域に接続するように相対的に高濃度
の一対のｎ型不純物領域が形成される。そして第２のゲ
ート電極層と第２のサイドウォールスペーサをマスクと
してｐチャネルＭＯＳトランジスタ形成領域にｐ型不純
物が導入され、低濃度のｐ型不純物領域に接続するよう
に相対的に高濃度の一対のｐ型不純物領域が形成され
る。
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第１
のゲート電極層をマスクとしてｎチャネルＭＯＳトラン
ジスタ形成領域にｎ型不純物が導入され、相対的に低濃
度の一対のｎ型不純物領域が形成される。そして第２の
ゲート電極層をマスクとしてｐチャネルＭＯＳトランジ
スタ形成領域にｐ型不純物が導入され、相対的に低濃度
の一対のｐ型不純物領域が形成される。そしてｎチャネ
ルＭＯＳトランジスタ形成領域とｐチャネルＭＯＳトラ
ンジスタ形成領域の表面上に第１と第２のゲート電極層
を覆うように絶縁層が形成される。そしてｎチャネルＭ
ＯＳトランジスタ形成領域に形成された絶縁層に選択的
に不純物が導入される。そして選択的に不純物が導入さ
れた絶縁層に異方性エッチングが行なわれ、第１の電極
層の側壁部を覆う第１の幅を有する第１のサイドウォー
ルスペーサと、第２の電極層の側壁部を覆う第１の幅よ
りも大きい第２の幅を有する第２のサイドウォールスペ
ーサとが形成される。そして第１のゲート電極層と第１
のサイドウォールスペーサをマスクとしてｎチャネルＭ
ＯＳトランジスタ形成領域にｎ型不純物が導入され、低
濃度のｎ型不純物領域に接続するように相対的に高濃度
の一対のｎ型不純物領域が形成される。そして第２のゲ
ート電極層と第２のサイドウォールスペーサをマスクと
してｐチャネルＭＯＳトランジスタ形成領域にｐ型不純
物が導入され、低濃度のｐ型不純物領域に接続するよう
に相対的に高濃度の一対のｐ型不純物領域が形成され
る。
【００２１】請求項３に記載の半導体装置の製造方法
は、同一半導体基板の主表面にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタとを含む半導体
装置の製造方法であって、以下の工程を備えている。
は、同一半導体基板の主表面にｎチャネルＭＯＳトラン
ジスタとｐチャネルＭＯＳトランジスタとを含む半導体
装置の製造方法であって、以下の工程を備えている。
【００２２】まず半導体基板のｎチャネルＭＯＳトラン
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第２
のゲート電極層の上に選択的に第１の絶縁層が形成され
る。そして第１のゲート電極層をマスクとしてｎチャネ
ルＭＯＳトランジスタ形成領域にｎ型不純物が導入さ
れ、相対的に低濃度の一対のｎ型不純物領域が形成され
る。そして第２のゲート電極層をマスクとしてｐチャネ
ルＭＯＳトランジスタ形成領域にｐ型不純物が導入さ
れ、相対的に低濃度の一対のｐ型不純物領域が形成され
る。そしてｎチャネルＭＯＳトランジスタ形成領域とｐ
チャネルＭＯＳトランジスタ形成領域の表面上に第１と
第２のゲート電極層と第１の絶縁層を覆うように第２の
絶縁層が形成される。そして第２の絶縁層に異方性エッ
チングが行なわれ、第１の電極層の側壁部を覆う第１の
幅を有する第１のサイドウォールスペーサと、第２の電
極層と第１の絶縁層の側壁部を覆う第１の幅よりも大き
い第２の幅を有する第２のサイドウォールスペーサとが
形成される。そして第１のゲート電極層と第１のサイド
ウォールスペーサをマスクとしてｎチャネルＭＯＳトラ
ンジスタ形成領域にｎ型不純物が導入され、低濃度のｎ
型不純物領域に接続するように相対的に高濃度の一対の
ｎ型不純物領域が形成される。そして第２のゲート電極
層と第２のサイドウォールスペーサをマスクとしてｐチ
ャネルＭＯＳトランジスタ形成領域にｐ型不純物が導入
され、低濃度のｐ型不純物領域に接続するように相対的
に高濃度の一対のｐ型不純物領域が形成される。
ジスタ形成領域とｐチャネルＭＯＳトランジスタ形成領
域の表面上に絶縁膜を介在して、それぞれ第１のゲート
電極層と第２のゲート電極層が形成される。そして第２
のゲート電極層の上に選択的に第１の絶縁層が形成され
る。そして第１のゲート電極層をマスクとしてｎチャネ
ルＭＯＳトランジスタ形成領域にｎ型不純物が導入さ
れ、相対的に低濃度の一対のｎ型不純物領域が形成され
る。そして第２のゲート電極層をマスクとしてｐチャネ
ルＭＯＳトランジスタ形成領域にｐ型不純物が導入さ
れ、相対的に低濃度の一対のｐ型不純物領域が形成され
る。そしてｎチャネルＭＯＳトランジスタ形成領域とｐ
チャネルＭＯＳトランジスタ形成領域の表面上に第１と
第２のゲート電極層と第１の絶縁層を覆うように第２の
絶縁層が形成される。そして第２の絶縁層に異方性エッ
チングが行なわれ、第１の電極層の側壁部を覆う第１の
幅を有する第１のサイドウォールスペーサと、第２の電
極層と第１の絶縁層の側壁部を覆う第１の幅よりも大き
い第２の幅を有する第２のサイドウォールスペーサとが
形成される。そして第１のゲート電極層と第１のサイド
ウォールスペーサをマスクとしてｎチャネルＭＯＳトラ
ンジスタ形成領域にｎ型不純物が導入され、低濃度のｎ
型不純物領域に接続するように相対的に高濃度の一対の
ｎ型不純物領域が形成される。そして第２のゲート電極
層と第２のサイドウォールスペーサをマスクとしてｐチ
ャネルＭＯＳトランジスタ形成領域にｐ型不純物が導入
され、低濃度のｐ型不純物領域に接続するように相対的
に高濃度の一対のｐ型不純物領域が形成される。
【００２３】
【作用】請求項１に記載の半導体装置の製造方法では、
ｎチャネルＭＯＳトランジスタ形成領域とｐチャネルＭ
ＯＳトランジスタ形成領域とで絶縁層に別個に異方性エ
ッチングが施される。このため、第１のゲート電極層の
側壁を覆う第１のサイドウォールスペーサの幅に対して
第２のゲート電極層の側壁を覆う第２のサイドウォール
スペーサの幅を大きくすることができる。よって、ゲー
ト電極層とサイドウォールスペーサをマスクとして自己
整合的に形成される相対的に高濃度のｐ型不純物領域の
ソース・ドレイン間の距離を相対的に高濃度のｐ型不純
物領域のソース・ドレイン間の距離に比較して大きく設
計することができる。それゆえ、後工程の熱処理により
ｐ型不純物がｎ型不純物に比較して大幅に拡散しても、
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を適度に設計することでパンチスルーを防止する
ことができる。
ｎチャネルＭＯＳトランジスタ形成領域とｐチャネルＭ
ＯＳトランジスタ形成領域とで絶縁層に別個に異方性エ
ッチングが施される。このため、第１のゲート電極層の
側壁を覆う第１のサイドウォールスペーサの幅に対して
第２のゲート電極層の側壁を覆う第２のサイドウォール
スペーサの幅を大きくすることができる。よって、ゲー
ト電極層とサイドウォールスペーサをマスクとして自己
整合的に形成される相対的に高濃度のｐ型不純物領域の
ソース・ドレイン間の距離を相対的に高濃度のｐ型不純
物領域のソース・ドレイン間の距離に比較して大きく設
計することができる。それゆえ、後工程の熱処理により
ｐ型不純物がｎ型不純物に比較して大幅に拡散しても、
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を適度に設計することでパンチスルーを防止する
ことができる。
【００２４】また、サイドウォールスペーサの幅により
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を制御できるため、第１のゲート電極層の幅を変
える必要がない。よって、第１のゲート電極層と第２の
ゲート電極層のチャネル長方向の寸法を同一にすること
ができ、それゆえ集積度の向上に対応することも可能と
なる。
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を制御できるため、第１のゲート電極層の幅を変
える必要がない。よって、第１のゲート電極層と第２の
ゲート電極層のチャネル長方向の寸法を同一にすること
ができ、それゆえ集積度の向上に対応することも可能と
なる。
【００２５】請求項２に記載の半導体装置の製造方法で
は、ｎチャネルＭＯＳトランジスタ形成領域に選択的に
不純物が導入された絶縁層に異方性エッチングを施すこ
とで第１と第２のサイドウォールスペーサが形成され
る。一般に、たとえば酸化物は不純物が注入された方が
不純物が注入されない場合に比べてエッチングレートが
高くなる。このため、第１のゲート電極層の側壁を覆う
第１のサイドウォールスペーサの幅に対して第２の電極
層の側壁を覆う第２のサイドウォールスペーサの幅を大
きくすることができる。よって、ゲート電極層とサイド
ウォールスペーサをマスクとして自己整合的に形成され
る相対的に高濃度のｐ型不純物領域のソース・ドレイン
間の距離を相対的に高濃度のｎ型不純物領域のソース・
ドレイン間の距離に比較して大きく設計することができ
る。それゆえ、後工程の熱処理によりｐ型不純物がｎ型
不純物に比較して大幅に拡散しても、相対的に高濃度の
ｐ型不純物領域のソース・ドレイン間の距離を適度に設
計することでパンチスルーを防止することができる。
は、ｎチャネルＭＯＳトランジスタ形成領域に選択的に
不純物が導入された絶縁層に異方性エッチングを施すこ
とで第１と第２のサイドウォールスペーサが形成され
る。一般に、たとえば酸化物は不純物が注入された方が
不純物が注入されない場合に比べてエッチングレートが
高くなる。このため、第１のゲート電極層の側壁を覆う
第１のサイドウォールスペーサの幅に対して第２の電極
層の側壁を覆う第２のサイドウォールスペーサの幅を大
きくすることができる。よって、ゲート電極層とサイド
ウォールスペーサをマスクとして自己整合的に形成され
る相対的に高濃度のｐ型不純物領域のソース・ドレイン
間の距離を相対的に高濃度のｎ型不純物領域のソース・
ドレイン間の距離に比較して大きく設計することができ
る。それゆえ、後工程の熱処理によりｐ型不純物がｎ型
不純物に比較して大幅に拡散しても、相対的に高濃度の
ｐ型不純物領域のソース・ドレイン間の距離を適度に設
計することでパンチスルーを防止することができる。
【００２６】また、サイドウォールスペーサの幅により
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を制御できるため、ゲート電極層の幅を変える必
要がない。よって、第１と第２のゲート電極層のチャネ
ル長方向の寸法を同一にすることができ、それゆえ集積
度の向上に対応することも可能となる。
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を制御できるため、ゲート電極層の幅を変える必
要がない。よって、第１と第２のゲート電極層のチャネ
ル長方向の寸法を同一にすることができ、それゆえ集積
度の向上に対応することも可能となる。
【００２７】請求項３に記載の半導体装置の製造方法で
は、第１の絶縁層が第２の電極層の上に形成され、第２
の電極層を含むゲート部分の高さが第１の電極層を含む
ゲート部分の高さよりも高い状態で第２の絶縁層に異方
性エッチングが施される。一般に、ゲート部分の高さが
高い方が、サイドウォールスペーサの幅は大きくなる。
このため、第１のゲート電極層の側壁を覆う第１のサイ
ドウォールスペーサの幅に対して第２のゲート電極層等
の側壁を覆う第２のサイドウォールスペーサの幅を大き
くすることができる。よって、ゲート電極層とサイドウ
ォールスペーサをマスクとして自己整合的に形成される
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を相対的に高濃度のｎ型不純物領域のソース・ド
レイン間の距離に比較して大きく設計することができ
る。それゆえ、後工程の熱処理によりｐ型不純物がｎ型
不純物に比較して大幅に拡散しても、相対的に高濃度の
ｐ型不純物領域のソース・ドレイン間の距離を適度に設
計することでパンチスルーを防止することができる。
は、第１の絶縁層が第２の電極層の上に形成され、第２
の電極層を含むゲート部分の高さが第１の電極層を含む
ゲート部分の高さよりも高い状態で第２の絶縁層に異方
性エッチングが施される。一般に、ゲート部分の高さが
高い方が、サイドウォールスペーサの幅は大きくなる。
このため、第１のゲート電極層の側壁を覆う第１のサイ
ドウォールスペーサの幅に対して第２のゲート電極層等
の側壁を覆う第２のサイドウォールスペーサの幅を大き
くすることができる。よって、ゲート電極層とサイドウ
ォールスペーサをマスクとして自己整合的に形成される
相対的に高濃度のｐ型不純物領域のソース・ドレイン間
の距離を相対的に高濃度のｎ型不純物領域のソース・ド
レイン間の距離に比較して大きく設計することができ
る。それゆえ、後工程の熱処理によりｐ型不純物がｎ型
不純物に比較して大幅に拡散しても、相対的に高濃度の
ｐ型不純物領域のソース・ドレイン間の距離を適度に設
計することでパンチスルーを防止することができる。
【００２８】また、サイドウォールスペーサの幅によ
り、相対的に高濃度のｐ型不純物領域のソース・ドレイ
ン間の距離を制御できるため、ゲート電極層の幅を変え
る必要がない。よって、第１と第２のゲート電極層のチ
ャネル長方向の寸法を同一にすることができ、それゆえ
集積度の向上に対応することが可能となる。
り、相対的に高濃度のｐ型不純物領域のソース・ドレイ
ン間の距離を制御できるため、ゲート電極層の幅を変え
る必要がない。よって、第１と第２のゲート電極層のチ
ャネル長方向の寸法を同一にすることができ、それゆえ
集積度の向上に対応することが可能となる。
【００２９】
【実施例】以下、本発明の第１の実施例における半導体
装置の製造方法について説明する。
装置の製造方法について説明する。
【００３０】図１〜図９は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。まず図１を参照して、シリコン基板７の表面に、
ｎウェル領域８とｐウェル領域９が隣接するように形成
される。シリコン基板７の表面であって、ｎウェル領域
８とｐウェル領域９の接する領域には、素子分離用のフ
ィールド酸化膜１０が形成される。このｎウェル領域８
とｐウェル領域９には、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタのしきい値電圧を決定するイオン注入工
程が施される。
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。まず図１を参照して、シリコン基板７の表面に、
ｎウェル領域８とｐウェル領域９が隣接するように形成
される。シリコン基板７の表面であって、ｎウェル領域
８とｐウェル領域９の接する領域には、素子分離用のフ
ィールド酸化膜１０が形成される。このｎウェル領域８
とｐウェル領域９には、ｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタのしきい値電圧を決定するイオン注入工
程が施される。
【００３１】図２を参照して、シリコン基板７の表面全
面に、熱酸化法などにより薄い酸化膜６が形成される。
この薄い酸化膜６の表面全面に多結晶シリコン膜２が成
膜され、燐（Ｐ）などの不純物が注入される。この多結
晶シリコン膜２の表面全面にＷＳｉなどよりなる金属膜
３がスパッタリングなどにより成膜される。この金属膜
３の表面全面にフォトレジストが塗布され、露光処理な
どにより所望の形状にパターニングされて、レジストパ
ターン１５ａとなる。このレジストパターン１５ａをマ
スクとして金属膜３、多結晶シリコン膜２などが順次エ
ッチング除去される。
面に、熱酸化法などにより薄い酸化膜６が形成される。
この薄い酸化膜６の表面全面に多結晶シリコン膜２が成
膜され、燐（Ｐ）などの不純物が注入される。この多結
晶シリコン膜２の表面全面にＷＳｉなどよりなる金属膜
３がスパッタリングなどにより成膜される。この金属膜
３の表面全面にフォトレジストが塗布され、露光処理な
どにより所望の形状にパターニングされて、レジストパ
ターン１５ａとなる。このレジストパターン１５ａをマ
スクとして金属膜３、多結晶シリコン膜２などが順次エ
ッチング除去される。
【００３２】図３を参照して、このエッチングにより、
ｎウェル領域８の表面上には薄い酸化膜６よりなるゲー
ト酸化膜を介在して、多結晶シリコン膜２ａと金属膜３
ａよりなるゲート電極配線層が形成される。また、ｐウ
ェル領域９の表面上には、薄い酸化膜６より形成される
ゲート酸化膜６を介在して多結晶シリコン膜２ｂと金属
膜３ｂよりなるゲート電極配線層が形成される。この
後、レジストパターン１５ａが除去される。
ｎウェル領域８の表面上には薄い酸化膜６よりなるゲー
ト酸化膜を介在して、多結晶シリコン膜２ａと金属膜３
ａよりなるゲート電極配線層が形成される。また、ｐウ
ェル領域９の表面上には、薄い酸化膜６より形成される
ゲート酸化膜６を介在して多結晶シリコン膜２ｂと金属
膜３ｂよりなるゲート電極配線層が形成される。この
後、レジストパターン１５ａが除去される。
【００３３】図４を参照して、シリコン基板７の表面全
面にフォトレジストが形成され、露光処理などによりｎ
ウェル領域８の表面上にのみ残されて、レジストパター
ン１５ｂとなる。このレジストパターン１５ｂをマスク
としてｐウェル領域９に燐（Ｐ）などのｎ型不純物が注
入される。この注入により、ゲート電極配線層２ｂ、３
ｂの下側領域を挟むようにｐウェル領域９の表面には、
１対のｎ- 不純物拡散領域５ａが形成される。この後レ
ジストパターン１５ｂが除去される。
面にフォトレジストが形成され、露光処理などによりｎ
ウェル領域８の表面上にのみ残されて、レジストパター
ン１５ｂとなる。このレジストパターン１５ｂをマスク
としてｐウェル領域９に燐（Ｐ）などのｎ型不純物が注
入される。この注入により、ゲート電極配線層２ｂ、３
ｂの下側領域を挟むようにｐウェル領域９の表面には、
１対のｎ- 不純物拡散領域５ａが形成される。この後レ
ジストパターン１５ｂが除去される。
【００３４】図５を参照して、シリコン基板７の表面全
面にフォトレジストが塗布され、露光処理などによりｐ
ウェル領域９の表面上にのみ残されて、レジストパター
ン１５ｃとなる。このレジストパターン１５ｃをマスク
としてｎウェル領域８にボロン（Ｂ）などのｐ型不純物
が注入される。この注入により、ゲート電極配線層２
ａ、３ａの下側領域を挟むようにｎウェル領域８の表面
には、１対のｐ- 不純物拡散領域４ａが形成される。こ
の後、レジストパターン１５ｃが除去される。
面にフォトレジストが塗布され、露光処理などによりｐ
ウェル領域９の表面上にのみ残されて、レジストパター
ン１５ｃとなる。このレジストパターン１５ｃをマスク
としてｎウェル領域８にボロン（Ｂ）などのｐ型不純物
が注入される。この注入により、ゲート電極配線層２
ａ、３ａの下側領域を挟むようにｎウェル領域８の表面
には、１対のｐ- 不純物拡散領域４ａが形成される。こ
の後、レジストパターン１５ｃが除去される。
【００３５】図６を参照して、シリコン基板７の表面全
面にＴＥＯＳなどの酸化膜１がほぼ均一な厚みで成膜さ
れる。
面にＴＥＯＳなどの酸化膜１がほぼ均一な厚みで成膜さ
れる。
【００３６】図７を参照して、酸化膜１の表面全面にフ
ォトレジストが塗布され、露光処理などによりｎウェル
領域８の表面上にのみ残されて、レジストパターン１５
ｄとなる。このレジストパターン１５ｄをマスクとして
第１の条件で酸化膜１に異方性エッチングが施される。
この異方性エッチングにより、ｐウェル領域９の表面上
の絶縁膜１はゲート電極配線層２ｂ、３ｂの側壁にのみ
残され、サイドウォール１ｂとなる。このサイドウォー
ル１ｂとゲート電極配線層２ｂ、３ｂとフィールド酸化
膜１０をマスクとしてｐウェル領域９に砒素（Ａｓ）な
どのｎ型不純物がイオン注入される。このイオン注入に
より、ゲート電極配線層２ｂ、３ｂとサイドウォール１
ｂの下側領域を挟むように、かつｎ- 不純物拡散領域５
ａと接続するように、ｐウェル領域９の表面には１対の
ｎ+ 不純物拡散領域５ｂが形成される。このｎ- 不純物
拡散領域５ａとｎ+ 不純物拡散領域５ｂによりＬＤＤ構
造をなす１対のｎ型ソース・ドレイン拡散領域５が形成
される。これにより、１対のｎ型ソース・ドレイン拡散
領域５、ゲート酸化膜６、ゲート電極配線層２ｂ、３ｂ
とを含むｎＭＯＳトランジスタ１２０ｂが形成される。
この後、レジストパターン１５ｄが除去される。
ォトレジストが塗布され、露光処理などによりｎウェル
領域８の表面上にのみ残されて、レジストパターン１５
ｄとなる。このレジストパターン１５ｄをマスクとして
第１の条件で酸化膜１に異方性エッチングが施される。
この異方性エッチングにより、ｐウェル領域９の表面上
の絶縁膜１はゲート電極配線層２ｂ、３ｂの側壁にのみ
残され、サイドウォール１ｂとなる。このサイドウォー
ル１ｂとゲート電極配線層２ｂ、３ｂとフィールド酸化
膜１０をマスクとしてｐウェル領域９に砒素（Ａｓ）な
どのｎ型不純物がイオン注入される。このイオン注入に
より、ゲート電極配線層２ｂ、３ｂとサイドウォール１
ｂの下側領域を挟むように、かつｎ- 不純物拡散領域５
ａと接続するように、ｐウェル領域９の表面には１対の
ｎ+ 不純物拡散領域５ｂが形成される。このｎ- 不純物
拡散領域５ａとｎ+ 不純物拡散領域５ｂによりＬＤＤ構
造をなす１対のｎ型ソース・ドレイン拡散領域５が形成
される。これにより、１対のｎ型ソース・ドレイン拡散
領域５、ゲート酸化膜６、ゲート電極配線層２ｂ、３ｂ
とを含むｎＭＯＳトランジスタ１２０ｂが形成される。
この後、レジストパターン１５ｄが除去される。
【００３７】図８を参照して、シリコン基板７の表面全
面にフォトレジストが塗布され、露光処理などによりｐ
ウェル領域９の表面上にのみ残されて、レジストパター
ン１５ｅとなる。このレジストパターン１５ｅをマスク
として第１の条件とは異なる第２の条件で酸化膜１に異
方性エッチングが施される。この異方性エッチングによ
り、ｎウェル領域８の表面上の酸化膜１は、ゲート電極
層２ａ、３ａの側壁にのみ残され、サイドウォール１ａ
となる。このサイドウォール１ａとゲート電極配線層２
ａ、３ａとフィールド酸化膜１０をマスクとしてｎウェ
ル領域８の表面にボロン（Ｂ）などのｐ型不純物がイオ
ン注入される。このイオン注入により、ゲート電極配線
層２ａ、３ａおよびサイドウォール１ａの下側領域を挟
むように、かつｐ- 不純物拡散領域４ａと接続するよう
に、ｎウェル領域８の表面には１対のｐ+ 不純物拡散領
域４ｂが形成される。このｐ- 不純物拡散領域４ａとｐ
+不純物拡散領域４ｂとによりＬＤＤ構造をなす１対の
ｐ型ソース・ドレイン拡散領域４が形成される。これに
より、１対のｐ型ソース・ドレイン拡散領域４、ゲート
酸化膜６、ゲート電極配線層１０２ａ、１０３ａとを含
むｐＭＯＳトランジスタ１２０ａが形成される。この
後、フォトレジスト１５ｅが除去され、図９に示す状態
となる。
面にフォトレジストが塗布され、露光処理などによりｐ
ウェル領域９の表面上にのみ残されて、レジストパター
ン１５ｅとなる。このレジストパターン１５ｅをマスク
として第１の条件とは異なる第２の条件で酸化膜１に異
方性エッチングが施される。この異方性エッチングによ
り、ｎウェル領域８の表面上の酸化膜１は、ゲート電極
層２ａ、３ａの側壁にのみ残され、サイドウォール１ａ
となる。このサイドウォール１ａとゲート電極配線層２
ａ、３ａとフィールド酸化膜１０をマスクとしてｎウェ
ル領域８の表面にボロン（Ｂ）などのｐ型不純物がイオ
ン注入される。このイオン注入により、ゲート電極配線
層２ａ、３ａおよびサイドウォール１ａの下側領域を挟
むように、かつｐ- 不純物拡散領域４ａと接続するよう
に、ｎウェル領域８の表面には１対のｐ+ 不純物拡散領
域４ｂが形成される。このｐ- 不純物拡散領域４ａとｐ
+不純物拡散領域４ｂとによりＬＤＤ構造をなす１対の
ｐ型ソース・ドレイン拡散領域４が形成される。これに
より、１対のｐ型ソース・ドレイン拡散領域４、ゲート
酸化膜６、ゲート電極配線層１０２ａ、１０３ａとを含
むｐＭＯＳトランジスタ１２０ａが形成される。この
後、フォトレジスト１５ｅが除去され、図９に示す状態
となる。
【００３８】本発明の第１の実施例における製造方法で
はサイドウォール１ａと１ｂとは異なる条件で形成され
る。このため、図９に示されるように、サイドウォール
１ａの幅Ｗp1が、サイドウォール１ｂの幅Ｗn1に比較し
て大きくなる。このため、自己整合的に形成されるｐ+
ソース・ドレイン不純物拡散領域４ｂ間の距離Ｌp1は、
ｎ+ ソース・ドレイン不純物拡散領域５ｂ間の距離Ｌn1
に比較して大きくなる。よって、ｐ型不純物がｎ型不純
物に比較して拡散しやすくても、パンチスルーの発生は
抑制され得る。
はサイドウォール１ａと１ｂとは異なる条件で形成され
る。このため、図９に示されるように、サイドウォール
１ａの幅Ｗp1が、サイドウォール１ｂの幅Ｗn1に比較し
て大きくなる。このため、自己整合的に形成されるｐ+
ソース・ドレイン不純物拡散領域４ｂ間の距離Ｌp1は、
ｎ+ ソース・ドレイン不純物拡散領域５ｂ間の距離Ｌn1
に比較して大きくなる。よって、ｐ型不純物がｎ型不純
物に比較して拡散しやすくても、パンチスルーの発生は
抑制され得る。
【００３９】また、サイドウォール１ａと１ｂの幅によ
りソース・ドレイン間の距離Ｌp1とＬn1を制御すること
としたため、ゲート電極配線層２ａ、３ａと２ｂ、３ｂ
のチャネル長方向の寸法を同一にすることもできる。よ
って、集積度の向上に対応することも可能である。
りソース・ドレイン間の距離Ｌp1とＬn1を制御すること
としたため、ゲート電極配線層２ａ、３ａと２ｂ、３ｂ
のチャネル長方向の寸法を同一にすることもできる。よ
って、集積度の向上に対応することも可能である。
【００４０】次に、本発明の第２の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００４１】図１０〜図１４は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。第２の実施例における製造方法は、第１の実
施例の図６に示す工程まではほぼ同様であるため、その
説明は省略する。
における半導体装置の製造方法を工程順に示す概略断面
図である。第２の実施例における製造方法は、第１の実
施例の図６に示す工程まではほぼ同様であるため、その
説明は省略する。
【００４２】図１０を参照して、酸化膜１の表面全面に
フォトレジストが塗布され、露光処理などによりｎウェ
ル領域８の表面上にのみ残されて、レジストパターン１
５ｆとなる。このレジストパターン１５ｆをマスクとし
て酸化膜１のｐウェル領域９にのみ燐（Ｐ）などのｎ型
不純物が注入される。この後レジストパターン１５ｆが
除去される。この選択的に不純物が注入された酸化膜１
の全面に異方性エッチングが施される。一般に、不純物
の注入された酸化膜は、不純物の注入されていない酸化
膜に比較してエッチングレートが高い。このため、酸化
膜１のｐウェル領域９上に形成された部分のエッチング
レートは高く、ｎウェル領域８上に形成された部分のエ
ッチングレートは低い。
フォトレジストが塗布され、露光処理などによりｎウェ
ル領域８の表面上にのみ残されて、レジストパターン１
５ｆとなる。このレジストパターン１５ｆをマスクとし
て酸化膜１のｐウェル領域９にのみ燐（Ｐ）などのｎ型
不純物が注入される。この後レジストパターン１５ｆが
除去される。この選択的に不純物が注入された酸化膜１
の全面に異方性エッチングが施される。一般に、不純物
の注入された酸化膜は、不純物の注入されていない酸化
膜に比較してエッチングレートが高い。このため、酸化
膜１のｐウェル領域９上に形成された部分のエッチング
レートは高く、ｎウェル領域８上に形成された部分のエ
ッチングレートは低い。
【００４３】図１１を参照して、よって、この異方性エ
ッチングにより、ゲート電極配線層２ｂ、３ｂの側壁を
覆うように形成されるサイドウォール５１ｂは比較的幅
の小さいものとなり、ゲート電極配線層２ａ、３ａの側
壁を覆うサイドウォール５１ａは比較的幅の大きいもの
となる。
ッチングにより、ゲート電極配線層２ｂ、３ｂの側壁を
覆うように形成されるサイドウォール５１ｂは比較的幅
の小さいものとなり、ゲート電極配線層２ａ、３ａの側
壁を覆うサイドウォール５１ａは比較的幅の大きいもの
となる。
【００４４】図１２を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８の表面上にのみ残されて、レジストパタ
ーン１５ｇとなる。このレジストパターン１５ｇをマス
クとしてｐウェル領域９に砒素（Ａｓ）などのｎ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ｂ、３ｂとサイドウォール５１ｂの下側領
域を挟むように、かつｎ- 不純物拡散領域５ａと接続す
るように、１対のｎ+ 不純物拡散領域５ｂが形成され
る。このｎ- 不純物拡散領域５ａとｎ+ 不純物拡散領域
５ｂとによりＬＤＤ構造を有する１対のｎ型ソース・ド
レイン拡散領域５が形成される。これにより、１対のｎ
型ソース・ドレイン拡散領域５、ゲート酸化膜６、ゲー
ト電極配線層２ｂ、３ｂとを含むｎＭＯＳトランジスタ
３０ｂが形成される。この後レジストパターン１５ｇが
除去される。
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８の表面上にのみ残されて、レジストパタ
ーン１５ｇとなる。このレジストパターン１５ｇをマス
クとしてｐウェル領域９に砒素（Ａｓ）などのｎ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ｂ、３ｂとサイドウォール５１ｂの下側領
域を挟むように、かつｎ- 不純物拡散領域５ａと接続す
るように、１対のｎ+ 不純物拡散領域５ｂが形成され
る。このｎ- 不純物拡散領域５ａとｎ+ 不純物拡散領域
５ｂとによりＬＤＤ構造を有する１対のｎ型ソース・ド
レイン拡散領域５が形成される。これにより、１対のｎ
型ソース・ドレイン拡散領域５、ゲート酸化膜６、ゲー
ト電極配線層２ｂ、３ｂとを含むｎＭＯＳトランジスタ
３０ｂが形成される。この後レジストパターン１５ｇが
除去される。
【００４５】図１３を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｈとなる。このレジストパターン１５ｈをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ａ、３ａとサイドウォール５１ａの下側領
域を挟むように、かつｎ- 不純物拡散領域４ａと接続す
るように、ｎウェル領域８の表面には１対のｐ + 不純物
拡散領域４ｂが形成される。このｐ- 不純物拡散領域４
ａとｐ+ 不純物拡散領域４ｂとによりＬＤＤ構造を有す
る１対のｐ型ソース・ドレイン拡散領域４が形成され
る。これにより、１対のｐ型ソース・ドレイン拡散領域
４、ゲート酸化膜６、ゲート電極配線層２ａ、３ａとを
含むｐＭＯＳトランジスタ３０ａが形成される。この
後、レジストパターン１５ｈが除去され、図１４に示す
状態となる。
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｈとなる。このレジストパターン１５ｈをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ａ、３ａとサイドウォール５１ａの下側領
域を挟むように、かつｎ- 不純物拡散領域４ａと接続す
るように、ｎウェル領域８の表面には１対のｐ + 不純物
拡散領域４ｂが形成される。このｐ- 不純物拡散領域４
ａとｐ+ 不純物拡散領域４ｂとによりＬＤＤ構造を有す
る１対のｐ型ソース・ドレイン拡散領域４が形成され
る。これにより、１対のｐ型ソース・ドレイン拡散領域
４、ゲート酸化膜６、ゲート電極配線層２ａ、３ａとを
含むｐＭＯＳトランジスタ３０ａが形成される。この
後、レジストパターン１５ｈが除去され、図１４に示す
状態となる。
【００４６】本発明の第２の実施例における製造方法で
は、図１４に示されるようにサイドウォール５１ａの幅
Ｗp2は、サイドウォール５１ｂの幅Ｗn2に比較して大き
くなるよう製造される。このため、自己整合的に形成さ
れるｐ+ 不純物拡散領域４ｂ間の距離Ｌp2は、ｎ+ 不純
物拡散領域５ｂ間の距離Ｌn2に比較して大きくなる。よ
って、第２の実施例では、上述した第１の実施例と同様
の効果を得ることができる。
は、図１４に示されるようにサイドウォール５１ａの幅
Ｗp2は、サイドウォール５１ｂの幅Ｗn2に比較して大き
くなるよう製造される。このため、自己整合的に形成さ
れるｐ+ 不純物拡散領域４ｂ間の距離Ｌp2は、ｎ+ 不純
物拡散領域５ｂ間の距離Ｌn2に比較して大きくなる。よ
って、第２の実施例では、上述した第１の実施例と同様
の効果を得ることができる。
【００４７】次に、本発明の第３の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００４８】図１５〜図２５は、本発明の第３の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１５を参照して、シリコン基板７の表
面にｎウェル領域８とｐウェル領域９が隣接するように
形成される。このシリコン基板７の表面であって、ｎウ
ェル領域８とｐウェル領域９の接する領域には、素子分
離用のフィールド酸化膜１０が形成される。このｎウェ
ル領域８とｐウェル領域９には、各々ｐＭＯＳトランジ
スタおよびｎＭＯＳトランジスタのしきい値電圧を決定
するイオン注入工程が施される。シリコン基板７の表面
全面には、熱酸化法などにより薄い酸化膜６が形成され
る。この薄い酸化膜６の表面全面には多結晶シリコン膜
７が成膜され、この多結晶シリコン膜７に燐（Ｐ）など
の不純物が注入される。この多結晶シリコン膜２の表面
全面にはＷＳｉなどの金属膜がスパッタリングなどによ
り成膜される。この金属膜３の表面全面にＴＥＯＳなど
の酸化膜１１が形成される。この酸化膜１１の表面全面
にフォトレジストが塗布され、所望の形状にパターニン
グされてレジストパターン１５ｉとなる。このレジスト
パターン１５ｉをマスクとして酸化膜１１、金属膜３、
多結晶シリコン膜２などが順次エッチング除去される。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図１５を参照して、シリコン基板７の表
面にｎウェル領域８とｐウェル領域９が隣接するように
形成される。このシリコン基板７の表面であって、ｎウ
ェル領域８とｐウェル領域９の接する領域には、素子分
離用のフィールド酸化膜１０が形成される。このｎウェ
ル領域８とｐウェル領域９には、各々ｐＭＯＳトランジ
スタおよびｎＭＯＳトランジスタのしきい値電圧を決定
するイオン注入工程が施される。シリコン基板７の表面
全面には、熱酸化法などにより薄い酸化膜６が形成され
る。この薄い酸化膜６の表面全面には多結晶シリコン膜
７が成膜され、この多結晶シリコン膜７に燐（Ｐ）など
の不純物が注入される。この多結晶シリコン膜２の表面
全面にはＷＳｉなどの金属膜がスパッタリングなどによ
り成膜される。この金属膜３の表面全面にＴＥＯＳなど
の酸化膜１１が形成される。この酸化膜１１の表面全面
にフォトレジストが塗布され、所望の形状にパターニン
グされてレジストパターン１５ｉとなる。このレジスト
パターン１５ｉをマスクとして酸化膜１１、金属膜３、
多結晶シリコン膜２などが順次エッチング除去される。
【００４９】図１６を参照して、このエッチングにより
ｎウェル領域８の表面上にはゲート酸化膜６を介在して
多結晶シリコン膜２ａと金属膜３ａよりなるゲート電極
配線層とその表面上に酸化膜１１ａが形成される。ま
た、ｐウェル領域９の表面上にはゲート酸化膜６を介在
して多結晶シリコン膜２ｂと金属膜３ｂよりなるゲート
電極配線層とその表面上に酸化膜１１ｂが形成される。
ｎウェル領域８の表面上にはゲート酸化膜６を介在して
多結晶シリコン膜２ａと金属膜３ａよりなるゲート電極
配線層とその表面上に酸化膜１１ａが形成される。ま
た、ｐウェル領域９の表面上にはゲート酸化膜６を介在
して多結晶シリコン膜２ｂと金属膜３ｂよりなるゲート
電極配線層とその表面上に酸化膜１１ｂが形成される。
【００５０】図１７を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８上にのみ残されて、レジストパターン１
５ｊとなる。このレジストパターン１５ｊをマスクとし
てｐウェル領域９に燐（Ｐ）などのｎ型不純物が注入さ
れる。この注入により、ゲート電極配線層２ｂ、３ｂの
下側領域を挟むようにｐウェル領域９の表面に１対のｎ
- 不純物拡散領域５ａが形成される。この後、レジスト
パターン１５ｊをマスクとしたままで酸化膜１１ｂがエ
ッチング除去され、図１８に示す状態となる。
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８上にのみ残されて、レジストパターン１
５ｊとなる。このレジストパターン１５ｊをマスクとし
てｐウェル領域９に燐（Ｐ）などのｎ型不純物が注入さ
れる。この注入により、ゲート電極配線層２ｂ、３ｂの
下側領域を挟むようにｐウェル領域９の表面に１対のｎ
- 不純物拡散領域５ａが形成される。この後、レジスト
パターン１５ｊをマスクとしたままで酸化膜１１ｂがエ
ッチング除去され、図１８に示す状態となる。
【００５１】図１９を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｋとなる。このレジストパターン１５ｋをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物が注入される。この注入により、ゲート電極配線層２
ａ、３ａの下側領域を挟むようにｎウェル領域８の表面
には１対のｐ- 不純物拡散領域４ａが形成される。この
後、レジストパターン１５ｋが除去され図２０に示す状
態となる。
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｋとなる。このレジストパターン１５ｋをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物が注入される。この注入により、ゲート電極配線層２
ａ、３ａの下側領域を挟むようにｎウェル領域８の表面
には１対のｐ- 不純物拡散領域４ａが形成される。この
後、レジストパターン１５ｋが除去され図２０に示す状
態となる。
【００５２】すなわち図２０を参照して、ｎウェル領域
８の表面上に形成されるゲート部はゲート酸化膜６とゲ
ート電極配線層２ａ、３ａと酸化膜１１ａとにより構成
され、またｐウェル領域９の表面上に形成されるゲート
部はゲート酸化膜６とゲート電極配線層２ｂ、３ｂとに
より構成される。これによりｎウェル領域８に形成され
るゲート部の方が、ｐウェル領域９に形成されるゲート
部に比較して高さが高くなる。
８の表面上に形成されるゲート部はゲート酸化膜６とゲ
ート電極配線層２ａ、３ａと酸化膜１１ａとにより構成
され、またｐウェル領域９の表面上に形成されるゲート
部はゲート酸化膜６とゲート電極配線層２ｂ、３ｂとに
より構成される。これによりｎウェル領域８に形成され
るゲート部の方が、ｐウェル領域９に形成されるゲート
部に比較して高さが高くなる。
【００５３】図２１を参照して、高さの異なるゲート部
を被覆するようにシリコン基板７の表面全面にＴＥＯＳ
などの酸化膜６１がほぼ均一な厚みで形成される。図２
２を参照して、この酸化膜６１の表面全面に異方性エッ
チングが施される。この異方性エッチングにより、ゲー
ト電極配線層２ａ、３ａと酸化膜１１ａの側壁を覆うよ
うにサイドウォール６１ａが形成され、ゲート電極配線
層２ｂ、３ｂの側壁を覆うようにサイドウォール６１ｂ
が形成される。このサイドウォール６１ａ、６１ｂの形
成時において、ｎウェル領域８上のゲート部とｐウェル
領域９上のゲート部では高さが異なるため、サイドウォ
ール６１ａとサイドウォール６１ｂの幅が異なる。すな
わち、高さの高いゲート部側壁に形成されるサイドウォ
ール６１ａの幅は、高さの低いゲート部側壁に形成され
るサイドウォール６１ｂの幅よりも大きくなる。
を被覆するようにシリコン基板７の表面全面にＴＥＯＳ
などの酸化膜６１がほぼ均一な厚みで形成される。図２
２を参照して、この酸化膜６１の表面全面に異方性エッ
チングが施される。この異方性エッチングにより、ゲー
ト電極配線層２ａ、３ａと酸化膜１１ａの側壁を覆うよ
うにサイドウォール６１ａが形成され、ゲート電極配線
層２ｂ、３ｂの側壁を覆うようにサイドウォール６１ｂ
が形成される。このサイドウォール６１ａ、６１ｂの形
成時において、ｎウェル領域８上のゲート部とｐウェル
領域９上のゲート部では高さが異なるため、サイドウォ
ール６１ａとサイドウォール６１ｂの幅が異なる。すな
わち、高さの高いゲート部側壁に形成されるサイドウォ
ール６１ａの幅は、高さの低いゲート部側壁に形成され
るサイドウォール６１ｂの幅よりも大きくなる。
【００５４】図２３を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８にのみ残されて、レジストパターン１５
ｌとなる。このレジストパターン１５ｌをマスクとして
ｐウェル領域９に砒素（Ａｓ）などのｎ型不純物がイオ
ン注入される。このイオン注入により、ゲート電極配線
層２ｂ、３ｂとサイドウォール６１ｂの下側領域を挟む
ように、かつｎ- 不純物拡散領域５ａと接続されるよう
に、ｐウェル領域９の表面に１対のｎ+ 不純物拡散領域
５ｂが形成される。このｎ- 不純物拡散領域５ａとｎ+
不純物拡散領域５ｂとによりＬＤＤ構造を有する１対の
ｎ型ソース・ドレイン拡散領域５が形成される。これに
より、１対のｎ型ソース・ドレイン拡散領域５、ゲート
酸化膜６、ゲート電極配線層２ｂ、３ｂとを含むｎＭＯ
Ｓトランジスタ４０ｂが形成される。この後、レジスト
パターン１５ｌが除去される。
全面にフォトレジストが塗布され、露光処理などにより
ｎウェル領域８にのみ残されて、レジストパターン１５
ｌとなる。このレジストパターン１５ｌをマスクとして
ｐウェル領域９に砒素（Ａｓ）などのｎ型不純物がイオ
ン注入される。このイオン注入により、ゲート電極配線
層２ｂ、３ｂとサイドウォール６１ｂの下側領域を挟む
ように、かつｎ- 不純物拡散領域５ａと接続されるよう
に、ｐウェル領域９の表面に１対のｎ+ 不純物拡散領域
５ｂが形成される。このｎ- 不純物拡散領域５ａとｎ+
不純物拡散領域５ｂとによりＬＤＤ構造を有する１対の
ｎ型ソース・ドレイン拡散領域５が形成される。これに
より、１対のｎ型ソース・ドレイン拡散領域５、ゲート
酸化膜６、ゲート電極配線層２ｂ、３ｂとを含むｎＭＯ
Ｓトランジスタ４０ｂが形成される。この後、レジスト
パターン１５ｌが除去される。
【００５５】図２４を参照して、シリコン基板７の表面
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｍとなる。このレジストパターン１５ｍをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ａ、３ａとサイドウォール６１ａの下側領
域を挟むように、かつｐ- 不純物拡散領域４ａと接続す
るように、ｎウェル領域８の表面に１対のｐ+不純物拡
散領域４ｂが形成される。このｐ- 不純物拡散領域４ａ
とｐ+ 不純物拡散領域４ｂとによりＬＤＤ構造を有する
１対のｐ型ソース・ドレイン拡散領域４が形成される。
これにより、１対のｐ型ソース・ドレイン拡散領域４、
ゲート酸化膜６、ゲート電極配線層２ａ、３ａとを含む
ｐＭＯＳトランジスタ４０ａが形成される。この後、レ
ジストパターン１５ｍが除去され、図２５に示す状態と
なる。
全面にフォトレジストが塗布され、露光処理などにより
ｐウェル領域９の表面上にのみ残されて、レジストパタ
ーン１５ｍとなる。このレジストパターン１５ｍをマス
クとしてｎウェル領域８にボロン（Ｂ）などのｐ型不純
物がイオン注入される。このイオン注入により、ゲート
電極配線層２ａ、３ａとサイドウォール６１ａの下側領
域を挟むように、かつｐ- 不純物拡散領域４ａと接続す
るように、ｎウェル領域８の表面に１対のｐ+不純物拡
散領域４ｂが形成される。このｐ- 不純物拡散領域４ａ
とｐ+ 不純物拡散領域４ｂとによりＬＤＤ構造を有する
１対のｐ型ソース・ドレイン拡散領域４が形成される。
これにより、１対のｐ型ソース・ドレイン拡散領域４、
ゲート酸化膜６、ゲート電極配線層２ａ、３ａとを含む
ｐＭＯＳトランジスタ４０ａが形成される。この後、レ
ジストパターン１５ｍが除去され、図２５に示す状態と
なる。
【００５６】本発明の第３の実施例における製造方法で
は、図２５に示されるようにサイドウォール６１ａの幅
Ｗp3は、サイドウォール６１ｂの幅Ｗn3に比較して大き
くなるように製造される。このため、自己整合的に形成
されるｐ+ 不純物拡散領域４ｂ間の距離Ｌp3は、ｎ+ 不
純物拡散領域５ｂ間の距離Ｌn3よりも大きくなる。よっ
て、第３の実施例では、上述した第１および第２の実施
例と同様の効果を得ることができる。
は、図２５に示されるようにサイドウォール６１ａの幅
Ｗp3は、サイドウォール６１ｂの幅Ｗn3に比較して大き
くなるように製造される。このため、自己整合的に形成
されるｐ+ 不純物拡散領域４ｂ間の距離Ｌp3は、ｎ+ 不
純物拡散領域５ｂ間の距離Ｌn3よりも大きくなる。よっ
て、第３の実施例では、上述した第１および第２の実施
例と同様の効果を得ることができる。
【００５７】なお、従来の製造方法において、図３０に
示す工程の後、図２６に示すようにサイドウォール１０
１ａをさらに異方性エッチングすることにより幅の小さ
いサイドウォール１０１ｂとし、これによりサイドウォ
ール１０１ａと１０１ｂの幅を変えることも可能であ
る。なお、この後の工程については従来例の工程とほぼ
同様であるためその説明は省略する。
示す工程の後、図２６に示すようにサイドウォール１０
１ａをさらに異方性エッチングすることにより幅の小さ
いサイドウォール１０１ｂとし、これによりサイドウォ
ール１０１ａと１０１ｂの幅を変えることも可能であ
る。なお、この後の工程については従来例の工程とほぼ
同様であるためその説明は省略する。
【００５８】
【発明の効果】請求項１に記載の半導体装置の製造方法
では、ｎチャネルＭＯＳトランジスタ形成領域とｐチャ
ネルＭＯＳトランジスタ形成領域とで別個に絶縁層に異
方性エッチングが施される。このため、相対的に高濃度
のｐ型不純物領域のソース・ドレイン間の距離を適度に
設計することができ、パンチスルーを防止することもで
きる。また集積度の向上に対応することも可能である。
では、ｎチャネルＭＯＳトランジスタ形成領域とｐチャ
ネルＭＯＳトランジスタ形成領域とで別個に絶縁層に異
方性エッチングが施される。このため、相対的に高濃度
のｐ型不純物領域のソース・ドレイン間の距離を適度に
設計することができ、パンチスルーを防止することもで
きる。また集積度の向上に対応することも可能である。
【００５９】請求項２に記載の半導体装置の製造方法で
は、ｎチャネルＭＯＳトランジスタ形成領域に選択的に
不純物が導入された絶縁層に異方性エッチングを施すこ
とで第１のサイドウォールスペーサと第２のサイドウォ
ールスペーサが形成される。このため、相対的に高濃度
のｐ型不純物領域のソース・ドレイン間の距離を適度に
設計することができ、パンチスルーを防止することが可
能となる。また、集積度の向上にも対応することが可能
である。
は、ｎチャネルＭＯＳトランジスタ形成領域に選択的に
不純物が導入された絶縁層に異方性エッチングを施すこ
とで第１のサイドウォールスペーサと第２のサイドウォ
ールスペーサが形成される。このため、相対的に高濃度
のｐ型不純物領域のソース・ドレイン間の距離を適度に
設計することができ、パンチスルーを防止することが可
能となる。また、集積度の向上にも対応することが可能
である。
【００６０】請求項３に記載の半導体装置の製造方法で
は、第２の絶縁層が第１の電極層の上に形成され、第２
の電極層を含むゲート部の高さは第１の電極層を含むゲ
ート部の高さよりも高い状態で第２の絶縁層に異方性エ
ッチングが施される。このため、相対的に高濃度のｐ型
不純物領域のソース・ドレイン間の距離を適度に設計す
ることができ、パンチスルーを防止することが可能とな
る。また、集積度の向上に対応することも可能である。
は、第２の絶縁層が第１の電極層の上に形成され、第２
の電極層を含むゲート部の高さは第１の電極層を含むゲ
ート部の高さよりも高い状態で第２の絶縁層に異方性エ
ッチングが施される。このため、相対的に高濃度のｐ型
不純物領域のソース・ドレイン間の距離を適度に設計す
ることができ、パンチスルーを防止することが可能とな
る。また、集積度の向上に対応することも可能である。
【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。
造方法の第７工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第８工程を示す概略断面図である。
造方法の第８工程を示す概略断面図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第９工程を示す概略断面図である。
造方法の第９工程を示す概略断面図である。
【図１０】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１１】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１２】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図１３】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図１４】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図１５】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１６】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１７】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図１８】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図１９】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図２０】本発明の第３の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図２１】本発明の第３の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図２２】本発明の第３の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図２３】本発明の第３の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
製造方法の第９工程を示す概略断面図である。
【図２４】本発明の第３の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
製造方法の第１０工程を示す概略断面図である。
【図２５】本発明の第３の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
製造方法の第１１工程を示す概略断面図である。
【図２６】本発明の第４の実施例における半導体装置の
特徴的な工程を示す概略断面図である。
特徴的な工程を示す概略断面図である。
【図２７】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
す概略断面図である。
【図２８】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
す概略断面図である。
【図２９】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
す概略断面図である。
【図３０】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
す概略断面図である。
【図３１】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
す概略断面図である。
【図３２】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
す概略断面図である。
【図３３】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。
す概略断面図である。
【図３４】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。
す概略断面図である。
【図３５】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。
す概略断面図である。
【図３６】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。
示す概略断面図である。
１ 酸化膜 １ａ、１ｂ、５１ａ、５１ｂ、６１ａ、６１ｂ サイド
ウォール ２ 多結晶シリコン膜 ３ 金属膜 ２ａ、３ａ ゲート電極配線層 ２ｂ、３ｂ ゲート電極配線層 ４ ｐ型ソース・ドレイン拡散領域 ４ａ ｐ- 不純物拡散領域 ４ｂ ｐ+ 不純物拡散領域 ５ ｎ型ソース・ドレイン拡散領域 ５ａ ｎ- 不純物拡散領域 ５ｂ ｎ+ 不純物拡散領域 ６ 酸化膜 ７ シリコン基板 ８ ｎウェル領域 ９ ｐウェル領域 １１ａ 酸化膜 ２０ａ、３０ａ、４０ａ ｐＭＯＳトランジスタ ２０ｂ、３０ｂ、４０ｂ ｎＭＯＳトランジスタ
ウォール ２ 多結晶シリコン膜 ３ 金属膜 ２ａ、３ａ ゲート電極配線層 ２ｂ、３ｂ ゲート電極配線層 ４ ｐ型ソース・ドレイン拡散領域 ４ａ ｐ- 不純物拡散領域 ４ｂ ｐ+ 不純物拡散領域 ５ ｎ型ソース・ドレイン拡散領域 ５ａ ｎ- 不純物拡散領域 ５ｂ ｎ+ 不純物拡散領域 ６ 酸化膜 ７ シリコン基板 ８ ｎウェル領域 ９ ｐウェル領域 １１ａ 酸化膜 ２０ａ、３０ａ、４０ａ ｐＭＯＳトランジスタ ２０ｂ、３０ｂ、４０ｂ ｎＭＯＳトランジスタ
Claims (3)
- 【請求項１】 同一半導体基板の主表面にｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとを
含む半導体装置の製造方法であって、 前記半導体基板のｎチャネルＭＯＳトランジスタ形成領
域とｐチャネルＭＯＳトランジスタ形成領域の表面上に
絶縁膜を介在して、それぞれ第１のゲート電極層と第２
のゲート電極層を形成する工程と、 前記第１のゲート電極層をマスクとして前記ｎチャネル
ＭＯＳトランジスタ形成領域にｎ型不純物を導入し、相
対的に低濃度の一対のｎ型不純物領域を形成する工程
と、 前記第２のゲート電極層をマスクとして前記ｐチャネル
ＭＯＳトランジスタ形成領域にｐ型不純物を導入し、相
対的に低濃度の一対のｐ型不純物領域を形成する工程
と、 前記ｎチャネルＭＯＳトランジスタ形成領域とｐチャネ
ルＭＯＳトランジスタ形成領域の表面上に前記第１と第
２のゲート電極層を覆うように絶縁層を形成する工程
と、 前記ｎチャネルＭＯＳトランジスタ形成領域に形成され
た前記絶縁層に異方性エッチングを行ない、前記第１の
ゲート電極層の側壁部を覆う第１の幅を有する第１のサ
イドウォールスペーサを形成する工程と、 前記ｐチャネルＭＯＳトランジスタ形成領域に形成され
た前記絶縁層に異方性エッチングを行ない、前記第２の
ゲート電極層の側壁部を覆う前記第１の幅よりも大きい
第２の幅を有する第２のサイドウォールスペーサを形成
する工程と、 前記第１のゲート電極層と前記第１のサイドウォールス
ペーサをマスクとして前記ｎチャネルＭＯＳトランジス
タ形成領域にｎ型不純物を導入し、前記低濃度のｎ型不
純物領域に接続するように相対的に高濃度の一対のｎ型
不純物領域を形成する工程と、 前記第２のゲート電極層と前記第２のサイドウォールス
ペーサをマスクとして前記ｐチャネルＭＯＳトランジス
タ形成領域にｐ型不純物を導入し、前記低濃度のｐ型不
純物領域に接続するように相対的に高濃度の一対のｐ型
不純物領域を形成する工程とを備えた、半導体装置の製
造方法。 - 【請求項２】 同一半導体基板の主表面にｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとを
含む半導体装置の製造方法であって、 前記半導体基板のｎチャネルＭＯＳトランジスタ形成領
域とｐチャネルＭＯＳトランジスタ形成領域の表面上に
絶縁膜を介在して、それぞれ第１のゲート電極層と第２
のゲート電極層を形成する工程と、 前記第１のゲート電極層をマスクとして前記ｎチャネル
ＭＯＳトランジスタ形成領域にｎ型不純物を導入し、相
対的に低濃度の一対のｎ型不純物領域を形成する工程
と、 前記第２のゲート電極層をマスクとして前記ｐチャネル
ＭＯＳトランジスタ形成領域にｐ型不純物を導入し、相
対的に低濃度の一対のｐ型不純物領域を形成する工程
と、 前記ｎチャネルＭＯＳトランジスタ形成領域と前記ｐチ
ャネルＭＯＳトランジスタ形成領域の表面上に前記第１
と第２のゲート電極層を覆うように絶縁層を形成する工
程と、 前記ｎチャネルＭＯＳトランジスタ形成領域に形成され
た前記絶縁層に選択的に不純物を導入する工程と、 前記選択的に不純物が導入された絶縁層に異方性エッチ
ングを行ない、前記第１の電極層の側壁部を覆う第１の
幅を有する第１のサイドウォールスペーサと、前記第２
の電極層の側壁部を覆う前記第１の幅よりも大きい第２
の幅を有する第２のサイドウォールスペーサとを形成す
る工程と、 前記第１のゲート電極層と前記第１のサイドウォールス
ペーサをマスクとして前記ｎチャネルＭＯＳトランジス
タ形成領域にｎ型不純物を導入し、前記低濃度のｎ型不
純物領域に接続するように相対的に高濃度の一対のｎ型
不純物領域を形成する工程と、 前記第２のゲート電極層と前記第２のサイドウォールス
ペーサをマスクとして前記ｐチャネルＭＯＳトランジス
タ形成領域にｐ型不純物を導入し、前記低濃度のｐ型不
純物領域に接続するように相対的に高濃度の一対のｐ型
不純物領域を形成する工程とを備えた、半導体装置の製
造方法。 - 【請求項３】 同一半導体基板の主表面にｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとを
含む半導体装置の製造方法であって、 前記半導体基板のｎチャネルＭＯＳトランジスタ形成領
域とｐチャネルＭＯＳトランジスタ形成領域の表面上に
絶縁膜を介在して、それぞれ第１のゲート電極層と第２
のゲート電極層を形成する工程と、 前記第２のゲート電極層の上に選択的に第１の絶縁層を
形成する工程と、 前記第１のゲート電極層をマスクとして前記ｎチャネル
ＭＯＳトランジスタ形成領域にｎ型不純物を導入し、相
対的に低濃度の一対のｎ型不純物領域を形成する工程
と、 前記第２のゲート電極層をマスクとして前記ｐチャネル
ＭＯＳトランジスタ形成領域にｐ型不純物を導入し、相
対的に低濃度の一対のｐ型不純物領域を形成する工程
と、 前記ｎチャネルＭＯＳトランジスタ形成領域と前記ｐチ
ャネルＭＯＳトランジスタ形成領域の表面上に前記第１
と第２のゲート電極層と第１の絶縁層を覆うように第２
の絶縁層を形成する工程と、 前記第２の絶縁層に異方性エッチングを行ない、前記第
１の電極層の側壁部を覆う第１の幅を有する第１のサイ
ドウォールスペーサと、前記第２の電極層と第１の絶縁
層の側壁部を覆う前記第１の幅よりも大きい第２の幅を
有する第２のサイドウォールスペーサとを形成する工程
と、 前記第１のゲート電極層と前記第１のサイドウォールス
ペーサをマスクとして前記ｎチャネルＭＯＳトランジス
タ形成領域にｎ型不純物を導入し、前記低濃度のｎ型不
純物領域に接続するように相対的に高濃度の一対のｎ型
不純物領域を形成する工程と、 前記第２のゲート電極層と前記第２のサイドウォールス
ペーサをマスクとして前記ｐチャネルＭＯＳトランジス
タ形成領域にｐ型不純物を導入し、前記低濃度のｐ型不
純物領域に接続するように相対的に高濃度の一対のｐ型
不純物領域を形成する工程とを備えた、半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069978A JPH06283679A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069978A JPH06283679A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283679A true JPH06283679A (ja) | 1994-10-07 |
Family
ID=13418264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5069978A Withdrawn JPH06283679A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283679A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222866A (ja) * | 2001-01-24 | 2002-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7309633B2 (en) | 2003-03-28 | 2007-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
| US7371275B2 (en) | 2004-07-02 | 2008-05-13 | E.I. Du Pont De Nemours And Company | Titanium dioxide pigment and polymer compositions |
| WO2012046365A1 (ja) * | 2010-10-08 | 2012-04-12 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-03-29 JP JP5069978A patent/JPH06283679A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222866A (ja) * | 2001-01-24 | 2002-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7309633B2 (en) | 2003-03-28 | 2007-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
| US7544573B2 (en) | 2003-03-28 | 2009-06-09 | Kabushiki Kaisha Toshiba | Semiconductor device including MOS field effect transistor having offset spacers or gate sidewall films on either side of gate electrode and method of manufacturing the same |
| US7371275B2 (en) | 2004-07-02 | 2008-05-13 | E.I. Du Pont De Nemours And Company | Titanium dioxide pigment and polymer compositions |
| WO2012046365A1 (ja) * | 2010-10-08 | 2012-04-12 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |