KR20000045480A - 에스.오.아이. 소자의 제조방법 - Google Patents
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Abstract
본 발명은 에스.오.아이. ( silicon on insulator, 이하에서 SOI 라 함 ) 소자의 제조방법에 관한 것으로, 매몰 산화막이 형성된 반도체기판 상부의 활성영역에 소오스/드레인 접합영역과 게이트전극이 형성된 단결정실리콘층이 구비되고, 상기 게이트전극의 상부에 중첩되고, 상기 소오스/드레인 접합영역과의 중첩도가 "0"인 DT-MOS 용 도전체가 상기 매몰 산화막과 일정두께 중첩되어 연결되고 그에 따라서, 종래의 DT-MOS 용 도전체가 부유 ( floating ) 되어 유발되는 문제점을 해결하고 소자의 문턱전압을 감소시키며 공정을 단순화시켜 반도체소자의 특성, 신뢰성 및 생산성을 향상시킬 수 있는 기술이다.
Description
본 발명은 SOI 소자 및 그 제조방법에 관한 것으로, 특히 소자의 동작조건에 따라 변화되는 문턱전압을 가질 수 있도록 하는 디.티.모스 ( dynamic threshold MOS, 이하에서 DT-MOS 라 함 ) 가 형성되어 특성 및 신뢰성이 향상된 SOI 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
현재 휴대용 전자 제품의 수요가 급증함에 따라 소자의 크기 뿐만아니라 사용되는 공급전압도 동시에 줄여야 할 필요가 대두되고 있다.
저전압화를 위해 필요한 것은 반도체 소자의 문턱전압을 낮추는 것인데 문턱전압을 낮출 경우에는 누설전류의 문제가 발생한다.
이러한 문제를 해결하는 방안으로 구동시 ( on 상태 ) 에서 문턱전압을 낮추어 주어 소자의 구동전류를 늘려주고, 차단상태 ( off 상태 ) 에서 문턱전압을 높여주어 누설전류를 낮추어주는 소자의 방안이 있다.
이러한 조건을 구현한 것이 DT-MOS 이다.
일반적으로, 상기 DT-MOS 는 게이트전극의 구동시 문턱전압을 감소시키기 위하여, 게이트 연결을 위한 금속배선을 이용하여 게이트전극에 인가되는 전극을 반도체기판에 동시에 접속시켜 게이트전극의 구동시 문턱전압을 감소시킬 수 있는 구조를 말한다.
그러나, 이와 같이 소자의 문턱전압을 낮추는 방법은, 일반 반도체소자에 적용할 경우 각 소자의 기관 ( 몸체 ) 이 전기적으로 서로 연결되어 있어 소자의 누설전류 증가를 초래하기 때문에 한계가 있다.
따라서, DT-MOS 를 이용한 고속화 및 저전압화를 실현하기 위해서는 소자간의 몸체 분리가 용이한 SOI 기판을 사용한 트랜지스터가 요구되고 있다.
그런데, 금속배선을 게이트와 기판 연결에 사용하는 만큼 소자가 차지하는 면적이 커지며, 소자의 몸체가 콘택이 형성되는 영역에 전기적으로 연결되어야 함에 따른 소자 설계의 제한이 따르게 된다.
따라서, 종래기술의 문제점을 해결하기 위하여, 구동조건에 따라 소자의 문턱전압을 조절할 수 있는 DT-MOS 소자를 게이트와 몸체의 연결을 위한 추가의 면적 소모없이 구현하는 SOI 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 본 발명의 실시예에 따른 형성된 SOI 소자의 평면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 SOI 소자의 제조공정을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘기판 2 : 매몰절연막
3 : 단결정실리콘층 4 : 게이트절연막
5 : 제1도전체 6 : 제2도전체
7 : 절연막 스페이서
이상의 목적을 달성하기 위해 본 발명에 따른 SOI 소자의 제조방법은,
하부 반도체기판, 매몰절연막, 상부 반도체기판의 적층으로 구성된 SOI 기판 상부에,
게이트절연막, 제1도전체를 차례로 형성하는 공정과,
리소그래피공정과 식각공정을 거쳐 소자분리영역의 제1도전체, 게이트절연막 및 상부 반도체기판을 차례로 식각하는 공정과,
제2도전체를 형성하는 공정과,
게이트가 형성될 부분을 정의하는 리소그래피 공정과 식각공정을 통해 제2도전체와 제1도전체를 차례로 식각하는 공정과,
소정의 공정을 거쳐 접합영역을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 및 도 2a 내지 도 2d 는 본 발명에 따른 SOI 소자의 제조방법을 도시한 평면도 및 단면도를 도시한 것이다.
도 1 은 본 발명에 따라 DT-MOS 가 형성된 SOI 소자를 도시한 평면도이다.
상기 도 1 은, 매몰 산화막(2) 상부의 활성영역에 소오스/드레인 접합영역(10)이 형성되고, 게이트전극(5,6)은 상기 소오스/드레인 접합영역(10)에 접속되지않으며 활성영역의 옆면에서 활성영역과 접촉되어 구비된다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 도시한 단면도로서, 도 2a 내지 도 2d 는 상기 도 1 의 ⓨ-ⓨ 절단면을 도시된 단면도이고, 도 2ba 및 도 2da 는 상기 도 1 의 ⓧ-ⓧ 절단면을 도시된 단면도이다.
도 2a 를 참조하면, 실리콘기판(1), 매몰 산화막(2) 및 상부 반도체기판(3)의 적층으로 구성된 SOI 기판 상부에, 게이트절연막(4)과 제1도전체(5)를 소정의 고정을 거쳐 형성한다.
도 2b 를 참조하면, 게이트전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1도전체(5)와 게이트산화막(4) 및 상부 반도체기판(3)을 차례로 식각하여 게이트전극 및 소자 활성영역을 형성한다.
도 2c 및 도 2cc 를 참조하면, 전체표면상부에 제2도전체(6)를 형성한다. 이때, 상기 제2도전체(6)는 제1도전체(5)와 상부 반도체기판(3)을 전기적으로 연결하기 위한 도전체이다.
리소그래피 공정 및 식각공정을 거쳐 제2도전체(6) 및 제1도전체(5)를 차례로 식각한다. 이때, 게이트절연막(4)가 상부 반도체기판의 식각방지막으로 이용된다.
이때, 상기 제2도전체(6)는 게이트로 사용되는 제1도전체 및 소자 활성영역인 상부 반도체기판(3)에 접촉되어 소자의 동작시 게이트전극에 인가되는 전압을 기판(몸체)에도 인가될 수 있도록 하여 소자의 문턱전압을 감소시킬 수 있는 효과가 있다.
도 2d 및 도 2da 를 참조하면, 소정의 공정을 거쳐 접합층(10)을 형성함으로써 소오스/드레인을 형성한다.
이상에서 상세히 기술한 바와 같이 본 발명에 따른 SOI 소자의 제조방법은, 간단한 공정으로 DT-MOS 를 형성하여 소자의 문턱전압을 소자의 동작조건에 따라 변화시킬 수 있어 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있으며 기존의 DT-MOS 소자에 비해 보다 작은 면적에 형성되는 장점이 있다.
Claims (7)
- 하부 반도체기판, 매몰절연막, 상부 반도체기판의 적층으로 구성된 SOI 기판 상부에,게이트절연막, 제1도전체를 차례로 형성하는 공정과,리소그래피공정과 식각공정을 거쳐 소자분리영역의 제1도전체, 게이트절연막 및 상부 반도체기판을 차례로 식각하는 공정과,제2도전체를 형성하는 공정과,게이트가 형성될 부분을 정의하는 리소그래피 공정과 식각공정을 통해 제2도전체와 제1도전체를 차례로 식각하는 공정과,소정의 공정을 거쳐 접합영역을 형성하는 공정을 포함하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제1도전체가 비정질 실리콘, 다결정실리콘, 실리사이드막 또는 금속막이거나 이들의 적층구조인 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제2도전체가 상부 반도체기판과 같은 형의 불순물이 도핑되어 있는 비정질실리콘이나 다결정실리콘이 실리사이드막이나 금속막으로 적층된 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리영역의 제1도전체, 게이트절연막 및 상부 반도체기판을 차례로 식각하는 공정단계에서 상부 반도체기판을 완전식각하는 공정 대신에 상부 반도체기판을 식각하지 않거나 일부 식각하고 남은 상부 반도체기판을 제2도전체 식각시 제거하는 것을 특징으로하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리영역의 제1도전체, 게이트절연막 및 상부 반도체기판을 차례로 식각하는 공정단계에서 후속공정의 난이도를 줄여주기 위하여 단면이 직각이 아닌 비스듬한 사면이 되도록 식각하는 것을 특징으로하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막 및 상부 반도체기판을 식각하는 공정과, 제2도전체 및 제1도전체 식각공정에서의 소자 활성영역 및 게이트 절연막 손상을 보완하기 위해 제2도전체 및 제1도전체 식각후 산화공정이나 열공정 등 소정의 손상 완화공정을 사용하는 것을 특징으로하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제2도전체 형성공정이후 화학적 기계적 연마공정이나 에치백 공정을 사용하여 평탄화함으로써 후속공정의 난이도를 경감시키는 것을 특징으로하는 SOI 소자의 제조방법.
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