KR100800163B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 매몰절연막 및 제1실리콘층을 형성하는 단계와, 상기 제1실리콘층을 식각하여 매몰절연막 상에 게이트 형성 영역을 한정하는 제1실리콘 패턴을 형성하는 단계와, 상기 매몰절연막 상에 제1절연막을 형성하는 단계와, 상기 제1실리콘 패턴을 선택적으로 성장시켜 상기 제1실리콘 패턴 및 제1절연막 상에 제2실리콘층을 형성하는 단계와, 상기 제2실리콘층 및 제1절연막을 식각하여 상기 식각된 제1절연막을 포함한 제1실리콘 패턴 상에 제2실리콘 패턴을 형성하는 단계와, 상기 매몰절연막 상에 제2절연막을 형성하는 단계와, 상기 제2실리콘 패턴 상에 게이트를 형성하는 단계 및 상기 게이트 양측의 제2실리콘 패턴 내에 접합영역을 형성하는 단계를 포함한다.
Description
도 1a은 종래의 플로우팅 바디 셀의 단면도.
도 1b는 종래의 플로우팅 바디 셀의 데이타 저장 원리를 보여주는 단면도.
도 1c는 종래의 플로우팅 바디 셀의 데이타 삭제 원리를 보여주는 단면도.
도 1d는 종래의 플로우팅 바디 셀의 데이타 구별로 인해 트랜지스터의 문턱전압 차이를 보여주는 회로도.
도 1e는 종래의 플로우팅 바디 셀에서 트랜지스터의 문턱전압 변화로 인한 센싱 원리를 보여주는 그래프.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플로우팅 바디 셀의 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 실리콘기판 210: 매몰절연막
220P: 제1실리콘 패턴 230: 제1절연막
240P: 제2실리콘 패턴 250: 제2절연막
260: 게이트 270: 접합영역
F/B: 플로우팅 바디
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, Floating Body Cell의 데이타 유지 시간(data retention time)을 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 더욱더 작은 면적에서 원하는 동작을 구현하기 위해 많은 노력이 진행되고 있다. 최근 캐패시터를(capacitor) 가지는 임베디드(embeded) DRAM 구조 중 캐패시터 없이(capacitorless) 플로우팅 바디(floating body)에 다수의 캐리어(carrier)를 차지 업(charge-up)하여 셀의 문턱전압(Vt)에 변화를 줌으로써 데이타를 기억하는 플로우팅 바디 셀(floating body Cell, 이하 FBC)과 같은 캐패시터리스(capacitorless) DRAM이 활발히 연구되고 있다.
이러한, FBC은 캐패시터가 형성되는 DRAM에 비해 공정 단계의 감소 및 밀도 증가라는 유리한 장점을 가지고 있다.
도 1a은 일반적인 FBC 구조의 단면도이다. 도시된 바와 같이, SOI(Silicon On Insulator) 기판(112), 즉, 벌크 실리콘으로 이루어진 단결정 실리콘 기판를 대신하여 실리콘 기판(100)과 매몰산화막(110) 및 실리콘층(플로우팅 바디,120)의 적층 구조로 이루어진 기판을 사용한다.
미설명된 도면 부호 160은 게이트를, 170은 접합영역을 각각 나타낸다.
도 1b는 FBC의 동작원리, 즉 FBC에서 데이타를 쓰는 원리를 설명하기 위한 도면도로서, 도시된 바와 같이, 충돌된 이온화(impact ionization)에 의해서 생성된 홀은, 도 1a에 도시된 매몰산화막(110)과 플로우팅 바디(120)의 경계면(A)에 저장되게 되며, 저장된 홀의 양에 따라서 트랜지스터의 문턱전압(Vt)이 달라지게 되면서 데이타(Data)를 쓰게 된다.
한편, 도 1c에 도시된 바와 같이, 플로우팅 바디와 접합영역간에 순 바이어스(forward)를 적용하여 저장된 홀을 제거하면 데이타는 삭제된다.
이와 같이, 홀이 저장된 상태와 홀이 빠져나가는 두 가지 상태가 FBC에 존재하게 되면, 도 1d에 도시된 바와 같이, 이러한 효과는 문턱전압의 차이로 나타나게 되고, 도 1e에 도시된 바와 같이, 상기의 문턱전압의 차이는 S/A(Sense Amplifier)에 의해서 센싱(sensing)하게 된다.
그러나, 전술한 바와 같이, FBC와 같은 캐패시터리스 DRAM은 캐패시터를 갖는 DRAM에 비해 데이타 유지 시간(data retention time)이 작다.
다시말하면, FBC는 트랜지스터의 플로우팅된 바디에 전하를 저장하는 방식으로 데이타를 쓰고 읽는 특징임에 따라, 테크널러지 스케일-다운(technology scaling-down)시 전하가 보관되는 트랜지스터의 체적도 감소하게 되어 FBC의 데이타 유지 시간이 감소되고 있다.
또한, SIO 기판을 이용하는 FBC는 주변회로의 트래지스터에 발생하는 꼬임(kink) 현상을 제거하기 위해 실리콘층의 두께를 더욱 작게 만들고 있어서 FBC의 트랜지스터의 크기, 즉, 체적은 더욱 작아지고 있다.
본 발명은 전하를 보관하는 트랜지스터의 체적을 증가시켜 데이타 유지 시간을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 매몰절연막 및 제1실리콘층을 형성하는 단계; 상기 제1실리콘층을 식각하여 매몰절연막 상에 게이트 형성 영역을 한정하는 제1실리콘 패턴을 형성하는 단계; 상기 매몰절연막 상에 제1절연막을 형성하는 단계; 상기 제1실리콘 패턴을 선택적으로 성장시켜 상기 제1실리콘 패턴 및 제1절연막 상에 제2실리콘층을 형성하는 단계; 상기 제2실리콘층 및 제1절연막을 식각하여 상기 식각된 제1절연막을 포함한 제1실리콘 패턴 상에 제2실리콘 패턴을 형성하는 단계; 상기 매몰절연막 상에 제2절연막을 형성하는 단계; 상기 제2실리콘 패턴 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 제2실리콘 패턴 내에 접합영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 매몰절연막 상에 제1절연막을 형성하는 단계는, 상기 제1실리콘 패턴을 덮도록 매몰절연막 상에 제1절연막을 증착하는 단계; 및 상기 제1실리콘 패턴이 노출될 때까지 상기 제1절연막을 CMP하는 단계;로 구성된 것을 포함한다.
상기 제2실리콘층은 200∼2000Å 두께로 형성하는 것을 포함한다.
상기 매몰절연막 상에 제2절연막을 형성하는 단계는, 상기 제2실리콘 패턴을 덮도록 매몰절연막 상에 제2절연막을 증착하는 단계; 및 상기 제2실리콘 패턴이 노출될 때까지 상기 제2절연막을 CMP하는 단계;로 구성된 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 바람직한 실시예서는 반도체 소자의 제조방법 중 플로우팅 바디 셀에 대해 도시하고 설명하도록 한다.
도 2a 내지 도 2e는 캐패시터리스(capacitorless) DRAM의 한 가지인 플로우팅 바디 셀(floating body cell)의 제조방법에 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 실리콘기판(200) 상에 매몰산화막(210) 및 제1실리콘층을 형성하여 SOI(Silicon On Insulator) 기판(212)을 마련한다. 그런다음, 상기 제1실리콘층을 식각하여 매몰절연막(210) 상에 게이트 형성 영역을 한정하는 제1실리콘 패턴(220P)을 형성한다.
도 2b를 참조하면, 상기 제1실리콘 패턴(220P)을 덮도록 매몰절연막(210) 상에 제1절연막(230)을 증착한 후, 상기 제1실리콘 패턴(220P)이 노출될 때까지 상기 제1절연막(230)을 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP)한다.
도 2c를 참조하면, 상기 제1실리콘 패턴(220P)을 선택적으로 성장(Selective Epitaxial Growth, SEG)시켜 상기 제1실리콘 패턴(220P) 및 제1절연막(230) 상에 200∼2000Å 두께로 제2실리콘층(240)을 형성한다.
도 2d를 참조하면, 상기 제2실리콘층(240) 및 제1절연막(230)을 식각하여 상 기 식각된 제1절연막(230)을 포함한 제1실리콘 패턴(220P) 상에 제2실리콘 패턴(240P)을 형성한다.
이때, 상기 제1실리콘 패턴(220P)과 제2실리콘 패턴(240P)은 트랜지스터에서 전하가 저장되는 플로우팅 바디(floating body) 부분이다.
여기서, 본 발명은 상기 제1실리콘 패턴(220P)을 선택적으로 성장시켜 상기 제1실리콘 패턴(220P) 상에 제1실리콘 패턴 보다 큰 폭을 갖는 제2실리콘 패턴(240P)을 형성함에 따라, 전하가 저장되는 플로우팅 바디의 크기를 증가시킬 수 있어 데이타 유지 시간을 증가시킬 수 있게 된다.
다시말하면, 플로우팅 바디 셀은 전하를 저장하는 곳이 트랜지스터의 바디(body)이므로, 트랜지스터의 크기, 즉, 체적이 증가할수록 데이타의 유지 시간이 증가하게 되는데, 본 발명에서는, 제1실리콘 패턴(220P)을 선택적으로 성장시켜 제2실리콘 패턴(240P)을 형성함으로써, 상기 성장된 제2실리콘 패턴으로 인해 트랜지스터의 플로우팅 바디(220P,240P)의 크기는 증가되어 플로우팅 바디 셀의 데이타 유지 시간을 증가시킬 수 있다.
도 2e를 참조하면, 상기 제2실리콘 패턴(240P)을 덮도록 매몰절연막(210) 상에 제2절연막(550)을 증착한 후, 상기 제2실리콘 패턴(540P)이 노출될 때까지 상기 제2절연막(550)을 CMP한다.
그런다음, 상기 제2실리콘 패턴(540P) 및 제2절연막(550) 상에 게이트절연막과 게이트 도전막 및 게이트 하드마스크막의 증착 및 식각 공정을 차례로 진행하여 상기 제2실리콘 패턴(240P) 상에 게이트(260)를 형성한다.
다음으로, 상기 게이트(260) 양측에 대해 고농도 불순물 이온주입을 수행하여 상기 게이트 양측(260)의 제2실리콘 패턴(240P) 내에 접합영역(270)을 형성한다.
여기서, 본 발명은 제2실리콘패턴(240P) 아래에 제2절연막(250)이 형성됨에 따라 플로우팅 바디(220P,240P)와 접합영역(270)의 접촉 면적이 감소되어 전하의 누설 경로를 감소시킬 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실리콘층을 선택적으로 성장시켜서 플로우팅 바디의 크기를 증가시킴으로써, 데이타 유지 시간을 증가시킬 수 있다.
또한, 본 발명은 플로우팅 바디와 접합영역의 접촉 면적을 감소시킬 수 있어 전하의 누설 경로를 감소시킬 수 있는 효과를 얻게 되므로 소자의 특성을 향상시킬 수 있다.
Claims (4)
- 실리콘기판 상에 매몰절연막 및 제1실리콘층을 형성하는 단계;상기 제1실리콘층을 식각하여 매몰절연막 상에 게이트 형성 영역을 한정하는 제1실리콘 패턴을 형성하는 단계;상기 매몰절연막 상에 제1절연막을 형성하는 단계;상기 제1실리콘 패턴을 선택적으로 성장시켜 상기 제1실리콘 패턴 및 제1절연막 상에 제2실리콘층을 형성하는 단계;상기 제2실리콘층 및 제1절연막을 식각하여 상기 식각된 제1절연막을 포함한 제1실리콘 패턴 상에 제2실리콘 패턴을 형성하는 단계;상기 매몰절연막 상에 제2절연막을 형성하는 단계;상기 제2실리콘 패턴 상에 게이트를 형성하는 단계; 및상기 게이트 양측의 제2실리콘 패턴 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 매몰절연막 상에 제1절연막을 형성하는 단계는,상기 제1실리콘 패턴을 덮도록 매몰절연막 상에 제1절연막을 증착하는 단계; 및상기 제1실리콘 패턴이 노출될 때까지 상기 제1절연막을 CMP하는 단계;로 구 성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2실리콘층은 200∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 매몰절연막 상에 제2절연막을 형성하는 단계는,상기 제2실리콘 패턴을 덮도록 매몰절연막 상에 제2절연막을 증착하는 단계; 및상기 제2실리콘 패턴이 노출될 때까지 상기 제2절연막을 CMP하는 단계;로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
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