KR19990059157A - Soi형 소자 분리 영역을 가지는 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법에 관한 것으로써, 특히 반도체 기판에 소자의 활성영역을 정의하기 위한 소자 분리 영역을 형성하며, 기판 전면에 소자 분리 영역 두께의 거리만큼 산소를 이온 주입하며, 열산화 공정을 실시하여 활성 영역에 대응하는 기판 내부에 소자 분리 영역과 수직으로 연결되는 매립 절연층을 형성하는 제조 공정으로 이루어진 것을 특징으로 한다. 따라서, 본 발명에 의하면 실리콘 웨이퍼에 소자 분리 영역과 연결되는 매립 절연층 때문에 SOI 웨이퍼와 동일한 소자 분리 효과를 얻을 수 있다.
Description
본 발명은 SOI(Silicon On Insulator; 이하 "SOI"라 한다)형 소자 분리 영역을 가지는 반도체 장치의 제조 방법에 관한 것으로서, 특히 정상의 실리콘 웨이퍼에 SOI 형태의 소자 분리 영역을 확보할 수 있는 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법에 관한 것이다.
SOI는 보다 효과적으로 실리콘 기판 상에 형성되는 반도체 소자들을 상호 분리하는 기술로서, 접합 분리(Junction Isolation) 기술보다 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한, 일반적으로 벌크 실리콘 웨이퍼 상에 형성된 소자보다 SOI 실리콘 웨이퍼 상에 형성된 소자가 결과적으로 요구하는 공정수가 작으며, IC칩내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 SOI 실리콘 웨이퍼 상에 형성된 소자는 상술한 특성 이외에 문턱 기울기(Threshold slope)가 크며, 2V까지 저전압을 인가하는 경우에도 전기적 특성의 저하가 별로 없는 장점을 가진다. 또한, 소자 열화를 유발하기 어려운 구조로 제작할 수 있기 때문에 높은 수율도 기대할 수 있다.
그러나, 상술한 SOI 형태의 웨이퍼는 보통의 실리콘 웨이퍼에 비해서 가격이 비싸기 때문에 실리콘 웨이퍼 상에 SOI와 동일한 소자 분리 기능을 얻기 위해서는 몇 배의 추가 비용을 부담해야하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 실리콘 웨이퍼에 간단한 단위 공정을 추가하므로써, SOI 웨이퍼와 동일한 효과를 획득할 수 있는 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 20: 실리콘 기판
12, 22: 소자 분리 영역
14', 24: 매립 절연층
15, 32: P형 웰
16, 28: N형 웰
17, 34: 게이트 전극
18, 36: 스페이서
19, 38: 소스/드레인 접합층
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 소자의 활성영역을 정의하기 위한 소자 분리 영역을 형성하는 단계; 기판 전면에 상기 소자 분리 영역 두께의 거리만큼 산소를 이온 주입하는 단계; 및 열산화 공정을 실시하여 활성 영역에 대응하는 기판 내부에 소자 분리 영역과 수직으로 연결되는 매립 절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 열산화 공정을 실시하여 매립 절연층을 형성하는 단계 전, 상기 기판의 제 1 활성 영역에 제 1 도전형 불순물을 저농도로 이온 주입하여 제 1 도전형 웰을 형성하는 단계; 및 상기 기판의 제 2 활성 영역에 제 2 도전형 불순물을 저농도로 이온 주입하여 제 2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 매립 절연층을 형성하는 단계 후, 상기 기판의 제 1 활성 영역에 제 1 도전형 불순물을 저농도로 이온 주입하여 제 1 도전형 웰을 형성하는 단계; 및 상기 기판의 제 2 활성 영역에 제 2 도전형 불순물을 저농도로 이온 주입하여 제 2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 제조 공정에 의하면, 실리콘 웨이퍼에 소자 분리 영역을 형성한 후에 활성 영역에 산소를 이온 주입하고 난 후에 열산화 공정으로 주입된 산소를 산화시켜 소자 분리 영역에 연결되는 매립 절연층을 수직으로 형성하기 때문에 SOI 웨이퍼와 동일한 소자 분리 효과를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
이를 참조하면, 본 발명의 소자 분리 공정은 실리콘 기판(10)에 통상의 로커스(LOCOS:LOCal Oxidation Silicon) 공정을 실시하여 도 1a에 나타난 바와 같이 소자의 활성영역을 정의하기 위해 소자 분리 영역(12), 즉 필드 산화막을 형성한다. 그 다음 도 1b에 나타난 바와 같이 기판(10) 전면에 산소를 소자 분리 영역(12)의 두께의 거리만큼 도달하도록 이온 주입 공정을 실시한다. 이로 인해 기판(10)의 활성 영역에는 산소가 소자 분리 영역(12) 두께만큼의 깊이로 주입된 영역(14)이 형성된다.
그 다음 열산화 공정을 실시하여 산소가 주입된 영역(14)을 산화시킨다. 이에 따라 활성 영역에 대응하는 기판(10) 내부에는 도 1c에 나타난 바와 같이 소자 분리 영역(12)과 수직으로 연결되는 매립 절연층(14')이 형성된다.
이어서 기판(10)의 제 1 활성 영역, 예컨대 N형 모스 트랜지스터가 형성될 부위에 제 1 도전형으로서 B(Boron)을 저농도로 이온 주입하여 P형 웰(15)을 형성한다. 이때, 웰 공정은 기판의 제 1 활성 영역을 제외한 전면을 마스킹한 상태에서 실시하도록 한다. 그리고, 기판(10)의 제 2 활성 영역, 예컨대 P형 모스 트랜지스터가 형성될 부위에 제 2 도전형으로서 P(Phosphrus)를 저농도로 이온 주입하여 N형 웰(16)을 형성한다. 이때, 웰 공정은 기판(10)의 제 2 활성 영역을 제외한 전면을 마스킹한 상태에서 실시하도록 한다. 그 다음 통상의 트랜지스터 제조 공정을 실시하여 도 1d에서와 같이 P형 웰(15)과 N형 웰(16)에 각각 게이트 전극(17), 스페이서(18) 및 소스/드레인 접합층(19)을 가지는 모스 트랜지스터를 형성한다.
본 발명의 제조 공정에 의하면, 통상의 소자 분리 영역을 형성한 후에 활성 영역에 산소를 이온 주입하고, 열산화 공정을 실시하여 소자 분리 영역과 연결되는 매립 절연층을 형성한 후에 반도체 소자의 웰을 형성하기 때문에 SOI 웨이퍼를 사용하지 않아도 실리콘 웨이퍼 상에 형성된 매립 절연층과 소자 분리 영역에 의해서 동일한 소자 분리 효과를 얻을 수 있다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
이를 참조하면, 본 발명의 소자 분리 공정은 실리콘 기판(20)에 통상의 로커스 공정을 실시하여 도 2a에 나타난 바와 같이 소자의 활성영역을 정의하기 위해 소자 분리 영역(22), 즉 필드 산화막을 형성한다. 그 다음 도 2b에 나타난 바와 같이 기판(20) 전면에 산소를 소자 분리 영역(22)의 두께의 거리만큼 도달하도록 이온 주입 공정을 실시한다. 이로 인해 기판(20)의 활성 영역에는 산소가 소자 분리 영역(22) 두께 만큼의 깊이로 주입된 영역(24)이 형성된다.
이어서 도 2c에 나타나 바와 같이 기판(20)의 제 1 활성 영역, 예컨대 P형 모스 트랜지스터가 형성될 부위를 제외한 전면에 포토레지스트 패턴(26)을 형성하고 제 1 도전형으로서 P을 저농도로 이온 주입하여 N형 웰(28)을 형성한다. 그리고, 포토레지스트 패턴(26)을 제거한다.
이어서 도 2d에 나타난 바와 같이 기판(20)의 제 2 활성 영역, 예컨대 N형 모스 트랜지스터가 형성될 부위를 제외한 전면에 포토레지스트 패턴(30)을 형성한 후에 제 2 도전형으로서 B를 저농도로 이온 주입하여 P형 웰(32)을 형성하고, 포토레지스트 패턴(30)을 제거한다.
그 다음 N형 웰(28) 및 P형 웰(32)이 형성된 결과물에 열산화 공정을 실시하여 산소가 주입된 영역(24)을 산화시킨다. 이러한 산화 공정에 의해 활성 영역의 기판(20) 내부에는 도 2e에 나타난 바와 같이 소자 분리 영역(22)과 수직으로 연결되는 매립 절연층(24')이 형성된다.
그 다음 통상의 트랜지스터 제조 공정을 실시하여 도 2f에서와 같이 P형 웰(32)과 N형 웰(28)에 각각 게이트 전극(34), 스페이서(36) 및 소스/드레인 접합층(38)을 가지는 모스 트랜지스터를 형성한다.
본 발명의 제조 방법에 의하면, 소자 분리 영역을 형성한 후에 활성 영역에 산소를 이온 주입하고, 반도체 소자 웰을 형성한 후에 열산화 공정으로 소자 분리 영역과 수직으로 연결되는 매립 절연층을 형성하기 때문에 매립 절연층과 소자 분리 영역에 의해서 SOI 웨이퍼와 동일한 소자 분리 효과를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명은 고비용을 부담해야하는 SOI 웨이퍼 대신에 실리콘 웨이퍼에 단위 공정을 추가하므로써, SOI 웨이퍼와 동일한 소자 분리 효과를 얻을 수 있다.
Claims (3)
- 반도체 기판에 소자의 활성영역을 정의하기 위한 소자 분리 영역을 형성하는 단계;기판 전면에 상기 소자 분리 영역 두께의 거리만큼 산소를 이온 주입하는 단계; 및열산화 공정을 실시하여 활성 영역에 대응하는 기판 내부에 소자 분리 영역과 수직으로 연결되는 매립 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 열산화 공정을 실시하여 매립 절연층을 형성하는 단계 전,상기 기판의 제 1 활성 영역에 제 1 도전형 불순물을 저농도로 이온 주입하여 제 1 도전형 웰을 형성하는 단계; 및상기 기판의 제 2 활성 영역에 제 2 도전형 불순물을 저농도로 이온 주입하여 제 2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 매립 절연층을 형성하는 단계 후,상기 기판의 제 1 활성 영역에 제 1 도전형 불순물을 저농도로 이온 주입하여 제 1 도전형 웰을 형성하는 단계; 및상기 기판의 제 2 활성 영역에 제 2 도전형 불순물을 저농도로 이온 주입하여 제 2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI형 소자 분리 영역을 가지는 반도체 장치의 제조 방법.
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