[第1の実施形態]
図1の(A)図(以下、図1(A)と記す)は、第1の実施形態による半導体装置20の構成を示す断面図、図1の(B)図(以下、図1(B)と記す)は図1(A)の断面図に対応した平面図である。図1(A)の断面図は図1(B)の平面図中、線1−1'に沿った断面を示している。
前記半導体装置20は高耐圧ダイオードであり、図示の例では42Vの逆方向耐圧を有している。ただし本発明はかかる特定の規格や動作電圧に限定されるものではない。
図1(A),(B)を参照するに、前記半導体装置20はシリコン基板21上に形成されており、n型の第1の拡散領域21Aと、平面視で前記第1の拡散領域21Aに含まれるように形成された、p型の第2の拡散領域21Bと、平面視で前記第2の拡散領域21Bに含まれるように形成されたn型の第3の拡散領域21Cとを含む。
図示の例では前記第1の拡散領域21Aは、例えば、平面視で一辺が35μmの正方形を有し、断面図で6μmの深さを有し、P(リン)により6×1016cm-3の不純物濃度にドープされている。一方、前記第2の拡散領域21Bは、例えば、平面視で一辺が23μmの正方形を有し、断面図で2.3μmの深さを有し、B(ボロン)により1×1017cm-3の不純物濃度にドープされている。さらに前記第3の拡散領域21Cは、例えば、平面視で一辺が15μmの正方形を有し、断面図で0.35μmの深さを有し、P(リン)により1.2×1017cm-3の不純物濃度にドープされている。ここで前記第2の拡散領域21Bは高耐圧ダイオード20のアノードを構成し、前記第3の拡散領域21Cは高耐圧ダイオード20のカソードを構成する。また拡散領域21Aは前記高耐圧ダイオード20を囲む遮蔽層を形成する。
前記シリコン基板21の表面には、STI型の素子分離領域21Iが前記第1および第2の拡散領域21Aおよび21Bを覆うように例えば0.38μmの厚さに形成されており、前記第3の拡散領域21Cは前記素子分離領域21Iに形成された開口部に形成されている。
前記シリコン基板21上には層間絶縁膜22を介して第1層目の配線層M1を含む層間絶縁膜23形成されており、前記第1層目の配線層M1には例えば接地電圧(0V)が供給される配線パターン23A,アノード電圧が供給される配線パターン23Bおよび23G、および高電圧のカソード電圧を供給される接続パッド23Cが含まれている。後の実施形態でも説明するように、配線パターン23Aと23Bとは短絡される場合もある。
前記配線パターン23Aは前記第1の拡散領域21Aに前記素子分離領域21Iに形成された第1の開口部においてビアプラグ22VAを介して接続され、前記第1の拡散領域21Aの表面には、前記ビアプラグ22VAとの電気接続のため、n+型のコンタクト領域21ACとシリサイド層21ASとが順次形成されている。図1(B)の平面図よりわかるように前記ビアプラグ22VAは前記第1の拡散領域21Aに、前記第2の拡散領域21Bを囲むように多数配置され、接触抵抗の低減が図られている。またこれに伴って前記シリサイド層21Asも、前記第2の拡散領域21Bを囲むように形成されている。図1(B)の平面図において素子分離領域21Iおよび前記シリサイド層21Asは簡単のため図示していない。なお前記配線パターン23Aに印加される電圧は接地電圧には限定されず、例えば前記配線パターン23Bと短絡することにより配線パターン23Bと同じアノード電圧を供給することも可能である。
さらに前記配線パターン23Bは前記第2の拡散領域21Bに前記素子分離領域21Iに形成された第2の開口部においてビアプラグ22VBを介して接続され、前記第2の拡散領域21Bの表面には、前記ビアプラグ22VBとの電気接続のため、p+型のコンタクト領域21BCとシリサイド層21BSとが順次形成されている。図1(B)の平面図よりわかるように前記ビアプラグ22VBは前記第2の拡散領域21Bに、前記第3の拡散領域21Cを囲むように多数配置され、接触抵抗の低減が図られている。またこれに伴って前記シリサイド層21BSも、前記第3の拡散領域21Cを囲む略U字型形状部分を含むように形成されている。図1(B)の平面図においても前記素子分離領域21Iおよび前記シリサイド層21BSは、簡単のため図示していない。
さらに前記接続パッド23Cは前記第3の拡散領域21Cに前記素子分離領域21Iに形成された第3の開口部においてビアプラグ22VCを介して接続され、前記第2の拡散領域21Cの表面には、前記ビアプラグ22VCとの電気接続のため、n+型のコンタクト領域21CCとシリサイド層21CSとが順次形成されている。これらのコンタクト領域21CCとシリサイド層21Csは、前記カソード21Cを囲む側壁絶縁膜21SWAにより囲まれて形成されており、周囲の素子分離領域21Iとは前記側壁絶縁膜21SWAにより分離されている。
図1(B)の平面図よりわかるように前記ビアプラグ22VCは前記第3の拡散領域21Cに、例えば格子状に多数配置され、接触抵抗の低減が図られている。図1(B)の平面図において前記素子分離領域21Iおよびシリサイド層21Csは簡単のため図示していない。
さらに前記配線層M1は、前記層間絶縁膜23中に前記第2の拡散領域21Bから素子分離領域21Iおよび第1層目の層間絶縁膜22を隔てて形成され図1(B)の平面図よりわかるように前記配線パターン23Bから分岐した導電パターン23Gを含み、図示の例では前記導電パターン23Gは、前記第3の拡散領域21Cの四辺のうち、前記配線パターン23BのU字型部が囲む三辺の残りの一辺を閉じるように、前記U字型配線パターン23BのU字部を架橋して形成されている。
さらに前記層間絶縁膜23上には層間絶縁膜24が形成され、前記層間絶縁膜24中には、例えば+42Vの高電圧を供給される電源配線パターン24Aを含む第2層目の配線層M2が形成されている。
前記電源配線パターン24Aは前記接続パッド23Cに、前記層間絶縁膜23中に形成された複数のビアプラグ24VAにより電気的に接続されており、その際図1(A)の断面図に示すように前記配線パターン24Aは前記導電パターン23Gの上方を横切って延在していることに注意すべきである。図示の例では図1(B)の平面図に示すように前記配線パターン24Aは前記第3の拡散領域21Cから、平面視において前記配線パターン23Aと配線パターン23Bの間を、これらに平行に延在しており、前記導電パターン23Gの上方を横切っている。
図1のダイオード20では、前記第2の拡散領域21Bの不純物濃度を1×1017cm-3以下に抑制しており、これにより高電圧が印加される第3の拡散領域21Cとの間に形成される空乏層の厚さが増大する結果、例えば+42Vである前記電源電圧に対する逆耐圧が確保されている。またこれに伴って前記第2の拡散領域21Bは空乏層の拡がりに対応した十分な厚さを有している。
一方本実施形態による高耐圧ダイオード20では、前記配線パターン24A上の高電圧に伴う電界により、前記第2の拡散領域の表面に、前記配線パターン24Aに沿って、反転領域INVが形成される可能性があることに注意すべきである。また本実施形態による高耐圧ダイオード20では、かかる反転領域INVは、前記導電パターン23Gの直下においては前記配線パターン24Aの電界が遮蔽されるため形成が抑制され、その結果、導電パターン23Gにより左右二つの部分に分断されていることに注意すべきである。このため、本実施形態の高耐圧ダイオード20において配線パターン24Aに高電圧が印加されても、その高電圧がダイオードの定格内である限り、かかる反転領域INVを介してn型拡散領域21Cが外側のn型拡散領域21Aに短絡することはない。
一方、前記遮蔽電極パターン23Gは、n型の拡散領域21A,21Cおよびp型の拡散領域21Bとともに寄生MOSトランジスタを構成し、前記導電パターン23Gの幅を適当に設定することにより、前記配線パターン24Aに印加された電圧が例えばサージなどにより所定値を超えた場合に前記寄生MOSトランジスタが導通するように設定することができる。このように構成された高耐圧ダイオード20は、規格値を超える高電圧が印加された場合でも、このように寄生MOSトランジスタを導通させることにより放電路を形成することができ、拡散領域21Bと拡散領域21Cとの間のpn接合の、回復不可能な破壊を回避することが可能である。なお前記第1の拡散領域21Aに流れた放電電流は、接地電極パターン23Aを介して接地され、あるいは外部電源により吸収される。
図2は、図1の高耐圧ダイオード20における前記導電パターン23Gの幅とその耐圧との関係を示すグラフである。
図2を参照するに、ダイオード20は42Vの定格電圧であるところ、前記導電パターン23Gとして幅Lが0.3μmのものを設けた場合、前記pn接合が破壊される素子耐圧が約46Vであったところ、前記幅Lを1.9μmまで増加させると、素子耐圧も約67Vまで増大することがわかる。
これに対し図3は、本実施形態の比較例による高耐圧ダイオード30の例を示す断面図である。比較のため、図3中において先の図1と対応する部分には同一の参照符号を付している。
図3を参照するに、本比較例は前記図1の高耐圧ダイオード20において前記導電パターン23Gを省略しており、さらに図1の配線パターン24Aに高電圧が印加された場合に前記第2の拡散領域21Bの表面に反転層INVが形成されて放電電流が流れてしまう問題を回避するため、高電圧が印加される配線パターン25Aを、第3層目の配線層M3中に形成している。このため第2層目の配線層M2においては配線パターン24Aのかわりに接続パッド24Bが設けられ、前記層間絶縁膜23上にはビアプラグ24VAが形成された層間絶縁膜24が形成され、前記配線パターン25Aは前記層間絶縁膜24の次の層間絶縁膜25中に形成される。前記配線パターン25Aは前記ビアプラグ24VAを介して前記接続パッド25Bにコンタクトしている。しかしかかる構成では配線パターン25Aを基板21の表面から離間して形成するために多数の層間絶縁膜を積層した多層配線構造が必要になり、ダイオード30のサイズが増大してしまう問題や、配線の自由度が少なく、設計が困難になるなどの問題が生じる。
さらにかかる構成では、このようにして第2の拡散領域21Bの表面に形成される反転層INVを介した放電電流経路が形成されないため、前記配線パターン25Aにサージが入来すると前記第2の拡散領域21Bと第3の拡散領域21Cに非常に大きな電界が発生し、pn接合が破壊されやすい問題が生じる。このため、図3の比較例ではpn接合近傍に形成される空乏層の電界を緩和させるべく、拡散領域21B,21Cの不純物濃度を下げて空乏層の厚さを増大させるとともに空乏層が収まるように拡散領域21B,21Cの厚さを増大させている。しかし、かかる構成ではダイオード30のサイズがさらに増大してしまい、コストが増大する問題点を有している。またかかる構成では拡散領域21B,21Cの厚さが増大するため、ダイオードの寄生抵抗も増大してしまう。
これに対し図1の高耐圧ダイオード20においては前記導電パターン23Gを第2の拡散領域の表面近くに配置することで、素子サイズを増大させることなく、通常の状態では反転層INVによる放電電流経路が遮断されていて、所定の高電圧での耐圧が確保されているが、サージなどの定格を超えた高電圧が入来した場合にはこの放電経路が閉じて放電電流が流れるように構成することにより、前記第2および第3の拡散領域21B,21Cが形成するpn接合が保護される。すなわち本実施形態によれば、小型で安価でありながら、高い信頼性を有し、寄生抵抗の低い高耐圧ダイオードを構成することができる。
以下、図1の高耐圧ダイオード20を含む半導体装置の製造方法を、図4〜図25を参照しながら説明する。ただし、図1〜図19の各々において、(B)は平面図を、(A)は前記(B)の平面図中、線L−L'に沿った断面図を表す。
図4(A),(B)を参照するに、まずp型で例えば比抵抗が10Ωcmのシリコン基板を前記シリコン基板21として用意し、その表面を熱酸化することで、保護酸化膜21Oxを、前記シリコン基板21の表面を覆って例えば10nm程度の膜厚に形成する。なお図示の例では前記シリコン基板21上には、形成したい前記高耐圧ダイオード20のための基板領域20Aが、同時に形成されるnチャネルMOSトランジスタ20NMOSおよびpチャネルMOSトランジスタ20PMOSのための基板領域20B,20Cとともに、確保されている。
次に図5(A),(B)の工程において前記シリコン基板21上に前記保護酸化膜21Oxを覆ってレジストパターンR1を形成し、これをフォトリソグラフィによりパターニングして、前記基板領域20Aにおいて前記保護酸化膜21Oxを露出するレジスト開口部R1Aを形成する。他の基板領域20B,20Cでは前記レジストパターンR1は、前記シリコン基板21の表面を覆っている。一例によれば前記レジスト開口部R1Aは、例えば一辺が35μmの正方形を有している。なお図5(B)の平面図では、前記レジストパターンR1および保護酸化膜21Oxの図示は省略していることに注意すべきである。
さらに図5(A),(B)の工程では前記レジストパターンR1をマスクにP+(リンイオン)を前記シリコン基板21中に、前記レジスト開口部R1Aに対応して、例えば2MeVの加速電圧下、2.43×1013cm-2のドーズ量でイオン注入する。その結果、前記シリコン基板21中には、前記リンイオンが活性化された場合、前記第1の拡散領域21Aとしてn型ウェルが、一辺が例えば約35μmの略正方形の平面形状で、約6nmの深さに形成される。
次に図6(A),(B)の工程において前記シリコン基板21上に前記保護酸化膜21Oxを覆ってレジストパターンR2を形成し、これをフォトリソグラフィによりパターニングして、前記基板領域20Aにおいて前記保護酸化膜21Oxを露出するレジスト開口部R2Aを、平面視で先に形成された第1の拡散領域21Aの内側に形成する。なお他の基板領域20B,20Cでは前記レジストパターンR2は、前記レジストパターンR1と同様に、前記シリコン基板21の表面を覆っている。一例によれば前記レジスト開口部R2Aは、例えば一辺が23μmの正方形を有している。なお図6(B)の平面図でも、前記レジストパターンR2および保護酸化膜21Oxの図示は省略されていることに注意すべきである。
さらに図6(A),(B)の工程では前記レジストパターンR2をマスクにB+(ボロンイオン)を前記シリコン基板21中に、前記レジスト開口部R2Aに対応して、例えば1.6MeVの加速電圧下、1.3×1013cm-2のドーズ量で、また800keVの加速電圧下、5×1012cm-2のドーズ量で、また120keVの加速電圧下、9.0×1012cm-2のドーズ量でイオン注入し、さらにP+(リンイオン)を例えば40keVの加速電圧下、6.0×1012cm-2のドーズ量で、イオン注入する。その結果、前記シリコン基板21中には、前記ボロンイオンおよびリンイオンが活性化された場合、一辺が約23μmの略正方形の平面形状で、深さが約2.3μmのp型拡散領域が、前記第2の拡散領域21Bとして形成され、さらに前記拡散領域21Bの上部に、前記拡散領域21Bと同じ平面形状を有するn型の第3の拡散領域21Cが、約0.35μmの深さに形成される。先にも説明したように、前記拡散領域21Bは前記高耐圧ダイオード20のアノードを構成し、一方前記拡散領域21Cは前記高耐圧ダイオード20のカソードを構成する。なお図6(B)の平面図では、下側の拡散領域21Bは上側の拡散領域12Cに重なっていて見えていない。
次に図7(A),(B)の工程において前記保護酸化膜21Oxがウェットエッチングにより除去され、新たな保護酸化膜21POxが前記シリコン基板21の表面に、900℃での熱酸化処理により、例えば15nmの膜厚に形成される。図7(B)の平面図でも、前記保護酸化膜21POxの図示は省略されている。
次に図8(A),(B)の工程において前記保護酸化膜21POx上にシリコン窒化膜(図示せず)が気相成長法により形成され、これをフォトリソグラフィ工程によりパターニングすることにより、前記保護酸化膜21POx上には、次の素子分離領域の形成工程においてマスクとなるシリコン窒化膜パターン21PNA〜21PNGが形成される。ここで前記シリコン窒化膜パターン21PNAは図1の高耐圧ダイオード20のカソード21Cに対応して形成され、一方シリコン窒化膜パターン21PNBおよび21PNCは、それぞれ前記高耐圧ダイオード20のアノードコンタクト領域21BCおよびコンタクト領域21ACに対応している。さらに窒化膜パターン21PNDは前記基板領域20Bに形成されるnチャネルMOSトランジスタの素子領域に対応しており、窒化膜パターン21PNEは前記nチャネルMOSトランジスタのウェルコンタクト領域に対応している。さらに窒化膜パターン21PNFは前記基板領域20Cに形成されるpチャネルMOSトランジスタの素子領域に対応しており、窒化膜パターン21PNGは前記pチャネルMOSトランジスタのウェルコンタクト領域に対応している。図8(B)の平面図でも、前記保護酸化膜21POxの図示は省略されている。
次に図9(A),(B)の工程において前記シリコン窒化膜パターン21PNA〜21PNGをマスクに前記シリコン基板21をエッチングして深さが例えば約350μmの素子分離溝を形成する。その際、形成される素子分離溝の深さはカソードとなる前記第3の拡散領域21Cの深さよりも深いため、かかる素子分離溝の形成に伴い、前記拡散領域21Cはパターニングされ、前記シリコン窒化膜21PNAおよび21PNBで覆われている部分のみが残される。
その後、前記図9(A),(B)の工程においては酸化雰囲気中、1100℃の熱処理を行い、素子分離溝の側壁面および底面に露出しているシリコン表面を酸化して、厚さが例えば40nmのシリコン酸化膜を形成し、さらに高密度シリコン酸化膜を高密度プラズマCVD法などにより例えば約700nmの厚さに堆積し、前記素子分離溝を前記シリコン酸化膜で充填する。さらに前記シリコン酸化膜を、前記シリコン窒化膜パターン21PNA〜21PNGが露出するまで化学機械研磨することにより、前記シリコン基板21上にSTI型の素子分離領域21Iを形成する。
次に図10(A),(B)の工程において前記シリコン窒化膜パターン21PNA〜21PNGを、熱リン酸を使ったウェットエッチングにより除去し、さらに前記シリコン基板上に残留しているシリコン酸化膜をHF水溶液により例えば15nmの深さにわたりウェットエッチングし、前記シリコン基板21の表面を露出させる。その後、前記シリコン窒化膜パターン21PNA〜21PNGをウェットエッチングにより除去する。その結果、前記シリコン窒化膜パターン21PNAに対応してパターニングされた前記第3の拡散領域21Cがカソードとして露出され、またアノードコンタクト領域21BCとして、前記第1の拡散領域21Aが、前記カソードを略U字型に囲んで露出される。図10(A),(B)の工程では、前記アノードコンタクト領域21BCには、まだn型の第3の拡散領域21Cが露出されているが、この領域は、後の工程でp型に導電型が変化する。また前記シリコン窒化膜パターン21PNCに対応してパターニングされた第1の拡散領域21Aが、前記第2の拡散領域を囲んでコンタクト領域21ACとして露出される。
また前記基板領域21Bでは前記nチャネルMOSトランジスタの素子領域20NMOSに対応してシリコン基板21が露出され、さらに前記素子領域20NMOSに形成されるp型ウェルのウェルコンタクト領域21PWCに対応してシリコン基板21が露出される。
同様に前記基板領域21Cでは前記pチャネルMOSトランジスタの素子領域20PMOSに対応してシリコン基板21が露出され、さらに前記素子領域20PMOSに形成されるn型ウェルのウェルコンタクト領域21NWCに対応してシリコン基板21が露出される。
次に図11(A),(B)の工程において前記シリコン基板21上に900℃での熱酸化処理により保護酸化膜21POxxを形成し、さらに前記シリコン基板21上に前記基板領域20Bに対応したレジスト開口部R3Aを有するレジストパターンR3を形成する。さらに前記レジストパターンR3をマスクにボロン(B+)を420keVの加速電圧下、2.0×1013cm-2のドーズ量および15keVの加速電圧下、4.0×1012cm-2のドーズ量でイオン注入し、さらにリン(P+)を2MeVの加速電圧下、2.0×1013cm-2のドーズ量でイオン注入し、前記基板領域20Bに形成されるnチャネルMOSトランジスタのためのp型ウェル21PWを、前記素子領域21NMOSおよびウェルコンタクト領域21PWcに対応して形成する。
次に図12(A),(B)の工程において前記レジストパターンR3を除去し、前記基板領域20A,20Cを新たなレジストパターンR4により覆い、露出している基板領域20Cにリン(P+)を600keVの加速電圧下、2.0×1012cm-2のドーズ量でイオン注入し、さらにボロン(B+)を60keVの加速電圧下、4.9×1012cm-2のドーズ量でイオン注入し、前記基板領域20Cに形成されるpチャネルMOSトランジスタのためのn型ウェル21NWを、前記素子領域21PMOSおよびウェルコンタクト領域21NWCに対応して形成する。
さらに図12(A),(B)の構造を窒素雰囲気中、1000℃で10秒間の熱処理を行って不純物元素を活性化することにより、前記基板領域20BにnチャネルMOSトランジスタのためのp型ウェル21PWが、また前記基板領域20CにpチャネルMOSトランジスタのためのn型ウェル21NWが、それぞれ形成される。
なお先の図11(A),(B)は、工程としては熱活性化処理の前の段階に対応し、p型ウェル21PWはまだ形成されていないが、便宜上、このような熱活性化により形成されたp型ウェル21PWが形成された状態を図示している。図11(A),(B)よりわかるように前記レジストパターンR3は基板領域20Aおよび20Cのみを覆うものであるため、前記p型ウェル21PWは素子分離領域21Iの下を高耐圧ダイオードに向かって延在し、前記高耐圧ダイオードの外側のn型領域21Aに接するように形成されており、前記基板領域20Aと素子領域21NMOSの間の素子分離領域21Iの下にはチャネルカット領域21ChCが形成されている。
なお図示はしないが、この工程において、前記シリコン基板上に横型のDMOS(double-diffuse MOS)トランジスタのためのウェルを追加形成し、さらにかかるウェルに当該高耐圧トランジスタの形成を行ってもよい。
図12(A),(B)の工程の後、前記レジストパターンR4を除去し、さらに前記シリコン酸化膜21POxxをHF水溶液によるウェットエッチングにより除去する。
さらに図13(A),(B)の工程において前記シリコン基板21の露出部に、ウェット雰囲気中、例えば800℃での熱酸化によりゲート絶縁膜21Goxを、例えば15nm〜20nmの膜厚に形成する。
次に図14(A),(B)の工程において前記シリコン基板21上に前記ゲート絶縁膜21Goxを介してポリシリコン膜(図示せず)を約200nmの膜厚に堆積し、これをパターニングすることにより、前記素子領域21NMOSにゲート電極21GBを、また素子領域21PMOSにゲート電極21GCをそれぞれ形成する。
次に図15(A),(B)の工程において前記シリコン基板21上に、前記nチャネルMOSトランジスタの素子領域21NMOS、および前記高耐圧ダイオード20のカソード21C、前記第1の拡散領域21Aのコンタクト領域21AC、および前記nチャネルMOSトランジスタの素子領域21NMOS,前記n型ウェル21NWのウェルコンタクト領域21NWcをそれぞれ露出するレジスト開口部R4A,R4B,R4C,R4Dを有するレジストパターンR4を形成し、前記レジストパターンR4をマスクにP+を例えば約20keVの加速電圧下、例えば5×1015cm-2のドーズ量でイオン注入する。さらに窒素雰囲気中、1000℃で10秒間の熱処理を行って不純物元素を活性化することにより、前記カソードを構成する拡散領域21Cの表面部分に低抵抗領域21C+を、また先に前記拡散領域21Bを囲んで形成されている低抵抗のコンタクト領域21ACの表面部分の不純物濃度をさらに増加させた低抵抗領域21A+を形成する。また同時に前記基板領域20Bの素子領域21NMOSにおいてはn型のソースエクステンション領域21aおよびドレインエクステンション領域21bが形成され、さらに基板領域20Cにおいては前記n型ウェル21NWの表面部分のコンタクト領域21NWCに低抵抗領域21NWC+が形成される。
次に図16(A),(B)の工程において前記レジストパターンR4を除去し、さらに前記シリコン基板21上に、前記高耐圧ダイオード20のアノードコンタクト領域21BC、および前記nチャネルMOSトランジスタのウェルコンタクト領域21PWc、さらに前記pチャネルMOSトランジスタの素子領域21PMOSをそれぞれ露出するレジスト開口部R5A,R5B,R5Cを有するレジストパターンR5を形成し、前記レジストパターンR5をマスクにBF2 +を例えば約80keVの加速電圧下、例えば5×1015cm-2のドーズ量でイオン注入する。これにより、前記コンタクト領域21BCを構成するn型の拡散領域21Cの表面にp型の低抵抗領域21B+を、また前記素子領域21PMOSにおいてはp型のソースエクステンション領域21cおよびドレインエクステンション領域21dを形成する。また同時に基板領域20Bにおいては前記p型ウェル21PWのコンタクト領域21PWCに低抵抗領域21P+が形成される。
次に図17(A),(B)の工程において前記レジストパターンR5を除去し、さらに一様にシリコン酸化膜(図示せず)をCVD法により、一様な、例えば100nmの膜厚で、下地形状に整合して形成する。さらに前記カソード21Cを含む一辺が5μmの正方形領域および前記素子領域21NMOS,21PMOSをレジスト膜(図示せず)で保護し、前記シリコン酸化膜を前記基板21上から除去する。さらに前記レジスト膜を除去した後、前記残留したシリコン酸化膜をエッチバックすることにより、前記素子領域21NMOSにおいては前記ゲート電極21GBを囲んで側壁絶縁膜22SWBが、前記素子領域21PMOSにおいては前記ゲート電極21GCを囲んで側壁絶縁膜22SWCが形成され、また前記カソード21Cにおいては、前記カソード領域21Cを囲む素子分離領域21Iのエッジから前記カソード21Cの中央に向かって傾斜する側壁絶縁膜21SWAが形成される。前記側壁絶縁膜21SWAは前記カソードに後の工程で形成されるシリサイドや高濃度領域を前記素子分離領域21Iのエッジから離間させるように作用する。
さらに図18(A),(B)の工程において、前記コンタクト領域21BCおよび素子領域21PMOSをレジストパターン(図示せず)で保護した状態でP+を例えば15keVの加速電圧下、2.0×1015cm-2のドーズ量でイオン注入する。また前記基板領域20Aにおいては前記カソード21Cに先に形成されているn型高濃度領域21C+に重畳してn+型の高濃度領域21CCが、また基板領域20Bにおいては先に形成されているn型のソースエクステンション領域21aおよびドレインエクステンション領域21bに部分的に重畳して、より深いn+型のソース領域21eおよび21fがそれぞれ形成される。
また図18(A),(B)の工程では、前記カソード21CおよびnチャネルMOSトランジスタの素子領域21NMOSをレジストパターンで覆った状態で前記素子領域21PMOSにB+を例えば5keVの加速電圧下、2.0×1015cm-2のドーズ量で、また鉄(F+)を8keVの加速電圧下、4.0×1014cm-2のドーズ量でイオン注入し、前記コンタクト領域21BCにおいては、先に形成されている低抵抗領域21B+に重畳してさらに高濃度のB+がより深くイオン注入される結果、前記コンタクト領域21BCにおけるn型拡散領域21Cはp型に変換され、p+型の低抵抗コンタクト領域21BCが形成される。同時に前記素子領域21PMOSにおいては、先に形成されているp型ソースエクステンション領域21cおよびドレインエクステンション領域21dに部分的に重畳して、p+型のソース領域21gおよびドレイン領域21hが形成される。ここで前記コンタクト領域21CCは前記側壁絶縁膜21SWAをマスクに形成されているため、前記コンタクト領域21CCは周囲の素子分離構造21Iに対し、前記側壁絶縁膜21SWAの厚さに対応する距離だけ離間して設けられている。
さらに窒素雰囲気中、1000℃で10秒間の熱処理を行ってイオン注入された各不純物元素を活性化する。
さらに図19(A),(B)の工程では前記シリサイド層21CS,21BS,21ASがそれぞれコンタクト領域21CC,21BCおよび21ACに対応して形成され、またソース領域21eおよびドレイン領域21f、ソース領域21gおよびドレイン領域12h、さらにゲート電極21GB,21GC上にもそれぞれシリサイド層21Sが形成される。
次に図20の断面図および図21の平面図を参照する。ここで図20の断面図は図21の平面図中、線L−L'に沿った断面を示す。なお図21の平面図、および以下の類似の平面図では、シリコン基板21上に形成された様々なシリサイド層は、簡単のため図示を省略している。
図20および図21の工程において、前記図19(A),(B)の構造上に層間絶縁膜22が形成され、前記層間絶縁膜22中に、それぞれ前記カソード21Cのコンタクト領域21CC,アノード21Bのコンタクト領域21BCおよび遮蔽層21Aのコンタクト領域21AC、さらに前記ソース領域21eおよびドレイン領域21f,ウェルのコンタクト領域21PWC,およびソース領域21gおよびドレイン領域21h、さらにウェルのコンタクト領域21NWCにそれぞれ対応してビアプラグ22VC,22VB,22VA,22VBA,22VBB,22VCA,22VCB,22VCCが形成され、対応したシリサイド層を介してコンタクトする。ただし図23は図24の平面図の線L−L'に沿った断面図である。
図21の平面図よりわかるようにビアプラグ22VBは平面視で略U字型の前記コンタクト領域21BCに沿って多数形成されており、同様にビアプラグ22VAも前記コンタクト領域21ACに沿って多数形成されている。また図20の断面図では簡単のため単一のビアプラグ22VCを図示しているが、図21の平面図よりわかるように前記カソードコンタクト領域21CCには四本のビアプラグ22VCが形成されている。
同様にソース領域21eには複数のビアプラグ22VBAが形成され、ドレイン領域21fにも複数のビアプラグ22VBBが形成され、ソース領域21gにも複数のビアプラグ22VCAが形成されドレイン領域22Vhにも複数のビアプラグ22VCBが形成されている。
次に図22の断面図および図23の平面図を参照する。ここで図22の断面図は図23の平面図中、線L−L'に沿った断面を示す。なお図23の平面図では、シリコン基板21上に形成された様々なシリサイド層は、簡単のため図示を省略している。
図22を参照するに、前記層間絶縁膜22上には第1層目(M1)の配線パターン23A,23B,23Cが前記高耐圧ダイオード20に対応して形成されており、配線パターン23Aは前記多数のビアプラグ22VAを結んで、平面視において前記拡散領域21Bを囲むように延在している。また配線パターン23Bも前記多数のビアプラグ22VBを結んで、平面視において前記拡散領域21Cを囲むように略U字型形状に延在している。前記配線パターン23Aおよび23Bはさらに互いに平行に延在し、配線パターン23Aは接地され、配線パターン23Bには、所定のアノード電圧が印加される。前記ビアプラグ22VCは接続パッド23VCに接続されている。
さらに前記略U字型形状の配線パターン23Bからは導電パターン23Gが分岐し、導電パターン23Gは配線パターン23BのU字形状部分と共に、前記接続パッド23Cを囲む、図示の例では閉じた四角形形状のパターンを形成する。前記導電パターン23Gは前記配線パターン23Bから分岐するものであるため、前記配線パターン23Bに印加されたアノード電圧は、前記導電パターン23Gにも印加される。
一方、素子領域21NMOSにおいては前記ビアプラグ22VBA,22VBBおよび22VBCにそれぞれ対応して配線パターン23VBA,23VBBおよび23VBCが配線層M1の配線パターンとして形成されている。また素子領域21PMOSにおいては前記ビアプラグ22VCA,22VCBおよび22VCCにそれぞれ対応して配線パターン23VCA,23VCBおよび23VCCが配線層M1の配線パターンとして形成されている。さらに前記ゲート電極21GBおよび23GC上には配線層M1の配線パターンとして配線パターン23GBおよび23GCがそれぞれ形成され、配線パターン23GBはゲート電極21GBに層間絶縁膜22中に形成されたビアプラグ22VGBを介して、また配線パターン23GCはゲート電極21GCに層間絶縁膜22中に形成されたビアプラグ22VGCを介して、それぞれ接続されている。
次に図24の断面図および図25の平面図を参照する。ここで図24は図22と同様な平面図であり、図24は図25の平面図中、線L−L'に沿った断面を示している。なお図25の平面図では、前記シリコン基板21上に形成された様々なシリサイド層は省略されている一方、下層の配線層M1の配線パターンは、上層の配線層M2の配線パターンとともに図示されている。
図24および図25を参照するに、前記層間絶縁膜22上には前記配線パターン23A〜23C,導電パターン23Gおよび配線パターン23BA,23BB,23BC,23GB,23CA,23CB,23CC,23GCを覆って次の層間絶縁膜23が形成され、前記層間絶縁膜23上には配線パターン24Aが、ビアプラグ23Vを介して前記接続パッド23Cにコンタクトして形成されている。
図示の例では前記配線パターン24Aは前記配線パターン23Aおよび23Bの延在方向に平行に、前記導電パターン23Gを跨いで延在している。
前記配線パターン24Aにはサージ電圧を含む高電圧が印加されるが、前記配線パターン24Aとアノード21Bとの間には前記導電パターン23Gが介在しており、前記配線パターン24A上の高電圧による電界を遮蔽する。このため、先にも説明したように、アノード21Bのうち前記導電パターン23G直下の部分における反転層の形成が抑制され、高耐圧ダイオード20が通常の動作においてリークを生じることはない。また先にも説明したように、前記導電パターン23Gは前記アノード21Bに形成される反転層とともにダイオード接続された寄生MOSトランジスタを形成し、前記配線パターン24Aに電圧サージが生じた場合に導通することにより放電電流路を形成し、過大な電圧が印加されることによるアノード21Bとカソード21Cの間のpn接合の破壊を防止する。
[第2の実施形態]
図26の(A)(以下、図26(A)と記す)は、第2の実施形態による半導体装置40の構成を示す断面図、図26の(B)(以下、図26(B)と記す)は図26(A)の断面図に対応した平面図である。図26(A)の断面図は図26(B)の平面図中、線2−2'に沿った断面を示している。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図26(A),(B)を参照するに、前記半導体装置40は先の実施形態と同じく高耐圧ダイオードであり、先の実施形態と同様な遮蔽領域となるn型の第1の拡散領域21Aと、平面視で前記第1の拡散領域21Aに含まれるように形成された、アノードとなるp型の第2の拡散領域21Bと、平面視で前記第2の拡散領域21Bに含まれるように形成されたカソードとなるn型の第3の拡散領域21Cとを含んでいる。
前記第1の拡散領域21Aには第2の拡散領域21Bを囲むようにn+型のコンタクト領域21ACが形成され、前記コンタクト領域21ACはSTI型の素子分離領域21Iにより画定されている。前記コンタクト領域21ACにはシリサイド層21ASが形成され、前記第1層目の層間絶縁膜22中の多数のビアプラグ22VAが、前記シリサイド層21ASを介して前記コンタクト領域21ACに接続されている。前記層間絶縁膜22上には接地配線パターン23Aが、前記コンタクト領域21ACの形状に沿って前記拡散領域21Bを囲むように延在し、前記ビアプラグ22VAおよびシリサイド層21ASにより前記コンタクト領域21ACに電気的に接続される。
また前記第2の拡散領域21Bには前記第3の拡散領域21C、すなわち高耐圧ダイオード40のカソードを略U字型に囲むようにp+型のコンタクト領域21BCが形成され、前記コンタクト領域21BCも前記STI型の素子分離領域21Iにより画定されている。前記コンタクト領域21BC上にはシリサイド層21BSが形成され、前記コンタクト領域21BCには第1層目の層間絶縁膜22中の多数のビアプラグ22BAが、前記シリサイド層21BSを介して接続されている。また前記層間絶縁膜22上には前記コンタクト領域21BCがなす略U字型形状に沿って前記拡散領域21Bを囲む略U字形状部を先端部に含むアノード配線パターン23Bが形成されており、前記アノード配線パターン23Bは前記U字形状部において前記ビアプラグ22VBおよびシリサイド層21BSにより前記コンタクト領域21BCに電気的に接続される。前記アノード配線パターン23Bは前記U字形状の先端部から、前記配線パターン23Aに平行に延在する直線部へと移行する。
さらに前記カソードとなる第3の拡散領域21Cも素子分離領域21Iにより画定されており、前記カソード中にはn+型の低抵抗コンタクト領域21CCが形成されている。また前記コンタクト領域21CC上には低抵抗シリサイド層21CSが形成されている。前記コンタクト領域21CCは前記層間絶縁膜22中のビアプラグ22VCに、シリサイド層21CSを介して電気的に接続されている。
前記第1層目の層間絶縁膜22上には接地配線パターン23Aおよびアノード配線パターン23Bがそれぞれ前記ビアプラグ22VAおよび22VBにコンタクトして形成されており、前記拡散領域21Aには接地電圧GNDが、また前記拡散領域21Bにはアノード電圧が、それぞれ供給される。あるいは後の実施形態の例のように、前記拡散領域21Aは配線パターン23Aおよび配線パターン23Bにより拡散領域21Bに短絡される場合もある。
本実施形態ではさらに前記第1層目の層間絶縁膜22上にサージを含む可能性のある高電圧が印加される高電圧配線パターン23Hが設けられ、前記高電圧配線パターン23Hは一端が前記ビアプラグ21VCにより前記第3の拡散領域21Cに電気的に接続され、さらに前記層間絶縁膜22上を図示の例では配線パターン23A,23Bに平行に延在する。その際、前記高電圧配線パターン23Hは平面視において高耐圧ダイオード40の略中心に位置する第3の拡散領域21Cから半径方向外方へ、アノードとなる第2の拡散領域21Bおよび遮蔽領域となる第3の拡散領域21Cを横切って延在する。
前記高電圧配線パターン23Hは、アノードとなる前記第2の拡散領域21Bの表面近傍を通過するため、その高電圧に伴う電界により、前記第2の拡散領域21Bの表面には反転層が形成される可能性がある。このため本実施形態では前記素子分離領域21I上に、前記シリコン基板21上に形成される他の半導体素子のポリシリコンゲート電極と同様なポリシリコンパターン22Gを、前記拡散領域21B上において前記高電圧配線パターン23Hの下をくぐるように形成し、前記ポリシリコンパターン22Gの少なくとも一端、好ましくは両端を、ビアプラグ22GCおよび22GDにより、前記アノード配線パターンである配線パターン23Bに電気的に接続する。
ポリシリコンパターン22Gは高濃度にドープされて導電性を有し、前記高電圧配線パターン23Hに対して遮蔽パターンとして作用する。すなわち、かかる構成によれば、先の実施形態と同様に、前記第2の拡散領域21Bの表面に前記高圧配線パターン23Hが生じる電界がアノード電圧レベルに維持されている導電性のポリシリコンパターン22Gにより遮蔽され、高圧配線パターン23Hに沿って形成される可能性のある反転領域の形成が抑制される。
本実施形態では、遮蔽パターン22Gが素子分離領域21I上に直接に形成されるため、高電圧配線パターン23Hを第1層目の配線層M1に形成することができ、先の実施形態の作用効果に加えて、半導体設計の自由度が増す格別の作用効果を得ることができる。
以下、図27〜図39を参照しながら、図26の高耐圧ダイオード40を含む半導体装置の製造工程を説明する。図中、先に説明した部分には同一の参照符号を付し、説明は省略する。
図27(A),(B)は先の実施形態における図10(A),(B)の工程に引き続き実行される工程であり、前記シリコン基板21の露出表面に熱酸化により例えば膜厚が15nmの保護酸化膜21POxxを形成した後、前記シリコン基板21上に、前記コンタクト領域21BCを含む環状領域を露出するレジスト開口部R11Aを有するレジストパターンR11を形成し、B+を例えば230keVの加速電圧下、3.0×1013cm-2のドーズ量でイオン注入し、前記コンタクト領域21BCをp型にドープする。
また前記レジストパターンR11には前記基板領域20Aと基板領域20Bの間を露出するレジスト開口部R11Bが形成されており、前記コンタクト領域21BCのドープと同時に前記レジスト開口部R11Bにおいて前記素子分離領域21Iの直下にp型のチャネルカット領域21ChCが形成される。
その後、先の図11(A),(B),12(A),(B)と同様な工程を行うことにより、図28(A),(B)に示すように前記基板領域20Bにp型ウェル21PWが、基板領域20Cにn型ウェル21NWが形成される。
さらに図29(A),(B)の工程において前記図28(A),(B)の構造から保護絶縁膜21POxxを除去し、露出されたシリコン面を熱酸化することにより、ゲート絶縁膜21Goxを例えば2nmの膜厚に形成する。さらゲート絶縁膜21Goxを形成された構造上にポリシリコン膜21Polyを例えば200nmの膜厚に堆積し、さらにこれをパターニングして図30(A),(B)に示すように、前記基板領域20Bにおいて素子領域21NMOSを横切ってポリシリコンゲート電極21GBを、また前記基板領域20Cにおいて素子領域21PMOSを横切ってポリシリコンゲート電極21GCを、それぞれ形成する。その際、本実施形態では図30(A),(B)に示すように、前記素子分離領域21I上でアノードとなる前記第2の拡散領域21Bの上方に、さらに別のポリシリコンパターン22Gを形成する。図示の例では、前記ポリシリコンパターン22Gは、カソードとなる第3の拡散領域21Cを囲む略U字型をしたコンタクト領域21BCの開いた口21BCOを閉じるように配設され、前記コンタクト領域21BCとポリシリコンパターン22Gとは前記第3の拡散領域21Cを全体として囲むように構成される。その際、本実施形態では前記ポリシリコンパターン22Gが前記第2の拡散領域21B上に形成できるように、前記U字型をしたコンタクト領域21BCの平面図上における深さdを、先の実施形態に比べて減少させている。
さらに図31(A),(B)の工程において前記図30(A),(B)の構造上に前記第3の拡散領域21Cおよびコンタクト領域21AC、前記基板領域20Bに形成されるnチャネルMOSトランジスタの素子領域21NMOS、さらに前記基板領域20Cに形成されるウェルコンタクト領域21NWCをそれぞれ露出するレジスト開口部R12A,R12B,R12C,R12Dを有するレジストパターンR12を形成し、前記レジストパターンR12およびゲート電極21GBをマスクにP+を前記図15(A),(B)と同様な条件でイオン注入することにより、前記第3の拡散領域21Cにおいて低抵抗領域21C+が、前記第1の拡散領域21Aのコンタクト領域21ACにおいて低抵抗領域21A+が、前記素子領域21NMOSにおいてはn型のソースエクステンション領域21aおよびドレインエクステンション領域21bが、さらに前記基板領域20Cにおいてはウェルコンタクト領域21NWCに低抵抗領域21NWC+が、それぞれ形成される。
次に図32(A),(B)の工程において前記図31(A),(B)の構造上に、前記第2の拡散領域21Bのコンタクト領域21BC、前記基板領域20Bに形成されたp型ウェル21PWのウェルコンタクト領域21PWC、および前記基板領域20Cに形成されたpチャネルMOSトランジスタの素子領域21PMOSをそれぞれ露出するレジスト開口部R13A,R13B,R13Cを有するレジストパターンR13を形成し、前記レジストパターンR13およびゲート電極21GCをマスクに前記図16(A),(B)と同様な条件でB+をイオン注入することにより、前記コンタクト領域21BCにおいて抵抗をさらに低減し、前記ウェルコンタクト領域21PWCに低抵抗領域21PWC+を形成し、前記pチャネルMOSトランジスタの素子領域21PMOSにp型のソースエクステンション領域21cおよびドレインエクステンション領域21dをそれぞれ形成する。
次に図33(A),(B)の工程において前記ポリシリコンパターン22Gおよびゲート電極21GB,21GCに前記図17(A),(B)と同様な工程によりそれぞれ側壁絶縁膜22SWA,22SWB,22SWCを形成する。またその際、カソードとなる前記第3の拡散領域21Cの周囲にも、低抵抗領域21C+を露出するように側壁絶縁膜21SWAが、前記層間絶縁膜21Iの段差部に対応して形成される。
さらに図34(A),(B)の工程において、先の図18(A),(B)の工程と同様のプロセスを実行することにより、前記拡散領域21Cにおいては前記側壁絶縁膜21SWAで囲まれた領域にn+型の低抵抗領域がコンタクト領域21CCとして形成され、拡散領域21Bにおいてはコンタクト領域21BCにp+型の低抵抗領域が形成される。また拡散領域21Aにおいてはコンタクト領域21ACにn+型の低抵抗領域が形成される。
さらに素子領域21NMOSでは前記側壁絶縁膜22SWBの外側にn+型のソース領域21eおよびドレイン領域21f、さらにp+型のウェルコンタクト領域21PWCが形成される。さらに素子領域21PMOSでは側壁絶縁膜22SWCの外側にp+型のソース領域21gおよびドレイン領域21hが、またn+型のウェルコンタクト領域21NWCが形成される。
図34(A),(B)の工程では、前記コンタクト領域21CC,21ACおよびnチャネルMOSトランジスタのソース領域21eおよびドレイン領域21fへのP+のイオン注入の際、前記ポリシリコンパターン22Gおよびゲート電極21GBを構成するポリシリコンパターンがn+型にドープされ導電性を付与される。さらに図34(A),(B)の工程では前記コンタクト領域21BCおよびpチャネルMOSトランジスタのソース領域21g,ドレイン領域21hへのB+のイオン注入の際、前記ゲート電極21GCを構成するポリシリコンパターンがp+型にドープされ導電性を付与される。
なお前記ポリシリコンパターン22GのドープをpチャネルMOSトランジスタのソースおよびドレイン領域の形成時に行うことにより、これをp+型にドープすることも可能である。
次に図35(A),(B)の工程において、前記コンタクト領域21AC,21BC,21CCにそれぞれシリサイド層21AS,21BS,21CSをサリサイド法により形成し、同時に露出している他のシリコン面、すなわち前記ポリシリコンパターン22,ソース領域21e,ゲート電極21GB,ドレイン領域21f,ソース領域21g,ゲート電極21GCおよびドレイン領域21hの表面にも、シリサイド層21Sを形成する。ただし図35(B)の平面図には、簡単のためシリサイド層21Sは図示されていない。
次に図36の断面図および図37の平面図を参照する。ここで図36の断面図は、図37の平面図中、線L−L'に沿った断面図である。
図36,37を参照するに、前記シリコン基板21上に層間絶縁膜22を、前記ポリシリコンパターン22G,ゲート電極21GB,ゲート電極21GCを覆うように形成し、前記層間絶縁膜22中に前記コンタクト領域21AC,21BC,21CCにコンタクトしてビアプラグ22VA,22VB,22VCを、また前記ソース領域21e,ドレイン領域21f,ウェルコンタクト領域21PWC,ソース領域21g,ドレイン領域21hおよびウェルコンタクト領域21NWCにそれぞれコンタクトして、ビアプラグ22VBA,22VBB,22VBC,22VCA,22VCB,22VCCを形成する。また図36の断面図には示されないが、図37の平面図に示すように前記ポリシリコンパターン22の両端にビアプラグ22GCおよび22GDを形成し、さらにゲート電極パターン21GB,21GCにビアプラグ22VGB,22VGCをそれぞれ形成する。
次に図38の断面図および図39の平面図を参照する。ここで図38の断面図は、図39の平面図中、線L−L'に沿った断面図である。
図38および図39を参照するに、前記層間絶縁膜22上には図26の前記配線パターン23A,23B,23H、およびnチャネルMOSトランジスタの配線パターン23BA,23BB,23BC,23GB、さらにpチャネルMOSトランジスタの配線パターン23CA,23CB,23CC,23GCが形成され、前記配線パターン23Aは前記第2の拡散領域21Bを囲むようにコンタクト領域21ACに沿って形成されたU字状の部分を含み、前記U字型部分は前記ビアプラグ22VAにより前記コンタクト領域21ACに接続されている。一方、前記配線パターン23Bは図39の平面図に示すように前記第3の拡散領域21Cを囲むより小さなU字状の部分を先端に有し、前記ポリシリコンパターン22Gは前記配線パターン23BがなすU字の開いた部分を閉じるように、すなわち前記U字状部分とポリシリコンパターン22Gにより前記拡散領域21Cが平面視において完全に囲まれるように配置され、前記ビアプラグ22VGB,22VGCにより前記配線パターン23Bに電気的に接続される。また前記配線パターン23Hは図39の平面図に示すように直線状に延在し、前記第3の拡散領域21Cに、コンタクト領域21CCにおいてビアプラグ22VCによりコンタクトする。図示の例では、前記配線パターン23Aおよび23BはそれぞれのU字状部分に連なる直線部を有し、それぞれの直線部は前記配線パターン23Hの両側に平行に延在する。
また前記基板領域22Bにおいては前記nチャネルMOSトランジスタのソース領域21eに対応して配線パターン23VBAが形成され、前記配線パターン23VBAは前記ビアプラグ22VBAにより前記ソース領域21eに電気的に接続される。また前記nチャネルMOSトランジスタのドレイン領域21fに対応して配線パターン23VBBが形成され、前記配線パターン23VBBは前記ビアプラグ22VBBにより前記ドレイン領域21fに電気的に接続される。
同様に前記基板領域22Cにおいては前記pチャネルMOSトランジスタのソース領域21gに対応して配線パターン23VCAが形成され、前記配線パターン23VCAは前記ビアプラグ22VCAにより前記ソース領域21gに電気的に接続される。また前記nチャネルMOSトランジスタのドレイン領域21hに対応して配線パターン23VCBが形成され、前記配線パターン23VCBは前記ビアプラグ22VCBにより前記ドレイン領域21hに電気的に接続される。
さらにゲート電極21GBはビアプラグ22VGBにより配線パターン23GBに接続され、ゲート電極21GCはビアプラグ22VGCにより配線パターン23GCに接続される。また前記ウェルコンタクト領域21PWCはビアプラグ22VBCにより配線パターン23VBCに接続され、ウェルコンタクト領域21NWCはビアプラグ22VCCにより配線パターン23VCCに接続される。
かかる構成によれば前記ポリシリコンパターン22Gがアノード配線パターン22Bと同一の電位に保持されるため、前記配線パターン23Hにサージ電圧を含む高電圧が印加さても、前記配線パターン23H上の高電圧による電界が遮蔽され、アノード23Bのうち前記導電パターン23G直下の部分における反転層の形成が抑制される。このため高耐圧ダイオード40が通常の動作においてリークを生じることはない。また先にも説明したように、前記遮蔽パターン22Gは前記アノード21Bに形成される反転層とともにダイオード接続された寄生MOSトランジスタを形成し、前記配線パターン23Hに電圧サージが生じた場合には導通することにより放電電流路を形成し、過大な電圧が印加されることによるアノード21Bとカソード21Cの間のpn接合の破壊を防止する。
[第3の実施形態]
図40は、第3の実施形態としての、前記第1あるいは第2の実施形態による高耐圧ダイオードを使った駆動回路の例を示す回路図である。
本実施例では使用される際、先の実施形態における高耐圧ダイオードにおいて、拡散領域21Aと拡散領域21Bが短絡される。
図40を参照するに、点線領域が半導体集積回路51を構成する部分を表し、前記半導体集積回路51に対し、モータ54を駆動する外付けのスイッチングFET52,53が接続されている。なお図40に示すように前記モータ54には前記半導体集積回路51と同一構成の半導体集積回路51Aが接続されており、モータ54は半導体集積回路51と半導体集積回路51Aとによって駆動される。以下の説明では、半導体集積回路51Aについての説明は省略する。
前記半導体集積回路51には、ロジック回路を駆動するための5Vの電源電圧、および高電圧用の12Vの電源電圧が供給されており、また、外付けスイチングFET52,53には、モータ54などを駆動するための40Vの電源電圧HVが供給されている。
前記半導体集積回路51は、5Vの電源電圧で駆動されるロジック回路61と、前記ロジック回路61の出力を供給される第1の低電圧レベルシフタ62と、前記第1の低電圧レベルシフタ62の出力を、遅延回路63を介して供給されるローサイド駆動回路64とを含み、前記ローサイド駆動回路64はローサイドのスイッチングFET53を駆動する駆動電圧を端子LDに出力する。
また前記半導体集積回路51は、前記ロジック回路の出力を供給される第2の低電圧レベルシフタ65と、前記第2の低電圧レベルシフタ65の出力を供給される高電圧レベルシフタ66と、前記高電圧レベルシフタ66の出力を供給されるハイサイド駆動回路67を含む。
前記半導体集積回路51はさらに12Vの電源電圧を供給される電源保護回路71を含み、前記12Vの電源電圧は先の実施形態高耐圧ダイオード20あるいは40よりなるダイオード72を経てキャパシタ73に蓄電され、前記ハイサイド駆動回路67は、前記キャパシタ73によりノード(2)で発生した高電圧を供給されて前記ハイサイドのスイッチングFET52を駆動する駆動電圧を端子HDに出力する。ここで前記高耐圧ダイオード72は、ハイサイド側のHD端子に接続された外付けFET52のゲートを開くための、ブートストラップダイオードとして使用される。すなわち、ハイサイド側のFET52を完全にONさせるためには、端子HDにおける電圧は、HV端子に供給される40Vの電源電圧よりも高い電圧を出力する必要があり、前記高耐圧ダイオード72は、このための高電圧を発生させるのに使用される。
原理としてはまずローサイド側の外付けFET53がオンした状態では高耐圧ダイード72に順方向の電流が流れ、ノード(1)と(2)の間のキャパシタ73電荷が蓄積され、例えば前記ノード(1)の電圧は12V−0.7V=11.3Vとなる。ただしこの0.7Vは前記ダイオード72における順方向の電圧降下に対応する。
次に、ハイサイドのFET52を動作させる段階ではローサイドの外付けFET53がオフとなり、ハイサイド側の外付けFET52がオンになるため、前記FET52と53の中間ノードNの電圧Vsおよびノード(1)の電圧は、最終的には40Vに引き上げられる。
その際、前記端子HDの電圧は、ノード(1)の40Vの電圧と、キャパシタ73に蓄えられた電荷による11.3Vの電圧の和になり、前記ノード(1)には約40V+11.3V=51.3Vの電圧が現れる。すなわち、前記FET52のソース側の電圧が40Vであっても、端子HDの電圧によりゲート電圧がそれより高く保たれ、ハイサイド側のFET52を駆動し続けることが可能となる。
この時、前記ダイオード72には、ノード(2)、(3)の間で51.3V−12V=39.3Vの電圧が印加されるが、ダイオード72の逆方向耐圧は42V以上あるため、前記端子HDの電圧は維持することが出来る。
しかし、モータ駆動時に前記高電圧HVを供給する電源に何らかの障害でサージなどの電圧が発生し、ノード(2)と(3)の間に瞬間的にでも55V以上の電圧が印加されると、通常の高耐圧ダイオードでは、ジャンクションが破壊してしまうため、一挙に前記HV電圧が12V電源に流れてしまう。
その結果、前記12V電源側に保護回路71が設けられていても、このような原因で生じたダイオードの破壊は一時的な現象ではないので、12V電源の側に大きなダメージが及ぶ可能性がある。また、FET駆動回路としては、ダイドード72が破壊されているため動作しなくなる。
これに対し、先の実施形態で説明した高耐圧ダイオード20あるいは40を前記ダイオード72として使用した場合は、素子内に例えば47V動作する保護素子が内蔵されているので、サージ電圧がHV電源側で発生した場合でも、ダイオードのジャンクションの破壊を防ぐことが出来きる。
また、仮にサージ電圧を一時的に12V電源の側に流したとしても、サージは一過的な現象であるため、12V電源は前記保護回路71で保護され、致命的なダメージを被ることはない。
また、ダイオード自体72も破壊されないので、異常サージ収束後は、駆動回路は正常に動作することが可能となる。
[第4の実施形態]
図41(A),(B)は、第4の実施形態による高耐圧ダイオードを示す断面図および平面図である。ここで図41(A)の断面図は図41(B)の平面図中、線1−1'に沿った断面を示している。本実施形態の高耐圧ダイオードは、図1の高耐圧ダイオード20の一変形例となっている。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図41を参照するに、本実施形態では図1の構成における素子分離領域21Iが省略され、層間絶縁膜22がシリコン基板21上に直接に形成されている。
このような構成は、例えばそれぞれの拡散領域21A,21B,21C、さらにそれぞれの低抵抗領域21AC,21BC,21CCを、それぞれのイオン注入マスクを使って形成することにより形成することができる。またシリサイド層21AS,21BS,21CSは、例えばシリコン酸化膜マスクを使って形成することが可能である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
半導体基板と、
前記半導体基板中に形成された第1の導電型の第1の拡散領域と、
前記第1の拡散領域中に形成された、前記第1の導電型と逆導電型である第2の導電型の第2の拡散領域と、
前記第2の拡散領域中に形成された、前記第1の導電型の第3の拡散領域と、
前記半導体基板上に形成され、第1の電圧が供給されて前記第2の拡散領域に接続される第1の配線パターンと、
前記半導体基板上に形成され、前記第1の電圧よりも高い第2電圧を供給される第2の配線パターンと、
を含み、
前記第2および第3の拡散領域はpn接合によりダイオードを形成し、
前記第2の拡散領域と前記第2の配線パターンとの間に、平面視で前記第2の配線パターンと交差し、前記第1の電圧が供給される導電パターンを設けることを特徴とする半導体装置。
(付記2)
さらに前記半導体基板上において前記第3の拡散領域を画成する素子分離領域を含み、前記導電パターンは、前記素子分離領域上に形成されることを特徴とする付記1記載の半導体装置。
(付記3)
前記第1および第2の配線パターンは、前記半導体基板上に形成された層間絶縁膜上に形成されていることを特徴とする付記2記載の半導体装置。
(付記4)
前記導電パターンは、前記素子分離領域上に形成されたポリシリコンパターンよりなることを特徴とする付記2または3記載の半導体装置。
(付記5)
前記第1配線パターンは、前記半導体基板上に形成された第1の層間絶縁膜上に形成されており、前記第2の配線パターンは、前記第1の層間絶縁膜上に前記第1の配線パターンを覆って形成された第2の層間絶縁膜上に形成されており、前記導電パターンは前記第1の層間絶縁膜上に形成されていることを特徴とする付記1記載の半導体装置。
(付記6)
前記第1の拡散領域に接続され、前記第1の層間絶縁膜の上であって前記第2の層間絶縁膜の下に設けられた第3の配線パターンを含むことを特徴とする付記1〜5のうち、いずれか一項記載の半導体装置。
(付記7)
前記第3の配線パターンは、前記第2の電圧よりも低い第3の電圧源に接続されることを特徴とする付記6記載の半導体装置。
(付記8)
前記第3の配線パターンは前記第1の配線パターンと短絡され、前記第1の電圧を供給されることを特徴とする付記6記載の半導体装置。
(付記9)
前記第3の配線パターンは接地されることを特徴とする付記6または7記載の半導体装置。
(付記10)
前記第1の拡散領域は前記第3の拡散領域よりも不純物濃度が低いことを特徴とする付記1〜9のうち、いずれか一項記載の半導体装置。
(付記11)
前記半導体基板上に、前記第1の電圧よりも低い第2の電圧で動作するトランジスタを更に有することを特徴とする付記1〜10のうち、いずれか一項記載の半導体装置。
(付記12)
半導体基板上に第1導電型の第1の拡散領域を形成する工程と、
前記第1の拡散領域に含まれるように第2の拡散領域を形成する工程と、
前記第2の拡散領域に含まれるように前記第1導電型の第3の拡散領域を形成し、前記第2の拡散領域と前記第3の拡散領域によりダイオードを構成するpn接合を形成する工程と、
前記第2の拡散領域に第1の配線パターンを形成する工程と、
前記第3の拡散領域に第2の配線パターンを形成する工程と、
前記第2の拡散領域と前記第2の配線パターンとの間に、平面視で前記第2の配線パターンと交差し、前記第1の電圧が供給される導電パターンを設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記13)
前記第3の拡散領域を形成する工程は、前記第2の拡散領域の上部に、平面視で前記第2の拡散領域の全面に重畳して第3の拡散領域を形成する工程と、前記第3の拡散領域に前記第3の拡散領域よりも深い素子分離領域を形成し、前記第3の拡散領域を前記第2の拡散領域に平面視にて含まれるように残す工程と、を含むことを特徴とする付記12記載の半導体装置の製造方法。
(付記14)
前記導電パターンを形成する工程は、ポリシリコン膜を前記素子分離領域に形成する工程と、これをパターニングする工程とを含み、前記導電パターンは前記素子分離領域上に形成されることを特徴とする付記13記載の半導体装置の製造方法。
(付記15)
前記導電パターンの形成工程の後、前記半導体基板上に前記素子分離領域および前記導電パターンを覆うように層間絶縁膜を形成する工程を含み、前記第1および第2の配線パターンは、前記層間絶縁膜上に形成されることを特徴とする付記14記載の半導体装置の製造方法。
(付記16)
さらに前記半導体基板上に第1の層間絶縁膜および第2の層間絶縁膜を順次形成する工程を含み、前記第1の配線パターンおよび前記導電パターンは前記第1の層間絶縁膜上に形成され、前記第2の導電パターンは前記第2の層間絶縁膜上に形成されることを特徴とする付記12記載の半導体装置の製造方法。