JP2014027167A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高耐圧ダイオードを提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板中に形成された第１の導電型の第１の拡散領域と、前記第１の拡散領域中に形成された、前記第１の導電型と逆導電型である第２の導電型の第２の拡散領域と、前記第２の拡散領域中に形成された、前記第１の導電型の第３の拡散領域と、前記半導体基板上に形成され、第１の電圧が供給されて前記第２の拡散領域に接続される第１の配線パターンと、前記半導体基板上に形成され、前記第１の電圧よりも高い第２電圧を供給される第２の配線パターンと、を含み、前記第２および第３の拡散領域はｐｎ接合によりダイオードを形成し、前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設ける。
【選択図】図１

Description

以下においては、半導体装置およびその製造方法の実施形態について説明する。
近年、システムＬＳＩなどにおいては高電圧素子と低電圧素子の混載が進んでいる。このような高電圧素子としては、例えば電源用途の半導体素子や、自動車用途であればモータ駆動回路に使われる高サージ対応の半導体素子などが挙げられ、低電圧素子としては、例えばロジック半導体素子などが挙げられる。
特開２００４−３６３１３６号公報 特開平１０−１１６８９５号公報 特開平１０−５０９４８号公報 特開平９−３２１１３５号公報
高耐圧ダイオードと低電圧のロジック回路を混載したシステムＬＳＩが検討されている。
半導体集積回路において、配線層への印加電圧が定格で例えば４０Ｖ前後にもなると、半導体基板表面や素子領域に含まれるウェルの表面の導電型が反転してしまい、導電チャネルが形成されることがある。その結果、例えばその半導体基板上に素子としてダイオードを構成していても、かかる導電チャネルを介して電流が流れてしまい、その素子がダイオードとして機能しなくなるなどの問題が生じることがある。
そこでこのような高耐圧ダイオードについては、システムＬＳＩに組み込む際に、多層配線構造を利用し、当該高耐圧ダイオードへの配線を、半導体基板表面から離間するように多層配線構造の上層部あるいは最上層の配線層により構成し、配線層とダイオードの接続を深いビアプラグにより行う対応策が検討されている。しかし上層あるいは最上層の配線層は配線レイアウトの自由度が少ない問題点があり、さらにこのような対策をとったとしても、サージが発生した場合ダイオードの接合部において破壊が生じるのを回避できないという問題が残る。
すなわち高耐圧ダイオードにおいては逆耐圧電圧を確保すべく、アノードを構成するｐ型ウェルの不純物濃度を通常のダイオードよりも低くしており、従って定格以上の電圧が、例えばサージなどにより印加された場合には、接合部は破壊されてしまう。接合部が破壊されるとダイオードは断線したりあるいは導通したままになったりして、ダイオードとしての機能を果たさない。さらにこのようにして破壊された接合部は、高電圧が解除された後でも回復することがない。
そこでこのような高耐圧ダイオードにいて、さらにサージ電圧耐性を持たせるような場合には、設計により定格より高い耐圧を持たせる他なく、不純物濃度を薄くしてかつ素子サイズを増大させるなどの対策や、接合を深くするための特殊な対策が必要となり、大きなコストアップ要因となる。
一実施形態による半導体装置は、半導体基板と、前記半導体基板中に形成された第１の導電型の第１の拡散領域と、前記第１の拡散領域中に形成された、前記第１の導電型と逆導電型である第２の導電型の第２の拡散領域と、前記第２の拡散領域中に形成された、前記第１の導電型の第３の拡散領域と、前記半導体基板上に形成され、第１の電圧が供給されて前記第２の拡散領域に接続される第１の配線パターンと、前記半導体基板上に形成され、前記第１の電圧よりも高い第２電圧を供給される第２の配線パターンと、を含み、前記第２および第３の拡散領域はｐｎ接合によりダイオードを形成し、前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設ける。
上記実施形態によれば、高耐圧を有し、かつ定格を超えるサージ電圧が入来した場合でもｐｎ接合の破壊を回避できる高耐圧ダイオードが得られる。
第１の実施形態による高耐圧ダイオードの構成を示す断面図および平面図である。 遮蔽電極幅と図１の高耐圧ダイオードの耐圧の関係を示すグラフである。 比較例による高耐圧ダイオードの構成を示す断面図である。 図１の高耐圧ダイオードの製造工程を説明する図（その１）である。 図１の高耐圧ダイオードの製造工程を説明する図（その２）である。 図１の高耐圧ダイオードの製造工程を説明する図（その３）である。 図１の高耐圧ダイオードの製造工程を説明する図（その４）である。 図１の高耐圧ダイオードの製造工程を説明する図（その５）である。 図１の高耐圧ダイオードの製造工程を説明する図（その６）である。 図１の高耐圧ダイオードの製造工程を説明する図（その７）である。 図１の高耐圧ダイオードの製造工程を説明する図（その８）である。 図１の高耐圧ダイオードの製造工程を説明する図（その９）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１０）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１１）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１２）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１３）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１４）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１５）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１６）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１７）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１８）である。 図１の高耐圧ダイオードの製造工程を説明する図（その１９）である。 図１の高耐圧ダイオードの製造工程を説明する図（その２０）である。 図１の高耐圧ダイオードの製造工程を説明する図（その２１）である。 図１の高耐圧ダイオードの製造工程を説明する図（その２２）である。 第２の実施形態による高耐圧ダイオードの構成を示す断面図および平面図である。 図２６の高耐圧ダイオードの製造工程を説明する図（その１）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その２）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その３）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その４）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その５）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その６）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その７）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その８）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その９）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その１０）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その１１）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その１２）である。 図２６の高耐圧ダイオードの製造工程を説明する図（その１３）である。 第３の実施形態による駆動回路の構成を示す回路図である。 第４の実施形態による高耐圧ダイオードの構成を示す断面図および平面図である。
［第１の実施形態］
図１の（Ａ）図（以下、図１（Ａ）と記す）は、第１の実施形態による半導体装置２０の構成を示す断面図、図１の（Ｂ）図（以下、図１（Ｂ）と記す）は図１（Ａ）の断面図に対応した平面図である。図１（Ａ）の断面図は図１（Ｂ）の平面図中、線１−１'に沿った断面を示している。
前記半導体装置２０は高耐圧ダイオードであり、図示の例では４２Ｖの逆方向耐圧を有している。ただし本発明はかかる特定の規格や動作電圧に限定されるものではない。
図１（Ａ），（Ｂ）を参照するに、前記半導体装置２０はシリコン基板２１上に形成されており、ｎ型の第１の拡散領域２１Ａと、平面視で前記第１の拡散領域２１Ａに含まれるように形成された、ｐ型の第２の拡散領域２１Ｂと、平面視で前記第２の拡散領域２１Ｂに含まれるように形成されたｎ型の第３の拡散領域２１Ｃとを含む。
図示の例では前記第１の拡散領域２１Ａは、例えば、平面視で一辺が３５μｍの正方形を有し、断面図で６μｍの深さを有し、Ｐ（リン）により６×１０16ｃｍ-3の不純物濃度にドープされている。一方、前記第２の拡散領域２１Ｂは、例えば、平面視で一辺が２３μｍの正方形を有し、断面図で２．３μｍの深さを有し、Ｂ（ボロン）により１×１０17ｃｍ-3の不純物濃度にドープされている。さらに前記第３の拡散領域２１Ｃは、例えば、平面視で一辺が１５μｍの正方形を有し、断面図で０．３５μｍの深さを有し、Ｐ（リン）により１．２×１０17ｃｍ-3の不純物濃度にドープされている。ここで前記第２の拡散領域２１Ｂは高耐圧ダイオード２０のアノードを構成し、前記第３の拡散領域２１Ｃは高耐圧ダイオード２０のカソードを構成する。また拡散領域２１Ａは前記高耐圧ダイオード２０を囲む遮蔽層を形成する。
前記シリコン基板２１の表面には、ＳＴＩ型の素子分離領域２１Ｉが前記第１および第２の拡散領域２１Ａおよび２１Ｂを覆うように例えば０．３８μｍの厚さに形成されており、前記第３の拡散領域２１Ｃは前記素子分離領域２１Ｉに形成された開口部に形成されている。
前記シリコン基板２１上には層間絶縁膜２２を介して第１層目の配線層Ｍ１を含む層間絶縁膜２３形成されており、前記第１層目の配線層Ｍ１には例えば接地電圧（０Ｖ）が供給される配線パターン２３Ａ，アノード電圧が供給される配線パターン２３Ｂおよび２３Ｇ、および高電圧のカソード電圧を供給される接続パッド２３Ｃが含まれている。後の実施形態でも説明するように、配線パターン２３Ａと２３Ｂとは短絡される場合もある。
前記配線パターン２３Ａは前記第１の拡散領域２１Ａに前記素子分離領域２１Ｉに形成された第１の開口部においてビアプラグ２２ＶＡを介して接続され、前記第１の拡散領域２１Ａの表面には、前記ビアプラグ２２ＶＡとの電気接続のため、ｎ＋型のコンタクト領域２１ＡＣとシリサイド層２１ＡＳとが順次形成されている。図１（Ｂ）の平面図よりわかるように前記ビアプラグ２２ＶAは前記第１の拡散領域２１Ａに、前記第２の拡散領域２１Ｂを囲むように多数配置され、接触抵抗の低減が図られている。またこれに伴って前記シリサイド層２１Ａｓも、前記第２の拡散領域２１Ｂを囲むように形成されている。図１（Ｂ）の平面図において素子分離領域２１Ｉおよび前記シリサイド層２１Ａｓは簡単のため図示していない。なお前記配線パターン２３Ａに印加される電圧は接地電圧には限定されず、例えば前記配線パターン２３Ｂと短絡することにより配線パターン２３Ｂと同じアノード電圧を供給することも可能である。
さらに前記配線パターン２３Ｂは前記第２の拡散領域２１Ｂに前記素子分離領域２１Ｉに形成された第２の開口部においてビアプラグ２２ＶＢを介して接続され、前記第２の拡散領域２１Ｂの表面には、前記ビアプラグ２２ＶＢとの電気接続のため、ｐ＋型のコンタクト領域２１ＢＣとシリサイド層２１ＢＳとが順次形成されている。図１（Ｂ）の平面図よりわかるように前記ビアプラグ２２ＶＢは前記第２の拡散領域２１Ｂに、前記第３の拡散領域２１Ｃを囲むように多数配置され、接触抵抗の低減が図られている。またこれに伴って前記シリサイド層２１ＢＳも、前記第３の拡散領域２１Ｃを囲む略Ｕ字型形状部分を含むように形成されている。図１（Ｂ）の平面図においても前記素子分離領域２１Ｉおよび前記シリサイド層２１ＢＳは、簡単のため図示していない。
さらに前記接続パッド２３Ｃは前記第３の拡散領域２１Ｃに前記素子分離領域２１Ｉに形成された第３の開口部においてビアプラグ２２ＶＣを介して接続され、前記第２の拡散領域２１Ｃの表面には、前記ビアプラグ２２ＶＣとの電気接続のため、ｎ＋型のコンタクト領域２１ＣＣとシリサイド層２１ＣＳとが順次形成されている。これらのコンタクト領域２１ＣＣとシリサイド層２１Ｃｓは、前記カソード２１Ｃを囲む側壁絶縁膜２１ＳＷＡにより囲まれて形成されており、周囲の素子分離領域２１Ｉとは前記側壁絶縁膜２１ＳＷＡにより分離されている。
図１（Ｂ）の平面図よりわかるように前記ビアプラグ２２ＶＣは前記第３の拡散領域２１Ｃに、例えば格子状に多数配置され、接触抵抗の低減が図られている。図１（Ｂ）の平面図において前記素子分離領域２１Ｉおよびシリサイド層２１Ｃｓは簡単のため図示していない。
さらに前記配線層Ｍ１は、前記層間絶縁膜２３中に前記第２の拡散領域２１Ｂから素子分離領域２１Ｉおよび第１層目の層間絶縁膜２２を隔てて形成され図１（Ｂ）の平面図よりわかるように前記配線パターン２３Ｂから分岐した導電パターン２３Ｇを含み、図示の例では前記導電パターン２３Ｇは、前記第３の拡散領域２１Ｃの四辺のうち、前記配線パターン２３ＢのＵ字型部が囲む三辺の残りの一辺を閉じるように、前記Ｕ字型配線パターン２３ＢのＵ字部を架橋して形成されている。
さらに前記層間絶縁膜２３上には層間絶縁膜２４が形成され、前記層間絶縁膜２４中には、例えば＋４２Ｖの高電圧を供給される電源配線パターン２４Ａを含む第２層目の配線層Ｍ２が形成されている。
前記電源配線パターン２４Ａは前記接続パッド２３Ｃに、前記層間絶縁膜２３中に形成された複数のビアプラグ２４ＶＡにより電気的に接続されており、その際図１（Ａ）の断面図に示すように前記配線パターン２４Ａは前記導電パターン２３Ｇの上方を横切って延在していることに注意すべきである。図示の例では図１（Ｂ）の平面図に示すように前記配線パターン２４Ａは前記第３の拡散領域２１Ｃから、平面視において前記配線パターン２３Ａと配線パターン２３Ｂの間を、これらに平行に延在しており、前記導電パターン２３Ｇの上方を横切っている。
図１のダイオード２０では、前記第２の拡散領域２１Ｂの不純物濃度を1×１０17ｃｍ-3以下に抑制しており、これにより高電圧が印加される第３の拡散領域２１Ｃとの間に形成される空乏層の厚さが増大する結果、例えば＋４２Ｖである前記電源電圧に対する逆耐圧が確保されている。またこれに伴って前記第２の拡散領域２１Ｂは空乏層の拡がりに対応した十分な厚さを有している。
一方本実施形態による高耐圧ダイオード２０では、前記配線パターン２４Ａ上の高電圧に伴う電界により、前記第２の拡散領域の表面に、前記配線パターン２４Ａに沿って、反転領域ＩＮＶが形成される可能性があることに注意すべきである。また本実施形態による高耐圧ダイオード２０では、かかる反転領域ＩＮＶは、前記導電パターン２３Ｇの直下においては前記配線パターン２４Ａの電界が遮蔽されるため形成が抑制され、その結果、導電パターン２３Ｇにより左右二つの部分に分断されていることに注意すべきである。このため、本実施形態の高耐圧ダイオード２０において配線パターン２４Ａに高電圧が印加されても、その高電圧がダイオードの定格内である限り、かかる反転領域ＩＮＶを介してｎ型拡散領域２１Ｃが外側のｎ型拡散領域２１Ａに短絡することはない。
一方、前記遮蔽電極パターン２３Ｇは、ｎ型の拡散領域２１Ａ，２１Ｃおよびｐ型の拡散領域２１Ｂとともに寄生ＭＯＳトランジスタを構成し、前記導電パターン２３Ｇの幅を適当に設定することにより、前記配線パターン２４Ａに印加された電圧が例えばサージなどにより所定値を超えた場合に前記寄生ＭＯＳトランジスタが導通するように設定することができる。このように構成された高耐圧ダイオード２０は、規格値を超える高電圧が印加された場合でも、このように寄生ＭＯＳトランジスタを導通させることにより放電路を形成することができ、拡散領域２１Ｂと拡散領域２１Ｃとの間のｐｎ接合の、回復不可能な破壊を回避することが可能である。なお前記第１の拡散領域２１Ａに流れた放電電流は、接地電極パターン２３Ａを介して接地され、あるいは外部電源により吸収される。
図２は、図１の高耐圧ダイオード２０における前記導電パターン２３Ｇの幅とその耐圧との関係を示すグラフである。
図２を参照するに、ダイオード２０は４２Ｖの定格電圧であるところ、前記導電パターン２３Ｇとして幅Ｌが０．３μｍのものを設けた場合、前記ｐｎ接合が破壊される素子耐圧が約４６Ｖであったところ、前記幅Ｌを１．９μｍまで増加させると、素子耐圧も約６７Ｖまで増大することがわかる。
これに対し図３は、本実施形態の比較例による高耐圧ダイオード３０の例を示す断面図である。比較のため、図３中において先の図１と対応する部分には同一の参照符号を付している。
図３を参照するに、本比較例は前記図１の高耐圧ダイオード２０において前記導電パターン２３Ｇを省略しており、さらに図１の配線パターン２４Ａに高電圧が印加された場合に前記第２の拡散領域２１Ｂの表面に反転層ＩＮＶが形成されて放電電流が流れてしまう問題を回避するため、高電圧が印加される配線パターン２５Ａを、第３層目の配線層Ｍ３中に形成している。このため第２層目の配線層Ｍ２においては配線パターン２４Ａのかわりに接続パッド２４Ｂが設けられ、前記層間絶縁膜２３上にはビアプラグ２４ＶＡが形成された層間絶縁膜２４が形成され、前記配線パターン２５Ａは前記層間絶縁膜２４の次の層間絶縁膜２５中に形成される。前記配線パターン２５Ａは前記ビアプラグ２４ＶＡを介して前記接続パッド２５Ｂにコンタクトしている。しかしかかる構成では配線パターン２５Ａを基板２１の表面から離間して形成するために多数の層間絶縁膜を積層した多層配線構造が必要になり、ダイオード３０のサイズが増大してしまう問題や、配線の自由度が少なく、設計が困難になるなどの問題が生じる。
さらにかかる構成では、このようにして第２の拡散領域２１Ｂの表面に形成される反転層ＩＮＶを介した放電電流経路が形成されないため、前記配線パターン２５Ａにサージが入来すると前記第２の拡散領域２１Ｂと第３の拡散領域２１Ｃに非常に大きな電界が発生し、ｐｎ接合が破壊されやすい問題が生じる。このため、図３の比較例ではｐｎ接合近傍に形成される空乏層の電界を緩和させるべく、拡散領域２１Ｂ，２１Ｃの不純物濃度を下げて空乏層の厚さを増大させるとともに空乏層が収まるように拡散領域２１Ｂ，２１Ｃの厚さを増大させている。しかし、かかる構成ではダイオード３０のサイズがさらに増大してしまい、コストが増大する問題点を有している。またかかる構成では拡散領域２１Ｂ，２１Ｃの厚さが増大するため、ダイオードの寄生抵抗も増大してしまう。
これに対し図１の高耐圧ダイオード２０においては前記導電パターン２３Ｇを第２の拡散領域の表面近くに配置することで、素子サイズを増大させることなく、通常の状態では反転層ＩＮＶによる放電電流経路が遮断されていて、所定の高電圧での耐圧が確保されているが、サージなどの定格を超えた高電圧が入来した場合にはこの放電経路が閉じて放電電流が流れるように構成することにより、前記第２および第３の拡散領域２１Ｂ，２１Ｃが形成するｐｎ接合が保護される。すなわち本実施形態によれば、小型で安価でありながら、高い信頼性を有し、寄生抵抗の低い高耐圧ダイオードを構成することができる。
以下、図１の高耐圧ダイオード２０を含む半導体装置の製造方法を、図４〜図２５を参照しながら説明する。ただし、図１〜図１９の各々において、（Ｂ）は平面図を、（Ａ）は前記（Ｂ）の平面図中、線Ｌ−Ｌ'に沿った断面図を表す。
図４（Ａ），（Ｂ）を参照するに、まずｐ型で例えば比抵抗が１０Ωｃｍのシリコン基板を前記シリコン基板２１として用意し、その表面を熱酸化することで、保護酸化膜２１Ｏｘを、前記シリコン基板２１の表面を覆って例えば１０ｎｍ程度の膜厚に形成する。なお図示の例では前記シリコン基板２１上には、形成したい前記高耐圧ダイオード２０のための基板領域２０Ａが、同時に形成されるｎチャネルＭＯＳトランジスタ２０ＮＭＯＳおよびｐチャネルＭＯＳトランジスタ２０ＰＭＯＳのための基板領域２０Ｂ，２０Ｃとともに、確保されている。
次に図５（Ａ），（Ｂ）の工程において前記シリコン基板２１上に前記保護酸化膜２１Ｏｘを覆ってレジストパターンＲ１を形成し、これをフォトリソグラフィによりパターニングして、前記基板領域２０Ａにおいて前記保護酸化膜２１Ｏｘを露出するレジスト開口部Ｒ１Ａを形成する。他の基板領域２０Ｂ，２０Ｃでは前記レジストパターンＲ１は、前記シリコン基板２１の表面を覆っている。一例によれば前記レジスト開口部Ｒ１Ａは、例えば一辺が３５μｍの正方形を有している。なお図５（Ｂ）の平面図では、前記レジストパターンＲ１および保護酸化膜２１Ｏｘの図示は省略していることに注意すべきである。
さらに図５（Ａ），（Ｂ）の工程では前記レジストパターンＲ１をマスクにＰ＋（リンイオン）を前記シリコン基板２１中に、前記レジスト開口部Ｒ１Ａに対応して、例えば２ＭｅＶの加速電圧下、２．４３×１０13ｃｍ-2のドーズ量でイオン注入する。その結果、前記シリコン基板２１中には、前記リンイオンが活性化された場合、前記第１の拡散領域２１Ａとしてｎ型ウェルが、一辺が例えば約３５μｍの略正方形の平面形状で、約６ｎｍの深さに形成される。
次に図６（Ａ），（Ｂ）の工程において前記シリコン基板２１上に前記保護酸化膜２１Ｏｘを覆ってレジストパターンＲ２を形成し、これをフォトリソグラフィによりパターニングして、前記基板領域２０Ａにおいて前記保護酸化膜２１Ｏｘを露出するレジスト開口部Ｒ２Ａを、平面視で先に形成された第１の拡散領域２１Ａの内側に形成する。なお他の基板領域２０Ｂ，２０Ｃでは前記レジストパターンＲ２は、前記レジストパターンＲ１と同様に、前記シリコン基板２１の表面を覆っている。一例によれば前記レジスト開口部Ｒ２Ａは、例えば一辺が２３μｍの正方形を有している。なお図６（Ｂ）の平面図でも、前記レジストパターンＲ２および保護酸化膜２１Ｏｘの図示は省略されていることに注意すべきである。
さらに図６（Ａ），（Ｂ）の工程では前記レジストパターンＲ２をマスクにＢ＋（ボロンイオン）を前記シリコン基板２１中に、前記レジスト開口部Ｒ２Ａに対応して、例えば１．６ＭｅＶの加速電圧下、１．３×１０13ｃｍ-2のドーズ量で、また８００ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、また１２０ｋｅＶの加速電圧下、９．０×１０12ｃｍ-2のドーズ量でイオン注入し、さらにＰ＋（リンイオン）を例えば４０ｋｅＶの加速電圧下、６．０×１０12ｃｍ-2のドーズ量で、イオン注入する。その結果、前記シリコン基板２１中には、前記ボロンイオンおよびリンイオンが活性化された場合、一辺が約２３μｍの略正方形の平面形状で、深さが約２．３μｍのｐ型拡散領域が、前記第２の拡散領域２１Ｂとして形成され、さらに前記拡散領域２１Ｂの上部に、前記拡散領域２１Ｂと同じ平面形状を有するｎ型の第３の拡散領域２１Ｃが、約０．３５μｍの深さに形成される。先にも説明したように、前記拡散領域２１Ｂは前記高耐圧ダイオード２０のアノードを構成し、一方前記拡散領域２１Ｃは前記高耐圧ダイオード２０のカソードを構成する。なお図６（Ｂ）の平面図では、下側の拡散領域２１Ｂは上側の拡散領域１２Ｃに重なっていて見えていない。
次に図７（Ａ），（Ｂ）の工程において前記保護酸化膜２１Ｏｘがウェットエッチングにより除去され、新たな保護酸化膜２１ＰＯｘが前記シリコン基板２１の表面に、９００℃での熱酸化処理により、例えば１５ｎｍの膜厚に形成される。図７（Ｂ）の平面図でも、前記保護酸化膜２１ＰＯｘの図示は省略されている。
次に図８（Ａ），（Ｂ）の工程において前記保護酸化膜２１ＰＯｘ上にシリコン窒化膜（図示せず）が気相成長法により形成され、これをフォトリソグラフィ工程によりパターニングすることにより、前記保護酸化膜２１ＰＯｘ上には、次の素子分離領域の形成工程においてマスクとなるシリコン窒化膜パターン２１ＰＮＡ〜２１ＰＮＧが形成される。ここで前記シリコン窒化膜パターン２１ＰＮＡは図１の高耐圧ダイオード２０のカソード２１Ｃに対応して形成され、一方シリコン窒化膜パターン２１ＰＮＢおよび２１ＰＮＣは、それぞれ前記高耐圧ダイオード２０のアノードコンタクト領域２１ＢＣおよびコンタクト領域２１ＡＣに対応している。さらに窒化膜パターン２１ＰＮＤは前記基板領域２０Ｂに形成されるｎチャネルＭＯＳトランジスタの素子領域に対応しており、窒化膜パターン２１ＰＮＥは前記ｎチャネルＭＯＳトランジスタのウェルコンタクト領域に対応している。さらに窒化膜パターン２１ＰＮＦは前記基板領域２０Ｃに形成されるｐチャネルＭＯＳトランジスタの素子領域に対応しており、窒化膜パターン２１ＰＮＧは前記ｐチャネルＭＯＳトランジスタのウェルコンタクト領域に対応している。図８（Ｂ）の平面図でも、前記保護酸化膜２１ＰＯｘの図示は省略されている。
次に図９（Ａ），（Ｂ）の工程において前記シリコン窒化膜パターン２１ＰＮＡ〜２１ＰＮＧをマスクに前記シリコン基板２１をエッチングして深さが例えば約３５０μｍの素子分離溝を形成する。その際、形成される素子分離溝の深さはカソードとなる前記第３の拡散領域２１Ｃの深さよりも深いため、かかる素子分離溝の形成に伴い、前記拡散領域２１Ｃはパターニングされ、前記シリコン窒化膜２１ＰＮＡおよび２１ＰＮＢで覆われている部分のみが残される。
その後、前記図９（Ａ），（Ｂ）の工程においては酸化雰囲気中、１１００℃の熱処理を行い、素子分離溝の側壁面および底面に露出しているシリコン表面を酸化して、厚さが例えば４０ｎｍのシリコン酸化膜を形成し、さらに高密度シリコン酸化膜を高密度プラズマＣＶＤ法などにより例えば約７００ｎｍの厚さに堆積し、前記素子分離溝を前記シリコン酸化膜で充填する。さらに前記シリコン酸化膜を、前記シリコン窒化膜パターン２１ＰＮＡ〜２１ＰＮＧが露出するまで化学機械研磨することにより、前記シリコン基板２１上にＳＴＩ型の素子分離領域２１Ｉを形成する。
次に図１０（Ａ），（Ｂ）の工程において前記シリコン窒化膜パターン２１ＰＮＡ〜２１ＰＮＧを、熱リン酸を使ったウェットエッチングにより除去し、さらに前記シリコン基板上に残留しているシリコン酸化膜をＨＦ水溶液により例えば１５ｎｍの深さにわたりウェットエッチングし、前記シリコン基板２１の表面を露出させる。その後、前記シリコン窒化膜パターン２１ＰＮＡ〜２１ＰＮＧをウェットエッチングにより除去する。その結果、前記シリコン窒化膜パターン２１ＰＮＡに対応してパターニングされた前記第３の拡散領域２１Ｃがカソードとして露出され、またアノードコンタクト領域２１ＢＣとして、前記第１の拡散領域２１Ａが、前記カソードを略Ｕ字型に囲んで露出される。図１０（Ａ），（Ｂ）の工程では、前記アノードコンタクト領域２１ＢＣには、まだｎ型の第３の拡散領域２１Ｃが露出されているが、この領域は、後の工程でｐ型に導電型が変化する。また前記シリコン窒化膜パターン２１ＰＮＣに対応してパターニングされた第１の拡散領域２１Ａが、前記第２の拡散領域を囲んでコンタクト領域２１ＡＣとして露出される。
また前記基板領域２１Ｂでは前記ｎチャネルＭＯＳトランジスタの素子領域２０ＮＭＯＳに対応してシリコン基板２１が露出され、さらに前記素子領域２０ＮＭＯＳに形成されるｐ型ウェルのウェルコンタクト領域２１ＰＷＣに対応してシリコン基板２１が露出される。
同様に前記基板領域２１Ｃでは前記ｐチャネルＭＯＳトランジスタの素子領域２０ＰＭＯＳに対応してシリコン基板２１が露出され、さらに前記素子領域２０ＰＭＯＳに形成されるｎ型ウェルのウェルコンタクト領域２１ＮＷＣに対応してシリコン基板２１が露出される。
次に図１１（Ａ），（Ｂ）の工程において前記シリコン基板２１上に９００℃での熱酸化処理により保護酸化膜２１ＰＯｘｘを形成し、さらに前記シリコン基板２１上に前記基板領域２０Ｂに対応したレジスト開口部Ｒ３Ａを有するレジストパターンＲ３を形成する。さらに前記レジストパターンＲ３をマスクにボロン（Ｂ＋）を４２０ｋｅＶの加速電圧下、２．０×１０13ｃｍ-2のドーズ量および１５ｋｅＶの加速電圧下、４．０×１０12ｃｍ-2のドーズ量でイオン注入し、さらにリン（Ｐ＋）を２ＭｅＶの加速電圧下、２．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記基板領域２０Ｂに形成されるｎチャネルＭＯＳトランジスタのためのｐ型ウェル２１ＰＷを、前記素子領域２１ＮＭＯＳおよびウェルコンタクト領域２１ＰＷｃに対応して形成する。
次に図１２（Ａ），（Ｂ）の工程において前記レジストパターンＲ３を除去し、前記基板領域２０Ａ，２０Ｃを新たなレジストパターンＲ４により覆い、露出している基板領域２０Ｃにリン（Ｐ＋）を６００ｋｅＶの加速電圧下、２．０×１０1２ｃｍ-2のドーズ量でイオン注入し、さらにボロン（Ｂ＋）を６０ｋｅＶの加速電圧下、４．９×１０12ｃｍ-2のドーズ量でイオン注入し、前記基板領域２０Ｃに形成されるｐチャネルＭＯＳトランジスタのためのｎ型ウェル２１ＮＷを、前記素子領域２１ＰＭＯＳおよびウェルコンタクト領域２１ＮＷＣに対応して形成する。
さらに図１２（Ａ），（Ｂ）の構造を窒素雰囲気中、１０００℃で１０秒間の熱処理を行って不純物元素を活性化することにより、前記基板領域２０ＢにｎチャネルＭＯＳトランジスタのためのｐ型ウェル２１ＰＷが、また前記基板領域２０ＣにｐチャネルＭＯＳトランジスタのためのｎ型ウェル２１ＮＷが、それぞれ形成される。
なお先の図１１（Ａ），（Ｂ）は、工程としては熱活性化処理の前の段階に対応し、ｐ型ウェル２１ＰＷはまだ形成されていないが、便宜上、このような熱活性化により形成されたｐ型ウェル２１ＰＷが形成された状態を図示している。図１１（Ａ），（Ｂ）よりわかるように前記レジストパターンＲ３は基板領域２０Ａおよび２０Ｃのみを覆うものであるため、前記ｐ型ウェル２１ＰＷは素子分離領域２１Ｉの下を高耐圧ダイオードに向かって延在し、前記高耐圧ダイオードの外側のｎ型領域２１Ａに接するように形成されており、前記基板領域２０Ａと素子領域２１ＮＭＯＳの間の素子分離領域２１Ｉの下にはチャネルカット領域２１ＣｈＣが形成されている。
なお図示はしないが、この工程において、前記シリコン基板上に横型のＤＭＯＳ（double-diffuse MOS）トランジスタのためのウェルを追加形成し、さらにかかるウェルに当該高耐圧トランジスタの形成を行ってもよい。
図１２（Ａ），（Ｂ）の工程の後、前記レジストパターンＲ４を除去し、さらに前記シリコン酸化膜２１ＰＯｘｘをＨＦ水溶液によるウェットエッチングにより除去する。
さらに図１３（Ａ），（Ｂ）の工程において前記シリコン基板２１の露出部に、ウェット雰囲気中、例えば８００℃での熱酸化によりゲート絶縁膜２１Ｇｏｘを、例えば１５ｎｍ〜２０ｎｍの膜厚に形成する。
次に図１４（Ａ），（Ｂ）の工程において前記シリコン基板２１上に前記ゲート絶縁膜２１Ｇｏｘを介してポリシリコン膜（図示せず）を約２００ｎｍの膜厚に堆積し、これをパターニングすることにより、前記素子領域２１ＮＭＯＳにゲート電極２１ＧＢを、また素子領域２１ＰＭＯＳにゲート電極２１ＧＣをそれぞれ形成する。
次に図１５（Ａ），（Ｂ）の工程において前記シリコン基板２１上に、前記ｎチャネルＭＯＳトランジスタの素子領域２１ＮＭＯＳ、および前記高耐圧ダイオード２０のカソード２１Ｃ、前記第１の拡散領域２１Ａのコンタクト領域２１ＡＣ、および前記ｎチャネルＭＯＳトランジスタの素子領域２１ＮＭＯＳ，前記ｎ型ウェル２１ＮＷのウェルコンタクト領域２１ＮＷｃをそれぞれ露出するレジスト開口部Ｒ４Ａ，Ｒ４Ｂ，Ｒ４Ｃ，Ｒ４Ｄを有するレジストパターンＲ４を形成し、前記レジストパターンＲ４をマスクにＰ＋を例えば約２０ｋｅＶの加速電圧下、例えば５×１０15ｃｍ-2のドーズ量でイオン注入する。さらに窒素雰囲気中、１０００℃で１０秒間の熱処理を行って不純物元素を活性化することにより、前記カソードを構成する拡散領域２１Ｃの表面部分に低抵抗領域２１Ｃ＋を、また先に前記拡散領域２１Ｂを囲んで形成されている低抵抗のコンタクト領域２１ＡＣの表面部分の不純物濃度をさらに増加させた低抵抗領域２１Ａ＋を形成する。また同時に前記基板領域２０Ｂの素子領域２１ＮＭＯＳにおいてはｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成され、さらに基板領域２０Ｃにおいては前記ｎ型ウェル２１ＮＷの表面部分のコンタクト領域２１ＮＷＣに低抵抗領域２１ＮＷＣ＋が形成される。
次に図１６（Ａ），（Ｂ）の工程において前記レジストパターンＲ４を除去し、さらに前記シリコン基板２１上に、前記高耐圧ダイオード２０のアノードコンタクト領域２１ＢＣ、および前記ｎチャネルＭＯＳトランジスタのウェルコンタクト領域２１ＰＷｃ、さらに前記ｐチャネルＭＯＳトランジスタの素子領域２１ＰＭＯＳをそれぞれ露出するレジスト開口部Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃを有するレジストパターンＲ５を形成し、前記レジストパターンＲ５をマスクにＢＦ２ ＋を例えば約８０ｋｅＶの加速電圧下、例えば５×１０15ｃｍ-2のドーズ量でイオン注入する。これにより、前記コンタクト領域２１ＢＣを構成するｎ型の拡散領域２１Ｃの表面にｐ型の低抵抗領域２１Ｂ＋を、また前記素子領域２１ＰＭＯＳにおいてはｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄを形成する。また同時に基板領域２０Ｂにおいては前記ｐ型ウェル２１ＰＷのコンタクト領域２１ＰＷＣに低抵抗領域２１Ｐ＋が形成される。
次に図１７（Ａ），（Ｂ）の工程において前記レジストパターンＲ５を除去し、さらに一様にシリコン酸化膜（図示せず）をＣＶＤ法により、一様な、例えば１００ｎｍの膜厚で、下地形状に整合して形成する。さらに前記カソード２１Ｃを含む一辺が５μｍの正方形領域および前記素子領域２１ＮＭＯＳ，２１ＰＭＯＳをレジスト膜（図示せず）で保護し、前記シリコン酸化膜を前記基板２１上から除去する。さらに前記レジスト膜を除去した後、前記残留したシリコン酸化膜をエッチバックすることにより、前記素子領域２１ＮＭＯＳにおいては前記ゲート電極２１ＧＢを囲んで側壁絶縁膜２２ＳＷＢが、前記素子領域２１ＰＭＯＳにおいては前記ゲート電極２１ＧＣを囲んで側壁絶縁膜２２ＳＷＣが形成され、また前記カソード２１Ｃにおいては、前記カソード領域２１Ｃを囲む素子分離領域２１Ｉのエッジから前記カソード２１Ｃの中央に向かって傾斜する側壁絶縁膜２１ＳＷＡが形成される。前記側壁絶縁膜２１ＳＷＡは前記カソードに後の工程で形成されるシリサイドや高濃度領域を前記素子分離領域２１Ｉのエッジから離間させるように作用する。
さらに図１８（Ａ），（Ｂ）の工程において、前記コンタクト領域２１ＢＣおよび素子領域２１ＰＭＯＳをレジストパターン（図示せず）で保護した状態でＰ＋を例えば１５ｋｅＶの加速電圧下、２．０×１０15ｃｍ-2のドーズ量でイオン注入する。また前記基板領域２０Ａにおいては前記カソード２１Ｃに先に形成されているｎ型高濃度領域２１Ｃ＋に重畳してｎ＋型の高濃度領域２１ＣＣが、また基板領域２０Ｂにおいては先に形成されているｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂに部分的に重畳して、より深いｎ＋型のソース領域２１ｅおよび２１ｆがそれぞれ形成される。
また図１８（Ａ），（Ｂ）の工程では、前記カソード２１ＣおよびｎチャネルＭＯＳトランジスタの素子領域２１ＮＭＯＳをレジストパターンで覆った状態で前記素子領域２１ＰＭＯＳにＢ＋を例えば５ｋｅＶの加速電圧下、２．０×１０15ｃｍ-2のドーズ量で、また鉄（Ｆ＋）を８ｋｅＶの加速電圧下、４．０×１０14ｃｍ-2のドーズ量でイオン注入し、前記コンタクト領域２１ＢＣにおいては、先に形成されている低抵抗領域２１Ｂ＋に重畳してさらに高濃度のＢ＋がより深くイオン注入される結果、前記コンタクト領域２１ＢＣにおけるｎ型拡散領域２１Ｃはｐ型に変換され、ｐ＋型の低抵抗コンタクト領域２１ＢＣが形成される。同時に前記素子領域２１ＰＭＯＳにおいては、先に形成されているｐ型ソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄに部分的に重畳して、ｐ＋型のソース領域２１ｇおよびドレイン領域２１ｈが形成される。ここで前記コンタクト領域２１ＣＣは前記側壁絶縁膜２１ＳＷＡをマスクに形成されているため、前記コンタクト領域２１ＣＣは周囲の素子分離構造２１Ｉに対し、前記側壁絶縁膜２１ＳＷＡの厚さに対応する距離だけ離間して設けられている。
さらに窒素雰囲気中、１０００℃で１０秒間の熱処理を行ってイオン注入された各不純物元素を活性化する。
さらに図１９（Ａ），（Ｂ）の工程では前記シリサイド層２１ＣＳ，２１ＢＳ，２１ＡＳがそれぞれコンタクト領域２１ＣＣ，２１ＢＣおよび２１ＡＣに対応して形成され、またソース領域２１ｅおよびドレイン領域２１ｆ、ソース領域２１ｇおよびドレイン領域１２ｈ、さらにゲート電極２１ＧＢ，２１ＧＣ上にもそれぞれシリサイド層２１Ｓが形成される。
次に図２０の断面図および図２１の平面図を参照する。ここで図２０の断面図は図２１の平面図中、線Ｌ−Ｌ'に沿った断面を示す。なお図２１の平面図、および以下の類似の平面図では、シリコン基板２１上に形成された様々なシリサイド層は、簡単のため図示を省略している。
図２０および図２１の工程において、前記図１９（Ａ），（Ｂ）の構造上に層間絶縁膜２２が形成され、前記層間絶縁膜２２中に、それぞれ前記カソード２１Ｃのコンタクト領域２１ＣＣ，アノード２１Ｂのコンタクト領域２１ＢＣおよび遮蔽層２１Ａのコンタクト領域２１ＡＣ、さらに前記ソース領域２１ｅおよびドレイン領域２１ｆ，ウェルのコンタクト領域２１ＰＷＣ，およびソース領域２１ｇおよびドレイン領域２１ｈ、さらにウェルのコンタクト領域２１ＮＷＣにそれぞれ対応してビアプラグ２２ＶＣ，２２ＶＢ，２２ＶＡ，２２ＶＢＡ，２２ＶＢＢ，２２ＶＣＡ，２２ＶＣＢ，２２ＶＣＣが形成され、対応したシリサイド層を介してコンタクトする。ただし図２３は図２４の平面図の線Ｌ−Ｌ'に沿った断面図である。
図２１の平面図よりわかるようにビアプラグ２２ＶＢは平面視で略Ｕ字型の前記コンタクト領域２１ＢＣに沿って多数形成されており、同様にビアプラグ２２ＶＡも前記コンタクト領域２１ＡＣに沿って多数形成されている。また図２０の断面図では簡単のため単一のビアプラグ２２ＶＣを図示しているが、図２１の平面図よりわかるように前記カソードコンタクト領域２１ＣＣには四本のビアプラグ２２ＶＣが形成されている。
同様にソース領域２１ｅには複数のビアプラグ２２ＶＢＡが形成され、ドレイン領域２１ｆにも複数のビアプラグ２２ＶＢＢが形成され、ソース領域２１ｇにも複数のビアプラグ２２ＶＣＡが形成されドレイン領域２２Ｖｈにも複数のビアプラグ２２ＶＣＢが形成されている。
次に図２２の断面図および図２３の平面図を参照する。ここで図２２の断面図は図２３の平面図中、線Ｌ−Ｌ'に沿った断面を示す。なお図２３の平面図では、シリコン基板２１上に形成された様々なシリサイド層は、簡単のため図示を省略している。
図２２を参照するに、前記層間絶縁膜２２上には第１層目（Ｍ１）の配線パターン２３Ａ，２３Ｂ，２３Ｃが前記高耐圧ダイオード２０に対応して形成されており、配線パターン２３Ａは前記多数のビアプラグ２２ＶＡを結んで、平面視において前記拡散領域２１Ｂを囲むように延在している。また配線パターン２３Ｂも前記多数のビアプラグ２２ＶＢを結んで、平面視において前記拡散領域２１Ｃを囲むように略Ｕ字型形状に延在している。前記配線パターン２３Ａおよび２３Ｂはさらに互いに平行に延在し、配線パターン２３Ａは接地され、配線パターン２３Ｂには、所定のアノード電圧が印加される。前記ビアプラグ２２ＶＣは接続パッド２３ＶＣに接続されている。
さらに前記略Ｕ字型形状の配線パターン２３Ｂからは導電パターン２３Ｇが分岐し、導電パターン２３Ｇは配線パターン２３ＢのＵ字形状部分と共に、前記接続パッド２３Ｃを囲む、図示の例では閉じた四角形形状のパターンを形成する。前記導電パターン２３Ｇは前記配線パターン２３Ｂから分岐するものであるため、前記配線パターン２３Ｂに印加されたアノード電圧は、前記導電パターン２３Ｇにも印加される。
一方、素子領域２１ＮＭＯＳにおいては前記ビアプラグ２２ＶＢＡ，２２ＶＢＢおよび２２ＶＢＣにそれぞれ対応して配線パターン２３ＶＢＡ，２３ＶＢＢおよび２３ＶＢＣが配線層Ｍ１の配線パターンとして形成されている。また素子領域２１ＰＭＯＳにおいては前記ビアプラグ２２ＶＣＡ，２２ＶＣＢおよび２２ＶＣＣにそれぞれ対応して配線パターン２３ＶＣＡ，２３ＶＣＢおよび２３ＶＣＣが配線層Ｍ１の配線パターンとして形成されている。さらに前記ゲート電極２１ＧＢおよび２３ＧＣ上には配線層Ｍ１の配線パターンとして配線パターン２３ＧＢおよび２３ＧＣがそれぞれ形成され、配線パターン２３ＧＢはゲート電極２１ＧＢに層間絶縁膜２２中に形成されたビアプラグ２２ＶＧＢを介して、また配線パターン２３ＧＣはゲート電極２１ＧＣに層間絶縁膜２２中に形成されたビアプラグ２２ＶＧＣを介して、それぞれ接続されている。
次に図２４の断面図および図２５の平面図を参照する。ここで図２４は図２２と同様な平面図であり、図２４は図２５の平面図中、線Ｌ−Ｌ'に沿った断面を示している。なお図２５の平面図では、前記シリコン基板２１上に形成された様々なシリサイド層は省略されている一方、下層の配線層Ｍ１の配線パターンは、上層の配線層Ｍ２の配線パターンとともに図示されている。
図２４および図２５を参照するに、前記層間絶縁膜２２上には前記配線パターン２３Ａ〜２３Ｃ，導電パターン２３Ｇおよび配線パターン２３ＢＡ，２３ＢＢ，２３ＢＣ，２３ＧＢ，２３ＣＡ，２３ＣＢ，２３ＣＣ，２３ＧＣを覆って次の層間絶縁膜２３が形成され、前記層間絶縁膜２３上には配線パターン２４Ａが、ビアプラグ２３Ｖを介して前記接続パッド２３Ｃにコンタクトして形成されている。
図示の例では前記配線パターン２４Ａは前記配線パターン２３Ａおよび２３Ｂの延在方向に平行に、前記導電パターン２３Ｇを跨いで延在している。
前記配線パターン２４Ａにはサージ電圧を含む高電圧が印加されるが、前記配線パターン２４Ａとアノード２１Ｂとの間には前記導電パターン２３Ｇが介在しており、前記配線パターン２４Ａ上の高電圧による電界を遮蔽する。このため、先にも説明したように、アノード２１Ｂのうち前記導電パターン２３Ｇ直下の部分における反転層の形成が抑制され、高耐圧ダイオード２０が通常の動作においてリークを生じることはない。また先にも説明したように、前記導電パターン２３Ｇは前記アノード２１Ｂに形成される反転層とともにダイオード接続された寄生ＭＯＳトランジスタを形成し、前記配線パターン２４Ａに電圧サージが生じた場合に導通することにより放電電流路を形成し、過大な電圧が印加されることによるアノード２１Ｂとカソード２１Ｃの間のｐｎ接合の破壊を防止する。
［第２の実施形態］
図２６の（Ａ）（以下、図２６（Ａ）と記す）は、第２の実施形態による半導体装置４０の構成を示す断面図、図２６の（Ｂ）（以下、図２６（Ｂ）と記す）は図２６（Ａ）の断面図に対応した平面図である。図２６（Ａ）の断面図は図２６（Ｂ）の平面図中、線２−２'に沿った断面を示している。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図２６（Ａ），（Ｂ）を参照するに、前記半導体装置４０は先の実施形態と同じく高耐圧ダイオードであり、先の実施形態と同様な遮蔽領域となるｎ型の第１の拡散領域２１Ａと、平面視で前記第１の拡散領域２１Ａに含まれるように形成された、アノードとなるｐ型の第２の拡散領域２１Ｂと、平面視で前記第２の拡散領域２１Ｂに含まれるように形成されたカソードとなるｎ型の第３の拡散領域２１Ｃとを含んでいる。
前記第１の拡散領域２１Ａには第２の拡散領域２１Ｂを囲むようにｎ＋型のコンタクト領域２１ＡＣが形成され、前記コンタクト領域２１ＡＣはＳＴＩ型の素子分離領域２１Ｉにより画定されている。前記コンタクト領域２１ＡＣにはシリサイド層２１ＡＳが形成され、前記第１層目の層間絶縁膜２２中の多数のビアプラグ２２ＶＡが、前記シリサイド層２１ＡＳを介して前記コンタクト領域２１ＡＣに接続されている。前記層間絶縁膜２２上には接地配線パターン２３Ａが、前記コンタクト領域２１ＡＣの形状に沿って前記拡散領域２１Ｂを囲むように延在し、前記ビアプラグ２２ＶＡおよびシリサイド層２１ＡＳにより前記コンタクト領域２１ＡＣに電気的に接続される。
また前記第２の拡散領域２１Ｂには前記第３の拡散領域２１Ｃ、すなわち高耐圧ダイオード４０のカソードを略Ｕ字型に囲むようにｐ＋型のコンタクト領域２１ＢＣが形成され、前記コンタクト領域２１ＢＣも前記ＳＴＩ型の素子分離領域２１Ｉにより画定されている。前記コンタクト領域２１ＢＣ上にはシリサイド層２１ＢＳが形成され、前記コンタクト領域２１ＢＣには第１層目の層間絶縁膜２２中の多数のビアプラグ２２ＢＡが、前記シリサイド層２１ＢＳを介して接続されている。また前記層間絶縁膜２２上には前記コンタクト領域２１ＢＣがなす略Ｕ字型形状に沿って前記拡散領域２１Ｂを囲む略Ｕ字形状部を先端部に含むアノード配線パターン２３Ｂが形成されており、前記アノード配線パターン２３Ｂは前記Ｕ字形状部において前記ビアプラグ２２ＶＢおよびシリサイド層２１ＢＳにより前記コンタクト領域２１ＢＣに電気的に接続される。前記アノード配線パターン２３Ｂは前記Ｕ字形状の先端部から、前記配線パターン２３Ａに平行に延在する直線部へと移行する。
さらに前記カソードとなる第３の拡散領域２１Ｃも素子分離領域２１Ｉにより画定されており、前記カソード中にはｎ＋型の低抵抗コンタクト領域２１ＣＣが形成されている。また前記コンタクト領域２１ＣＣ上には低抵抗シリサイド層２１ＣＳが形成されている。前記コンタクト領域２１ＣＣは前記層間絶縁膜２２中のビアプラグ２２ＶＣに、シリサイド層２１ＣＳを介して電気的に接続されている。
前記第１層目の層間絶縁膜２２上には接地配線パターン２３Ａおよびアノード配線パターン２３Ｂがそれぞれ前記ビアプラグ２２ＶＡおよび２２ＶＢにコンタクトして形成されており、前記拡散領域２１Ａには接地電圧ＧＮＤが、また前記拡散領域２１Ｂにはアノード電圧が、それぞれ供給される。あるいは後の実施形態の例のように、前記拡散領域２１Ａは配線パターン２３Ａおよび配線パターン２３Ｂにより拡散領域２１Ｂに短絡される場合もある。
本実施形態ではさらに前記第１層目の層間絶縁膜２２上にサージを含む可能性のある高電圧が印加される高電圧配線パターン２３Ｈが設けられ、前記高電圧配線パターン２３Ｈは一端が前記ビアプラグ２１ＶＣにより前記第３の拡散領域２１Ｃに電気的に接続され、さらに前記層間絶縁膜２２上を図示の例では配線パターン２３Ａ，２３Ｂに平行に延在する。その際、前記高電圧配線パターン２３Ｈは平面視において高耐圧ダイオード４０の略中心に位置する第３の拡散領域２１Ｃから半径方向外方へ、アノードとなる第２の拡散領域２１Ｂおよび遮蔽領域となる第３の拡散領域２１Ｃを横切って延在する。
前記高電圧配線パターン２３Ｈは、アノードとなる前記第２の拡散領域２１Ｂの表面近傍を通過するため、その高電圧に伴う電界により、前記第２の拡散領域２１Ｂの表面には反転層が形成される可能性がある。このため本実施形態では前記素子分離領域２１Ｉ上に、前記シリコン基板２１上に形成される他の半導体素子のポリシリコンゲート電極と同様なポリシリコンパターン２２Ｇを、前記拡散領域２１Ｂ上において前記高電圧配線パターン２３Ｈの下をくぐるように形成し、前記ポリシリコンパターン２２Ｇの少なくとも一端、好ましくは両端を、ビアプラグ２２ＧＣおよび２２ＧＤにより、前記アノード配線パターンである配線パターン２３Ｂに電気的に接続する。
ポリシリコンパターン２２Ｇは高濃度にドープされて導電性を有し、前記高電圧配線パターン２３Ｈに対して遮蔽パターンとして作用する。すなわち、かかる構成によれば、先の実施形態と同様に、前記第２の拡散領域２１Ｂの表面に前記高圧配線パターン２３Ｈが生じる電界がアノード電圧レベルに維持されている導電性のポリシリコンパターン２２Ｇにより遮蔽され、高圧配線パターン２３Ｈに沿って形成される可能性のある反転領域の形成が抑制される。
本実施形態では、遮蔽パターン２２Ｇが素子分離領域２１Ｉ上に直接に形成されるため、高電圧配線パターン２３Ｈを第１層目の配線層Ｍ１に形成することができ、先の実施形態の作用効果に加えて、半導体設計の自由度が増す格別の作用効果を得ることができる。
以下、図２７〜図３９を参照しながら、図２６の高耐圧ダイオード４０を含む半導体装置の製造工程を説明する。図中、先に説明した部分には同一の参照符号を付し、説明は省略する。
図２７（Ａ），（Ｂ）は先の実施形態における図１０（Ａ），（Ｂ）の工程に引き続き実行される工程であり、前記シリコン基板２１の露出表面に熱酸化により例えば膜厚が１５ｎｍの保護酸化膜２１ＰＯｘｘを形成した後、前記シリコン基板２１上に、前記コンタクト領域２１ＢＣを含む環状領域を露出するレジスト開口部Ｒ１１Ａを有するレジストパターンＲ１１を形成し、Ｂ＋を例えば２３０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記コンタクト領域２１ＢＣをｐ型にドープする。
また前記レジストパターンＲ１１には前記基板領域２０Ａと基板領域２０Ｂの間を露出するレジスト開口部Ｒ１１Ｂが形成されており、前記コンタクト領域２１ＢＣのドープと同時に前記レジスト開口部Ｒ１１Ｂにおいて前記素子分離領域２１Ｉの直下にｐ型のチャネルカット領域２１ＣｈＣが形成される。
その後、先の図１１（Ａ），（Ｂ），１２（Ａ），（Ｂ）と同様な工程を行うことにより、図２８（Ａ），（Ｂ）に示すように前記基板領域２０Ｂにｐ型ウェル２１ＰＷが、基板領域２０Ｃにｎ型ウェル２１ＮＷが形成される。
さらに図２９（Ａ），（Ｂ）の工程において前記図２８（Ａ），（Ｂ）の構造から保護絶縁膜２１ＰＯｘｘを除去し、露出されたシリコン面を熱酸化することにより、ゲート絶縁膜２１Ｇｏｘを例えば２ｎｍの膜厚に形成する。さらゲート絶縁膜２１Ｇｏｘを形成された構造上にポリシリコン膜２１Ｐｏｌｙを例えば２００ｎｍの膜厚に堆積し、さらにこれをパターニングして図３０（Ａ），（Ｂ）に示すように、前記基板領域２０Ｂにおいて素子領域２１ＮＭＯＳを横切ってポリシリコンゲート電極２１ＧＢを、また前記基板領域２０Ｃにおいて素子領域２１ＰＭＯＳを横切ってポリシリコンゲート電極２１ＧＣを、それぞれ形成する。その際、本実施形態では図３０（Ａ），（Ｂ）に示すように、前記素子分離領域２１Ｉ上でアノードとなる前記第２の拡散領域２１Ｂの上方に、さらに別のポリシリコンパターン２２Ｇを形成する。図示の例では、前記ポリシリコンパターン２２Ｇは、カソードとなる第３の拡散領域２１Ｃを囲む略Ｕ字型をしたコンタクト領域２１ＢＣの開いた口２１ＢＣＯを閉じるように配設され、前記コンタクト領域２１ＢＣとポリシリコンパターン２２Ｇとは前記第３の拡散領域２１Ｃを全体として囲むように構成される。その際、本実施形態では前記ポリシリコンパターン２２Ｇが前記第２の拡散領域２１Ｂ上に形成できるように、前記Ｕ字型をしたコンタクト領域２１ＢＣの平面図上における深さｄを、先の実施形態に比べて減少させている。
さらに図３１（Ａ），（Ｂ）の工程において前記図３０（Ａ），（Ｂ）の構造上に前記第３の拡散領域２１Ｃおよびコンタクト領域２１ＡＣ、前記基板領域２０Ｂに形成されるｎチャネルＭＯＳトランジスタの素子領域２１ＮＭＯＳ、さらに前記基板領域２０Ｃに形成されるウェルコンタクト領域２１ＮＷＣをそれぞれ露出するレジスト開口部Ｒ１２Ａ，Ｒ１２Ｂ，Ｒ１２Ｃ，Ｒ１２Ｄを有するレジストパターンＲ１２を形成し、前記レジストパターンＲ１２およびゲート電極２１ＧＢをマスクにＰ＋を前記図１５（Ａ），（Ｂ）と同様な条件でイオン注入することにより、前記第３の拡散領域２１Ｃにおいて低抵抗領域２１Ｃ＋が、前記第１の拡散領域２１Ａのコンタクト領域２１ＡＣにおいて低抵抗領域２１Ａ＋が、前記素子領域２１ＮＭＯＳにおいてはｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが、さらに前記基板領域２０Ｃにおいてはウェルコンタクト領域２１ＮＷＣに低抵抗領域２１ＮＷＣ＋が、それぞれ形成される。
次に図３２（Ａ），（Ｂ）の工程において前記図３１（Ａ），（Ｂ）の構造上に、前記第２の拡散領域２１Ｂのコンタクト領域２１ＢＣ、前記基板領域２０Ｂに形成されたｐ型ウェル２１ＰＷのウェルコンタクト領域２１ＰＷＣ、および前記基板領域２０Ｃに形成されたｐチャネルＭＯＳトランジスタの素子領域２１ＰＭＯＳをそれぞれ露出するレジスト開口部Ｒ１３Ａ，Ｒ１３Ｂ，Ｒ１３Ｃを有するレジストパターンＲ１３を形成し、前記レジストパターンＲ１３およびゲート電極２１ＧＣをマスクに前記図１６（Ａ），（Ｂ）と同様な条件でＢ＋をイオン注入することにより、前記コンタクト領域２１ＢＣにおいて抵抗をさらに低減し、前記ウェルコンタクト領域２１ＰＷＣに低抵抗領域２１ＰＷＣ＋を形成し、前記ｐチャネルＭＯＳトランジスタの素子領域２１ＰＭＯＳにｐ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄをそれぞれ形成する。
次に図３３（Ａ），（Ｂ）の工程において前記ポリシリコンパターン２２Ｇおよびゲート電極２１ＧＢ，２１ＧＣに前記図１７（Ａ），（Ｂ）と同様な工程によりそれぞれ側壁絶縁膜２２ＳＷＡ，２２ＳＷＢ，２２ＳＷＣを形成する。またその際、カソードとなる前記第３の拡散領域２１Ｃの周囲にも、低抵抗領域２１Ｃ＋を露出するように側壁絶縁膜２１ＳＷＡが、前記層間絶縁膜２１Ｉの段差部に対応して形成される。
さらに図３４（Ａ），（Ｂ）の工程において、先の図１８（Ａ），（Ｂ）の工程と同様のプロセスを実行することにより、前記拡散領域２１Ｃにおいては前記側壁絶縁膜２１ＳＷＡで囲まれた領域にｎ＋型の低抵抗領域がコンタクト領域２１ＣＣとして形成され、拡散領域２１Ｂにおいてはコンタクト領域２１ＢＣにｐ＋型の低抵抗領域が形成される。また拡散領域２１Ａにおいてはコンタクト領域２１ＡＣにｎ＋型の低抵抗領域が形成される。
さらに素子領域２１ＮＭＯＳでは前記側壁絶縁膜２２ＳＷＢの外側にｎ＋型のソース領域２１ｅおよびドレイン領域２１ｆ、さらにｐ＋型のウェルコンタクト領域２１ＰＷＣが形成される。さらに素子領域２１ＰＭＯＳでは側壁絶縁膜２２ＳＷＣの外側にｐ＋型のソース領域２１ｇおよびドレイン領域２１ｈが、またｎ＋型のウェルコンタクト領域２１ＮＷＣが形成される。
図３４（Ａ），（Ｂ）の工程では、前記コンタクト領域２１ＣＣ，２１ＡＣおよびｎチャネルＭＯＳトランジスタのソース領域２１ｅおよびドレイン領域２１ｆへのＰ＋のイオン注入の際、前記ポリシリコンパターン２２Ｇおよびゲート電極２１ＧＢを構成するポリシリコンパターンがｎ＋型にドープされ導電性を付与される。さらに図３４（Ａ），（Ｂ）の工程では前記コンタクト領域２１ＢＣおよびｐチャネルＭＯＳトランジスタのソース領域２１ｇ，ドレイン領域２１ｈへのＢ＋のイオン注入の際、前記ゲート電極２１ＧＣを構成するポリシリコンパターンがｐ＋型にドープされ導電性を付与される。
なお前記ポリシリコンパターン２２ＧのドープをｐチャネルＭＯＳトランジスタのソースおよびドレイン領域の形成時に行うことにより、これをｐ＋型にドープすることも可能である。
次に図３５（Ａ），（Ｂ）の工程において、前記コンタクト領域２１ＡＣ，２１ＢＣ，２１ＣＣにそれぞれシリサイド層２１ＡＳ，２１ＢＳ，２１ＣＳをサリサイド法により形成し、同時に露出している他のシリコン面、すなわち前記ポリシリコンパターン２２，ソース領域２１ｅ，ゲート電極２１ＧＢ，ドレイン領域２１ｆ，ソース領域２１ｇ，ゲート電極２１ＧＣおよびドレイン領域２１ｈの表面にも、シリサイド層２１Ｓを形成する。ただし図３５（Ｂ）の平面図には、簡単のためシリサイド層２１Ｓは図示されていない。
次に図３６の断面図および図３７の平面図を参照する。ここで図３６の断面図は、図３７の平面図中、線Ｌ−Ｌ'に沿った断面図である。
図３６，３７を参照するに、前記シリコン基板２１上に層間絶縁膜２２を、前記ポリシリコンパターン２２Ｇ，ゲート電極２１ＧＢ，ゲート電極２１ＧＣを覆うように形成し、前記層間絶縁膜２２中に前記コンタクト領域２１ＡＣ，２１ＢＣ，２１ＣＣにコンタクトしてビアプラグ２２ＶＡ，２２ＶＢ，２２ＶＣを、また前記ソース領域２１ｅ，ドレイン領域２１ｆ，ウェルコンタクト領域２１ＰＷＣ，ソース領域２１ｇ，ドレイン領域２１ｈおよびウェルコンタクト領域２１ＮＷＣにそれぞれコンタクトして、ビアプラグ２２ＶＢＡ，２２ＶＢＢ，２２ＶＢＣ，２２ＶＣＡ，２２ＶＣＢ，２２ＶＣＣを形成する。また図３６の断面図には示されないが、図３７の平面図に示すように前記ポリシリコンパターン２２の両端にビアプラグ２２ＧＣおよび２２ＧＤを形成し、さらにゲート電極パターン２１ＧＢ，２１ＧＣにビアプラグ２２ＶＧＢ，２２ＶＧＣをそれぞれ形成する。
次に図３８の断面図および図３９の平面図を参照する。ここで図３８の断面図は、図３９の平面図中、線Ｌ−Ｌ'に沿った断面図である。
図３８および図３９を参照するに、前記層間絶縁膜２２上には図２６の前記配線パターン２３Ａ，２３Ｂ，２３Ｈ、およびｎチャネルＭＯＳトランジスタの配線パターン２３ＢＡ，２３ＢＢ，２３ＢＣ，２３ＧＢ、さらにｐチャネルＭＯＳトランジスタの配線パターン２３ＣＡ，２３ＣＢ，２３ＣＣ，２３ＧＣが形成され、前記配線パターン２３Ａは前記第２の拡散領域２１Ｂを囲むようにコンタクト領域２１ＡＣに沿って形成されたＵ字状の部分を含み、前記Ｕ字型部分は前記ビアプラグ２２ＶＡにより前記コンタクト領域２１ＡＣに接続されている。一方、前記配線パターン２３Ｂは図３９の平面図に示すように前記第３の拡散領域２１Ｃを囲むより小さなＵ字状の部分を先端に有し、前記ポリシリコンパターン２２Ｇは前記配線パターン２３ＢがなすＵ字の開いた部分を閉じるように、すなわち前記Ｕ字状部分とポリシリコンパターン２２Ｇにより前記拡散領域２１Ｃが平面視において完全に囲まれるように配置され、前記ビアプラグ２２ＶＧＢ，２２ＶＧＣにより前記配線パターン２３Ｂに電気的に接続される。また前記配線パターン２３Ｈは図３９の平面図に示すように直線状に延在し、前記第３の拡散領域２１Ｃに、コンタクト領域２１ＣＣにおいてビアプラグ２２ＶＣによりコンタクトする。図示の例では、前記配線パターン２３Ａおよび２３ＢはそれぞれのＵ字状部分に連なる直線部を有し、それぞれの直線部は前記配線パターン２３Ｈの両側に平行に延在する。
また前記基板領域２２Ｂにおいては前記ｎチャネルＭＯＳトランジスタのソース領域２１ｅに対応して配線パターン２３ＶＢＡが形成され、前記配線パターン２３ＶＢＡは前記ビアプラグ２２ＶＢＡにより前記ソース領域２１ｅに電気的に接続される。また前記ｎチャネルＭＯＳトランジスタのドレイン領域２１ｆに対応して配線パターン２３ＶＢＢが形成され、前記配線パターン２３ＶＢＢは前記ビアプラグ２２ＶＢＢにより前記ドレイン領域２１ｆに電気的に接続される。
同様に前記基板領域２２Ｃにおいては前記ｐチャネルＭＯＳトランジスタのソース領域２１ｇに対応して配線パターン２３ＶＣＡが形成され、前記配線パターン２３ＶＣＡは前記ビアプラグ２２ＶＣＡにより前記ソース領域２１ｇに電気的に接続される。また前記ｎチャネルＭＯＳトランジスタのドレイン領域２１ｈに対応して配線パターン２３ＶＣＢが形成され、前記配線パターン２３ＶＣＢは前記ビアプラグ２２ＶＣＢにより前記ドレイン領域２１ｈに電気的に接続される。
さらにゲート電極２１ＧＢはビアプラグ２２ＶＧＢにより配線パターン２３ＧＢに接続され、ゲート電極２１ＧＣはビアプラグ２２ＶＧＣにより配線パターン２３ＧＣに接続される。また前記ウェルコンタクト領域２１ＰＷＣはビアプラグ２２ＶＢＣにより配線パターン２３ＶＢＣに接続され、ウェルコンタクト領域２１ＮＷＣはビアプラグ２２ＶＣＣにより配線パターン２３ＶＣＣに接続される。
かかる構成によれば前記ポリシリコンパターン２２Ｇがアノード配線パターン２２Ｂと同一の電位に保持されるため、前記配線パターン２３Ｈにサージ電圧を含む高電圧が印加さても、前記配線パターン２３Ｈ上の高電圧による電界が遮蔽され、アノード２３Ｂのうち前記導電パターン２３Ｇ直下の部分における反転層の形成が抑制される。このため高耐圧ダイオード４０が通常の動作においてリークを生じることはない。また先にも説明したように、前記遮蔽パターン２２Ｇは前記アノード２１Ｂに形成される反転層とともにダイオード接続された寄生ＭＯＳトランジスタを形成し、前記配線パターン２３Ｈに電圧サージが生じた場合には導通することにより放電電流路を形成し、過大な電圧が印加されることによるアノード２１Ｂとカソード２１Ｃの間のｐｎ接合の破壊を防止する。
［第３の実施形態］
図４０は、第３の実施形態としての、前記第１あるいは第２の実施形態による高耐圧ダイオードを使った駆動回路の例を示す回路図である。
本実施例では使用される際、先の実施形態における高耐圧ダイオードにおいて、拡散領域２１Ａと拡散領域２１Ｂが短絡される。
図４０を参照するに、点線領域が半導体集積回路５１を構成する部分を表し、前記半導体集積回路５１に対し、モータ５４を駆動する外付けのスイッチングＦＥＴ５２，５３が接続されている。なお図４０に示すように前記モータ５４には前記半導体集積回路５１と同一構成の半導体集積回路５１Ａが接続されており、モータ５４は半導体集積回路５１と半導体集積回路５１Ａとによって駆動される。以下の説明では、半導体集積回路５１Ａについての説明は省略する。
前記半導体集積回路５１には、ロジック回路を駆動するための５Ｖの電源電圧、および高電圧用の１２Ｖの電源電圧が供給されており、また、外付けスイチングＦＥＴ５２，５３には、モータ５４などを駆動するための４０Ｖの電源電圧ＨＶが供給されている。
前記半導体集積回路５１は、５Ｖの電源電圧で駆動されるロジック回路６１と、前記ロジック回路６１の出力を供給される第１の低電圧レベルシフタ６２と、前記第１の低電圧レベルシフタ６２の出力を、遅延回路６３を介して供給されるローサイド駆動回路６４とを含み、前記ローサイド駆動回路６４はローサイドのスイッチングＦＥＴ５３を駆動する駆動電圧を端子ＬＤに出力する。
また前記半導体集積回路５１は、前記ロジック回路の出力を供給される第２の低電圧レベルシフタ６５と、前記第２の低電圧レベルシフタ６５の出力を供給される高電圧レベルシフタ６６と、前記高電圧レベルシフタ６６の出力を供給されるハイサイド駆動回路６７を含む。
前記半導体集積回路５１はさらに１２Ｖの電源電圧を供給される電源保護回路７１を含み、前記１２Ｖの電源電圧は先の実施形態高耐圧ダイオード２０あるいは４０よりなるダイオード７２を経てキャパシタ７３に蓄電され、前記ハイサイド駆動回路６７は、前記キャパシタ７３によりノード（２）で発生した高電圧を供給されて前記ハイサイドのスイッチングＦＥＴ５２を駆動する駆動電圧を端子ＨＤに出力する。ここで前記高耐圧ダイオード７２は、ハイサイド側のＨＤ端子に接続された外付けＦＥＴ５２のゲートを開くための、ブートストラップダイオードとして使用される。すなわち、ハイサイド側のＦＥＴ５２を完全にＯＮさせるためには、端子ＨＤにおける電圧は、ＨＶ端子に供給される４０Ｖの電源電圧よりも高い電圧を出力する必要があり、前記高耐圧ダイオード７２は、このための高電圧を発生させるのに使用される。
原理としてはまずローサイド側の外付けＦＥＴ５３がオンした状態では高耐圧ダイード７２に順方向の電流が流れ、ノード（１）と（２）の間のキャパシタ７３電荷が蓄積され、例えば前記ノード（１）の電圧は１２Ｖ−０．７Ｖ＝１１．３Ｖとなる。ただしこの０．７Ｖは前記ダイオード７２における順方向の電圧降下に対応する。
次に、ハイサイドのＦＥＴ５２を動作させる段階ではローサイドの外付けＦＥＴ５３がオフとなり、ハイサイド側の外付けＦＥＴ５２がオンになるため、前記ＦＥＴ５２と５３の中間ノードＮの電圧Ｖｓおよびノード（１）の電圧は、最終的には４０Ｖに引き上げられる。
その際、前記端子ＨＤの電圧は、ノード（１）の４０Ｖの電圧と、キャパシタ７３に蓄えられた電荷による１１．３Ｖの電圧の和になり、前記ノード（１）には約４０Ｖ＋１１．３Ｖ＝５１．３Ｖの電圧が現れる。すなわち、前記ＦＥＴ５２のソース側の電圧が４０Ｖであっても、端子ＨＤの電圧によりゲート電圧がそれより高く保たれ、ハイサイド側のＦＥＴ５２を駆動し続けることが可能となる。
この時、前記ダイオード７２には、ノード（２）、（３）の間で５１．３Ｖ−１２Ｖ＝３９．３Ｖの電圧が印加されるが、ダイオード７２の逆方向耐圧は４２Ｖ以上あるため、前記端子ＨＤの電圧は維持することが出来る。
しかし、モータ駆動時に前記高電圧ＨＶを供給する電源に何らかの障害でサージなどの電圧が発生し、ノード（２）と（３）の間に瞬間的にでも５５Ｖ以上の電圧が印加されると、通常の高耐圧ダイオードでは、ジャンクションが破壊してしまうため、一挙に前記ＨＶ電圧が１２Ｖ電源に流れてしまう。
その結果、前記１２Ｖ電源側に保護回路７１が設けられていても、このような原因で生じたダイオードの破壊は一時的な現象ではないので、１２Ｖ電源の側に大きなダメージが及ぶ可能性がある。また、ＦＥＴ駆動回路としては、ダイドード７２が破壊されているため動作しなくなる。
これに対し、先の実施形態で説明した高耐圧ダイオード２０あるいは４０を前記ダイオード７２として使用した場合は、素子内に例えば４７Ｖ動作する保護素子が内蔵されているので、サージ電圧がＨＶ電源側で発生した場合でも、ダイオードのジャンクションの破壊を防ぐことが出来きる。
また、仮にサージ電圧を一時的に１２Ｖ電源の側に流したとしても、サージは一過的な現象であるため、１２Ｖ電源は前記保護回路７１で保護され、致命的なダメージを被ることはない。
また、ダイオード自体７２も破壊されないので、異常サージ収束後は、駆動回路は正常に動作することが可能となる。
［第４の実施形態］
図４１（Ａ），（Ｂ）は、第４の実施形態による高耐圧ダイオードを示す断面図および平面図である。ここで図４１（Ａ）の断面図は図４１（Ｂ）の平面図中、線１−１'に沿った断面を示している。本実施形態の高耐圧ダイオードは、図１の高耐圧ダイオード２０の一変形例となっている。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図４１を参照するに、本実施形態では図１の構成における素子分離領域２１Ｉが省略され、層間絶縁膜２２がシリコン基板２１上に直接に形成されている。
このような構成は、例えばそれぞれの拡散領域２１Ａ，２１Ｂ，２１Ｃ、さらにそれぞれの低抵抗領域２１ＡＣ，２１ＢＣ，２１ＣＣを、それぞれのイオン注入マスクを使って形成することにより形成することができる。またシリサイド層２１ＡＳ，２１ＢＳ，２１ＣＳは、例えばシリコン酸化膜マスクを使って形成することが可能である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板と、
前記半導体基板中に形成された第１の導電型の第１の拡散領域と、
前記第１の拡散領域中に形成された、前記第１の導電型と逆導電型である第２の導電型の第２の拡散領域と、
前記第２の拡散領域中に形成された、前記第１の導電型の第３の拡散領域と、
前記半導体基板上に形成され、第１の電圧が供給されて前記第２の拡散領域に接続される第１の配線パターンと、
前記半導体基板上に形成され、前記第１の電圧よりも高い第２電圧を供給される第２の配線パターンと、
を含み、
前記第２および第３の拡散領域はｐｎ接合によりダイオードを形成し、

前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設けることを特徴とする半導体装置。
（付記２）
さらに前記半導体基板上において前記第３の拡散領域を画成する素子分離領域を含み、前記導電パターンは、前記素子分離領域上に形成されることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１および第２の配線パターンは、前記半導体基板上に形成された層間絶縁膜上に形成されていることを特徴とする付記２記載の半導体装置。
（付記４）
前記導電パターンは、前記素子分離領域上に形成されたポリシリコンパターンよりなることを特徴とする付記２または３記載の半導体装置。
（付記５）
前記第１配線パターンは、前記半導体基板上に形成された第１の層間絶縁膜上に形成されており、前記第２の配線パターンは、前記第１の層間絶縁膜上に前記第１の配線パターンを覆って形成された第２の層間絶縁膜上に形成されており、前記導電パターンは前記第１の層間絶縁膜上に形成されていることを特徴とする付記１記載の半導体装置。
（付記６）
前記第１の拡散領域に接続され、前記第１の層間絶縁膜の上であって前記第２の層間絶縁膜の下に設けられた第３の配線パターンを含むことを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記第３の配線パターンは、前記第２の電圧よりも低い第３の電圧源に接続されることを特徴とする付記６記載の半導体装置。
（付記８）
前記第３の配線パターンは前記第１の配線パターンと短絡され、前記第１の電圧を供給されることを特徴とする付記６記載の半導体装置。
（付記９）
前記第３の配線パターンは接地されることを特徴とする付記６または７記載の半導体装置。
（付記１０）
前記第１の拡散領域は前記第３の拡散領域よりも不純物濃度が低いことを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
前記半導体基板上に、前記第１の電圧よりも低い第２の電圧で動作するトランジスタを更に有することを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）
半導体基板上に第１導電型の第１の拡散領域を形成する工程と、
前記第１の拡散領域に含まれるように第２の拡散領域を形成する工程と、
前記第２の拡散領域に含まれるように前記第１導電型の第３の拡散領域を形成し、前記第２の拡散領域と前記第３の拡散領域によりダイオードを構成するｐｎ接合を形成する工程と、
前記第２の拡散領域に第１の配線パターンを形成する工程と、
前記第３の拡散領域に第２の配線パターンを形成する工程と、
前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１３）
前記第３の拡散領域を形成する工程は、前記第２の拡散領域の上部に、平面視で前記第２の拡散領域の全面に重畳して第３の拡散領域を形成する工程と、前記第３の拡散領域に前記第３の拡散領域よりも深い素子分離領域を形成し、前記第３の拡散領域を前記第２の拡散領域に平面視にて含まれるように残す工程と、を含むことを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）
前記導電パターンを形成する工程は、ポリシリコン膜を前記素子分離領域に形成する工程と、これをパターニングする工程とを含み、前記導電パターンは前記素子分離領域上に形成されることを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）
前記導電パターンの形成工程の後、前記半導体基板上に前記素子分離領域および前記導電パターンを覆うように層間絶縁膜を形成する工程を含み、前記第１および第２の配線パターンは、前記層間絶縁膜上に形成されることを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）
さらに前記半導体基板上に第１の層間絶縁膜および第２の層間絶縁膜を順次形成する工程を含み、前記第１の配線パターンおよび前記導電パターンは前記第１の層間絶縁膜上に形成され、前記第２の導電パターンは前記第２の層間絶縁膜上に形成されることを特徴とする付記１２記載の半導体装置の製造方法。
２０，４０ 高耐圧ダイオード
２０Ａ，２０Ｂ，２０Ｃ 基板領域
２１ シリコン基板
２１Ａ 第１の拡散領域
２１Ｂ 第２の拡散領域
２１Ｃ 第３の拡散領域
２１ＡＣ，２１ＢＣ，２１ＣＣ 低抵抗コンタクト領域
２１ＡＳ，２１ＢＳ，２１ＣＳ，２１Ｓ シリサイド層
２１Ａ＋，２１Ｂ＋２１Ｃ＋，２１ＮＷＣ＋，２１ＮＷＣ＋＋，２１ＰＷＣ＋，２１ＰＷＣ＋＋ 低抵抗領域
２１ＣｈＣ チャネルカット領域
２１ＧＢ，２１ＧＣ ゲート電極
２１Ｇｏｘ ゲート酸化膜
２１Ｉ 素子分離領域
２１Ｏｘ，２１ＰＯｘ，２１ＰＯｘｘ 保護酸化膜
２１ＰＭＯＳ，２１ＮＭＯＳ 素子領域
２１ＰＷ ｐ型ウェル
２１ＮＷ ｎ型ウェル
２１ＰＷＣ，２１ＮＷＣ ウェルコンタクト
２１ａ，２１ｃ ソースエクステンション領域
２１ｂ，２１ｄ ドレインエクステンション領域
２１ｅ，２１ｇ ソース領域
２１ｆ，２１ｈ ドレイン領域
２２，２３，２４ 層間絶縁膜
２２Ｇ，２３Ｇ 導電パターン
２１ＳＷＡ，２２ＳＷＡ，２２ＳＷＢ，２２ＳＷＣ 側壁絶縁膜
２２ＶＡ，２２ＶＢ，２２ＶＣ，２２ＶＢＡ，２２ＶＢＢ，２２ＶＢＣ，２２ＶＣＡ，２２ＶＣＢ，２２ＶＣＣ，２２ＶＧＢ，２２ＶＧＣ，２４ＶＡ ビアプラグ
２３Ａ，２３Ｂ，２３Ｈ，２３ＧＢ，２３ＧＣ，２４Ａ 配線パターン
Ｒ１〜Ｒ５，Ｒ１１〜Ｒ１３ レジストパターン

Claims (8)

  1. 半導体基板と、
    前記半導体基板中に形成された第１の導電型の第１の拡散領域と、
    前記第１の拡散領域中に形成された、前記第１の導電型と逆導電型である第２の導電型の第２の拡散領域と、
    前記第２の拡散領域中に形成された、前記第１の導電型の第３の拡散領域と、
    前記半導体基板上に形成され、第１の電圧が供給されて前記第２の拡散領域に接続される第１の配線パターンと、
    前記半導体基板上に形成され、前記第１の電圧よりも高い第２電圧を供給される第２の配線パターンと、
    を含み、
    前記第２および第３の拡散領域はｐｎ接合によりダイオードを形成し、

    前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設けることを特徴とする半導体装置。
  2. さらに前記半導体基板上において前記第３の拡散領域を画成する素子分離領域を含み、前記導電パターンは、前記素子分離領域上に形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１および第２の配線パターンは、前記半導体基板上に形成された層間絶縁膜上に形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記導電パターンは、前記素子分離領域上に形成されたポリシリコンパターンよりなることを特徴とする請求項２または３記載の半導体装置。
  5. 前記第１配線パターンは、前記半導体基板上に形成された第１の層間絶縁膜上に形成されており、前記第２の配線パターンは、前記第１の層間絶縁膜上に前記第１および第３の配線パターンを覆って形成された第２の層間絶縁膜上に形成されており、前記導電パターンは前記第１の層間絶縁膜上に形成されていることを特徴とする請求項１記載の半導体装置。
  6. 前記第１の拡散領域に接続され、前記第１の層間絶縁膜の上であって前記第２の層間絶縁膜の下に設けられた第３の配線パターンを含むことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
  7. 前記第３の配線パターンは、前記第２の電圧よりも低い第３の電圧源に接続されることを特徴とする請求項６記載の半導体装置。
  8. 半導体基板上に第１導電型の第１の拡散領域を形成する工程と、
    前記第１の拡散領域に含まれるように第２の拡散領域を形成する工程と、
    前記第２の拡散領域に含まれるように前記第１導電型の第３の拡散領域を形成し、前記第２の拡散領域と前記第３の拡散領域によりダイオードを構成するｐｎ接合を形成する工程と、
    前記第２の拡散領域に第１の配線パターンを形成する工程と、
    前記第３の拡散領域に第２の配線パターンを形成する工程と、
    前記第２の拡散領域と前記第２の配線パターンとの間に、平面視で前記第２の配線パターンと交差し、前記第１の電圧が供給される導電パターンを設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
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