JP2686500B2 - 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 - Google Patents

能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造

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Description

【発明の詳細な説明】 本発明は、能動及び受動素子を絶縁ポケット内に含
み、接地電位と比較して、各素子とそれを含むポケット
との間での破壊電圧よりも高い電圧において動作する集
積構造に関する。
周知のように、それぞれの絶縁ポケットに素子を含む
型式の集積回路において、各素子に印加できる最大電圧
はその素子とそれを含むポケットとの間での破壊電圧よ
りも低くなければならない。
例えば、本願の出願人により出願されたイタリア共和
国特許出願第19593A/87号には、上述した特性を持つ構
造が記述され、そこでの集積構造は、各素子が基板によ
り取り囲まれたそれぞれの絶縁ポケット内に設けられ、
そのポケット自体がその下側にある基板及び他の素子と
比較して電気的に浮遊している構成を開示している。か
かる配列では、良好な負荷転送をその回路入力と出力と
の間に得ながら、各素子と次の素子との間での全体的結
合容量の減少を達成する。
本発明の目的は各素子とそれを含む絶縁ポケットとの
間での破壊電圧よりも高い電圧において動作できる集積
構造を提供することにある。
この発明によると、上述した目的は、半導体基板にお
ける不純物の拡散によって作られ、その各々が絶縁ポケ
ットの内側に位置される複数の回路素子からなる集積構
造において、前記絶縁ポケット（５）は、前記半導体基
板（1,2,63）と逆の導電型にドープされており、各絶縁
ポケット（５）には、その対応するポケット内に含まれ
た素子に印加される最小電圧と最大電圧との中間の電圧
に接続され、その絶縁ポケットと包囲している半導体基
板との間での破壊電圧を、その絶縁ポケットとそこに含
まれている素子との間での破壊電圧よりはるかに高くす
ることによって達成される。
この様に、基板と絶縁ポケットとの間での破壊電圧は
そのポケットとそこに含まれる素子との間での破壊電圧
よりもはるかに高いので、素子には、そのポケットと基
板との間での破壊電圧よりも高い電圧が、いかなる不都
合もなしに供給できることになる。つまり、ポケットの
素子に印加される接地に比較した最大電圧は、その素子
と絶縁ポケットとの間における破壊電圧に依存しないこ
とになる。
絶縁ポケットの決定に際しては、基板帯により分離さ
れる２つの隣接せる絶縁ポケットが高い破壊電圧BVceo
を持つトランジスタを構成するように、それらポケット
を適当に隔置する必要があり、かかる構成のトランジス
タにおいて、そのベースは基板により形成されるが、エ
ミッタ及びコレクタは絶縁ポケットにより形成される。
本発明による上述した目的、構成及び作用は、好まし
き実施例を示す添付図面を参照しての以下の詳細な記載
から一層明瞭に理解されよう。
さて第１図を参照するに、そこには本発明による集積
構造が示されている。
図面に明示されているように、その構造は、ドーピン
グしたn+基板１と、周知の技術によって形成されるエピ
タキシアル層２と、２つの重畳層３及び４とを含んでい
る。エピタキシアル層２は深い部分６においてｐ形にド
ーピングした２つの分離せる絶縁ポケット５を含み、そ
の表面部分７はp+ドーピング層として形成されている。
各絶縁ポケット５は埋め込まれたn+層８と、中間のn-層
と、表面領域10とを含んでいる。表面領域10には、n+ド
ーピングの第１の表面ゾーン11が設けられている。n+ド
ーピングの第２のゾーン12は中間の領域９内に与えられ
ている。ソーン10,11及び12は、ポケット５の内側で、
それぞれのnpnトランジスタ20及び21を形成する。エピ
タキシアル層３の表面は酸化物層13で覆われている。
表面接点14,15,16及び17は、絶縁ポケット５の表面部
分７、ゾーン12上におけるコレクタ領域、ゾーン10上に
おけるベース領域、ゾーン11上におけるエミッタ領域に
対応した位置にそれぞれ置かれている。
トランジスタ20において、中間層９と絶縁ポケット５
とで等価的にダイオードD1が形成される一方、絶縁ポケ
ット５と基板1,2とで等価的に第２のダイオードD2が形
成される。
同様にして、トランジスタ21において、絶縁ポケット
５と基板1,2とで第３のダイオードD3が構成される。
それらトランジスタを動作させるには、ダイオードD2
の破壊電圧をダイオードD1の破壊電圧よりも高くする必
要がある。更に、エピタキシアル層２は、ポケット５と
層２との間におけるダイオードD2及びD3の直接的接触を
避けるために絶縁ポケット５に関して正の電圧に接続さ
れなければならない。
第２図を参照するに、コレクタ15の接点には電圧V1が
供給され、エミッタ接点17には電圧V2が供給され、そこ
で、電圧V1はV2よりも大きい。絶縁ポケット５の接点14
は２つのバッテリVA及びVBによって供給される電圧V1と
V2との間の電圧V3に接続され、V1−V2が可変であればV3
は可変電圧である。基板1,2とコレクタ12の間に印加し
得る電圧V1の限度は１点鎖線において示されているダイ
オードＤの破壊電圧によって決まり、そこでのダイオー
ドは、V3＝V1としたときでの絶縁ポケット５及びエピタ
キシアル層２の作用を概略的に表わしている。第１図に
示されているトランジスタ20及び21は第２図及び第３図
に示されている形式においても達成でき、そこでは、別
な接点18がベースゾーン10に設けられて、メタライズ層
19によりエミッタ接点17に接続されている。
本発明はまた、例えば、第４図に示されているような
セミブリッジの高い部分のパイロット回路に対しても適
用できる。このセミブリッジは２つの入力端子40,45
と、出力端子41と、セミブリッジを決定するトランジス
タ42及び43と、入力トランジスタ44と、電圧シフトでも
ってそのセミブリッジの高い部分を水先案内するトラン
ジスタT1及びT2とを含んでいる。トランジスタT1及びT2
は抵抗R1,R2及びR3でもって組み合わされる。
第５図において、トランジスタT1及びT2は寄生素子と
一緒に例示されている。
図から見られるように、トランジスタT1及びT2はnpn
形にドープされている表面ゾーン51,52及び53からな
り、そこで、表面でのコレクタゾーン53は埋込みn+層８
まで中間のn-層９内に埋められている。
中間層９は常にポケット５内に含まれ、それはまた、
基板１上に配列されているエピタキシアル層２に埋めら
れている。
図には数多くの寄生素子が見られる。ポケット５と２
つのトランジスタT1及びT2の中間層９とは、丁度ポケッ
ト５とエピキタシアル層２とがダイオードD4及びD3を構
成するように、ダイオードD1及びD2をそれぞれ構成す
る。この状態において、ダイオードD3及びD4の破壊電圧
は、勿論、ダイオードD1及びD2の破壊電圧よりも高くな
ければならない。
トランジスタT5は層２から分離されている２つのトラ
ンジスタT1及びT2のポケット５で作られたpnpトランジ
スタを図式化し、そこにおいて、層２はベースを構成
し、そしてポケット５はエミッタ及びコレクタを構成し
ている。
トランジスタT3及びT6は、エミッタとして作用するド
ープされたゾーン53と、ベースとして作用するポケット
５と、コレタクとして作用する層２とで作られたnpnト
ランジスタを図式化している。
トランジスタT4及びT7は、エミッタとして作用するド
ープされたゾーン52と、ベースとして作用するゾーン53
と、コレタクとして作用するポケット５とで作られたpn
pトランジスタを図式化している。
そこにおいて、ポケット５は、寄生トランジスタT2が
２つのポケット５間に印加される最大電位差において破
壊電圧に達しないように、適当に隔置されなければなら
ない。
第６図には、等価回路図が示されている。
この図から見られるように、トランジスタT4及びT1は
SCRを形成しており、もしもD4に電流損が生じれば、点
孤する場合がある。トランジスタT7及びT2もまたSCRを
形成し、もしもD3に電流損が生じれば、点孤する場合が
ある。寄生のSCRの点孤を防止する１つの方法は、第５
図及び第６図での１点鎖線により示されているようにト
ランジスタT4及びT7のベースとエミッタとを短絡するこ
とで、これはポケット５をそこに含まれているそれぞれ
の中間層９に接続するのと等価である。トランジスタT1
は、接地と比較してそのポケット５と中間層との間にお
ける破壊電圧よりも高い電圧をコレクタ上に持つことが
でき、その適用可能な電圧は層２と絶縁ポケット５と間
での破壊電圧によってのみ制限される。
もしもトランジスタのエミッタ51が、第７図及び第８
図において示されているように、適当な金属性接点55を
用いてそれぞれの絶縁ポケット５に接続されるならば、
同様の効果が得られる。この場合、寄生の素子T13−T17
は第５図の寄生素子T3−T7に対して逆極性になる。ポケ
ット５はn-エピタキシアル層25内に含まれ、そしてｎの
中間層26と埋込み層８とを含んでいる。また、層25は層
27及び28で形成されている。
第９図及び第10図には本発明の別な応用例が示されて
いる。
この場合、ｐ層及びn+層が得られるようにトーピング
された表面ゾーン60及び61からなる抵抗Ｒは中間のn-層
62に含まれる。埋込みのn+層８は前記中間層62と基板１
上にあるエピタキシアル層63に含まれている絶縁ポケッ
ト５との間に置かれる。
抵抗Ｒの端部には接点64及び65が置かれ、別な接点66
がポケット５の２つの表面部分７の１つの上に置かれ
る。接点66は、ポケット５をその抵抗の端部の１つに又
はその上部での中間点に接続するために使用されてい
る。ポケット５とエピタキシアル層63とはダイオードD
10を構成している。更にそこには寄生のトランジスタT
21及びT22があり、トランジスタT21はゾーン61からなる
エミッタと、ポケット５のベースと、エピタキシアル層
63のコレクタとを持つnpnトランジスタであり、そして
トランジスタT22は、そのベースが中間層62からなり、
コレクタとエミッタとがポケット５とゾーン60とからそ
れぞれなっているpnpトランジスタである。その抵抗に
印加できる最大電圧V1はダイオードD10の破壊電圧によ
って制限される。
抵抗には、等価なダイオード、すなわち、中間層62/
絶縁ポケット５及び中間層62/抵抗Ｒそれぞれの破壊電
圧よりも高い電圧Ｖを印加することが望ましく、そして
等価なダイオード絶縁ポケット5/エピタキシアル層63の
破壊電圧は印加される予定の前記電圧Ｖよりも高く、単
一の抵抗は直列に接続された幾つかの抵抗、すなわち、
第11図及び第12図に示されているように３つの抵抗R11,
R12及びR13へと分割（関連せる接続部材70及び71によ
り）することができるので、各抵抗には、中間層／抵抗
及び絶縁ポケット／中間層ダイオードの破壊電圧よりも
低い電圧が分配されることになる。図からも見られるよ
うに、各ポケット５はそのポケットに含まれている抵抗
の１端64に接続された接点66を持っている。代替とし
て、接点66はその抵抗の端部65か又はその中間点のいず
れにでも接続できる。
各々がポケット５とそこに含まれている中間層62とで
作られているダイオードD11,D12及びD13は、各々がエピ
タキシアル層63とポケット５とで作られているダイオー
ドD14,D15及びD16の破壊電圧よりも破壊電圧が低い。
この様に、各素子において、その供給電圧は絶縁ポケ
ット５と中間層62とから作られたダイオードの破壊電圧
に無関係である。
【図面の簡単な説明】
第１図は本発明による集積回路の断面図である。第２図
は第１図に示されている集積構造の素子の１つの具体的
実施例を示す図である。第３図は第２図に示されている
素子の平面図である（特に、表面での酸化物層が明瞭化
のために省略されている）。第４図は周知のセミブリッ
ジの頂部を水先案内するための回路図である。第５図は
第４図に示されている回路の１部に対する本発明の応用
例を示す図である。第６図は第５図の構造の等価回路で
ある。第７図は本発明の別な応用例を示す図である。第
８図は第７図に示されている構造の等価回路を示す図で
ある。第９図及び第10図は本発明の更に別な応用例とそ
れに関連した等価回路とをそれぞれ示す図である。第11
図及び第12図は本発明の更に別な応用例とそれに関連し
た等価回路とをそれぞれ示す図である。 １……半導体基板、２……エピタキシアル層、3,4……
重畳層、５……絶縁ポケット、25,63……エピタキシア
ル層、R,R1,R2,R3……抵抗、T1,T2……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ パパーロ イタリア共和国、95037 サン ジオバ ンニ ラプンタ（カターニア）、ビア グラッシ、１ (72)発明者 ロベルト ペッリカーノ イタリア共和国、89100 レッジォ カ ラブリア、ビア ジゥリア、27 (56)参考文献 特開 昭61−117860（ＪＰ，Ａ) 特開 昭59−191348（ＪＰ，Ａ) 特開 昭60−79736（ＪＰ，Ａ) 特開 昭61−234075（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板（1,2,63）における不純物の拡
    散によって作られ、その各々がそれぞれの絶縁ポケット
    （５）の内側に置かれている回路素子（T1−T2,R）から
    なる集積構造において、前記絶縁ポケット（５）は、前
    記半導体基板（1,2,63）と逆の導電型にドープされてお
    り、各絶縁ポケット（５）には、対応するポケット内に
    含まれる素子に印加される最小電圧（V2）と最大電圧
    （V1）と の中間の電圧が供給され、前記絶縁ポケット（５）と包
    囲している半導体基板（1,2,63）との間の破壊電圧は、
    該絶縁ポケット（５）とそこに含まれている素子（T1−
    T2,R）との間での破壊電圧よりはるかに高いことを特徴
    とする集積構造。
  2. 【請求項２】前記絶縁ポケット（５）が抵抗（Ｒ）の中
    間点に接続されることを特徴とする請求項１記載の集積
    構造。
  3. 【請求項３】各々に前記絶縁ポケット（５）が与えられ
    た少なくとも２つの回路素子を備え、該絶縁ポケット
    （５）は、それら２つのポケット（５）間に印加される
    前以て設定された最大電位差に対して破壊電圧に至らな
    いように隔置されていることを特徴とする請求項１記載
    の集積構造。
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