JP3308528B2 - モノリシック集積半導体 - Google Patents
モノリシック集積半導体Info
- Publication number
- JP3308528B2 JP3308528B2 JP50907591A JP50907591A JP3308528B2 JP 3308528 B2 JP3308528 B2 JP 3308528B2 JP 50907591 A JP50907591 A JP 50907591A JP 50907591 A JP50907591 A JP 50907591A JP 3308528 B2 JP3308528 B2 JP 3308528B2
- Authority
- JP
- Japan
- Prior art keywords
- zone
- substrate
- cover electrode
- integrated semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 28
- 230000015556 catabolic process Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 従来の技術 本発明は、請求の範囲第１項の上位概念によるモノリ
シック集積半導体に関する。
シック集積半導体に関する。
公知のモノリシック集積半導体（DE−OS3227436）で
は、サブストレートが第１の主表面下に弱くドーピング
した領域（サブストレート領域n-）と、第２の主表面下
に（少なくとも製造された装置では）同じ伝導形式の高
くドーピングした領域（サブストレート領域n+）を有し
ている。第１の主表面から第１のゾーン（ｐ）と第２の
ゾーン（n+）が拡散注入される。第１のゾーンはサブス
トレートと共にpn接合部を形成し、第２のゾーンはサブ
ストレートと同じ伝導形式であるが第１のゾーンとは接
触していない。
は、サブストレートが第１の主表面下に弱くドーピング
した領域（サブストレート領域n-）と、第２の主表面下
に（少なくとも製造された装置では）同じ伝導形式の高
くドーピングした領域（サブストレート領域n+）を有し
ている。第１の主表面から第１のゾーン（ｐ）と第２の
ゾーン（n+）が拡散注入される。第１のゾーンはサブス
トレートと共にpn接合部を形成し、第２のゾーンはサブ
ストレートと同じ伝導形式であるが第１のゾーンとは接
触していない。
サブストレートの第１の主表面は接触窓を除いて、絶
縁されたパッシブ層により覆われている。この層の上に
金属カバー電極がある。金属カバー電極は第１の主表面
に隣接するサブストレート領域（サブストレート領域
n-）、第１のゾーン（ｐ）の縁部領域および第２のゾー
ン（n+）の縁部領域を覆っている。
縁されたパッシブ層により覆われている。この層の上に
金属カバー電極がある。金属カバー電極は第１の主表面
に隣接するサブストレート領域（サブストレート領域
n-）、第１のゾーン（ｐ）の縁部領域および第２のゾー
ン（n+）の縁部領域を覆っている。
空間電荷領域上にある金属カバー電極によりここで
は、プレーナ型トランジスタ構成の（場合により降伏電
圧の影響と結び付いた）環境影響に対する保護が得られ
る。そのためにカバー電極は、ベースとコレクタの間
の、分圧器により定められる電位にある。降伏電圧は実
質的にこの電位とカバー電極下の酸化物の厚さにより定
められる。
は、プレーナ型トランジスタ構成の（場合により降伏電
圧の影響と結び付いた）環境影響に対する保護が得られ
る。そのためにカバー電極は、ベースとコレクタの間
の、分圧器により定められる電位にある。降伏電圧は実
質的にこの電位とカバー電極下の酸化物の厚さにより定
められる。
分圧器の使用は比較的コストのかかる手段であり、分
圧器を半導体構成に集積することは相応のシリコン面積
を必要とする。その他に、酸化物の厚さは同じままで降
伏電圧の高くなることが所望される。
圧器を半導体構成に集積することは相応のシリコン面積
を必要とする。その他に、酸化物の厚さは同じままで降
伏電圧の高くなることが所望される。
発明の利点 カバー電極の下に達するゾーン（（第１のゾーンｐな
いし第２のゾーンn+）より弱くドーピングした１つまた
は２つの付加的ゾーン（ゾーンπないしゾーンν）を拡
散注入することにより、酸化物の厚さは同じままで、公
知の半導体構成よりも高い降伏電圧を得ることができ
る。これにより所定の場合には、カバー電極を接続する
ための分圧器を省略して、所望の阻止能力をカバー電極
とベース／アノードないしコレクタ／カソードとの接続
により達成することができる。
いし第２のゾーンn+）より弱くドーピングした１つまた
は２つの付加的ゾーン（ゾーンπないしゾーンν）を拡
散注入することにより、酸化物の厚さは同じままで、公
知の半導体構成よりも高い降伏電圧を得ることができ
る。これにより所定の場合には、カバー電極を接続する
ための分圧器を省略して、所望の阻止能力をカバー電極
とベース／アノードないしコレクタ／カソードとの接続
により達成することができる。
図面 本発明を図面に基づき詳細に説明する。
図１は、従来技術による分圧器を備えたモノリシック
集積半導体構成を示す。
集積半導体構成を示す。
図２は、n+ゾーンに配置された付加的ゾーン（ゾーン
ν）の備えた本発明によるモノリシック半導体構成を示
す。
ν）の備えた本発明によるモノリシック半導体構成を示
す。
図３は、ｐゾーンに配属された付加的ゾーン（ゾーン
π）を備えた本発明によるモノリシック半導体構成を示
す。
π）を備えた本発明によるモノリシック半導体構成を示
す。
図４は、図２と図３の２つの付加的ゾーン（ゾーンν
とゾーンπ）を含む半導体構成を示す。
とゾーンπ）を含む半導体構成を示す。
図５は、図２に従い配線された半導体構成を示す。
図６は、図３に従い配線された半導体構成を示す。
図７は、従来の技術と比較して、図２の付加的ゾーン
（ゾーンν）を使用した場合の降伏電圧の上昇を示す線
図である。
（ゾーンν）を使用した場合の降伏電圧の上昇を示す線
図である。
図８は、従来の技術と比較して、図３の付加的ゾーン
（ゾーンπ）を使用した場合の降伏電圧の上昇を示す線
図である。
（ゾーンπ）を使用した場合の降伏電圧の上昇を示す線
図である。
一般的に本発明はプレーナ技術でのトランジスタに適
用されるべきであることがわかる。その際エミッタは重
要ではないから、図１から図６にはnpnトランジスタの
ベース−コレクタ−ダイオードのみが図示されている。
その際ベースにはＡ（アノード）が、コレクタにはＫ
（カソード）が付されている。
用されるべきであることがわかる。その際エミッタは重
要ではないから、図１から図６にはnpnトランジスタの
ベース−コレクタ−ダイオードのみが図示されている。
その際ベースにはＡ（アノード）が、コレクタにはＫ
（カソード）が付されている。
本発明はpnpトランジスタにも適している。その場合
はｐドーピング部とｎドーピング部をそれぞれ反対に交
換する。
はｐドーピング部とｎドーピング部をそれぞれ反対に交
換する。
図１にはモノリシイック集積半導体構成１が示されて
いる。この半導体構成の製造のための出発材料はシリコ
ンサブストレート２である。シリコンサブストレートの
前面（第１図の主表面３）は弱くドーピングされており
（サブストレート領域n-）、裏面（第２の主表面４）は
高くドーピングされている（サブストレート領域n+）。
いる。この半導体構成の製造のための出発材料はシリコ
ンサブストレート２である。シリコンサブストレートの
前面（第１図の主表面３）は弱くドーピングされており
（サブストレート領域n-）、裏面（第２の主表面４）は
高くドーピングされている（サブストレート領域n+）。
前面３には公知のようにホト技術、ドーピングおよび
拡散を用いて、第１のゾーン（ｐ）と第２のゾーン
（n+）が作製される。第１のゾーンはサブストレート２
と共にpn接合部を形成し、第２のゾーンはサブストレー
トと同じ伝導形式である。第１のゾーン（ｐ）と第２の
ゾーン（n+）は相互に接触しない。第２のゾーン（n+）
はエミッタと共に同時に拡散注入することができる。
拡散を用いて、第１のゾーン（ｐ）と第２のゾーン
（n+）が作製される。第１のゾーンはサブストレート２
と共にpn接合部を形成し、第２のゾーンはサブストレー
トと同じ伝導形式である。第１のゾーン（ｐ）と第２の
ゾーン（n+）は相互に接触しない。第２のゾーン（n+）
はエミッタと共に同時に拡散注入することができる。
前面３は接触窓を除いて絶縁パッシブ層５により覆わ
れている。この層の上には金属カバー電極Ｄが配置され
ている。カバー電極Ｄは前面３に隣接するサブストレー
ト領域（サブストレート領域n-）、第１のゾーン（ｐ）
の縁部領域および第２のゾーン（n+）の縁部領域を覆
う。
れている。この層の上には金属カバー電極Ｄが配置され
ている。カバー電極Ｄは前面３に隣接するサブストレー
ト領域（サブストレート領域n-）、第１のゾーン（ｐ）
の縁部領域および第２のゾーン（n+）の縁部領域を覆
う。
前面３には第１のゾーン（ｐ）と接続されてアノード
Ａに対する端子が配置されている。裏面４にはサブスト
レート領域（n+）と接続されてカソードＫ（コレクタ）
に対する端子が配置されている。第２のゾーン（n+）
は、アノードＡとカソードＫの間に阻止電圧が印加され
る際に、カバー電極下の領域への空間電荷を限定する。
Ａに対する端子が配置されている。裏面４にはサブスト
レート領域（n+）と接続されてカソードＫ（コレクタ）
に対する端子が配置されている。第２のゾーン（n+）
は、アノードＡとカソードＫの間に阻止電圧が印加され
る際に、カバー電極下の領域への空間電荷を限定する。
図１の従来技術によれば、カバー電極Ｄは、抵抗R1と
R2により形成される分圧器によりアノードＡとカソード
Ｋの間に接続することができる。アノードＡとカソード
Ｋの間でR1ないしR2＝０である場合に達成可能な降伏電
圧はU1ないしU2である。その際U1は、カバー電極Ｄ、そ
の下の酸化物５およびシリコン２により形成されるMOS
構造体の濃厚降伏電圧、U2は希薄降伏電圧である。R1:R
2＝U2:U1であれば、最大達成可能降伏電圧はU1＋U2であ
る。公知技術から分圧器R1/R2を次のようにモノリシッ
ク集積化できることが知られている。すなわち、抵抗R1
をカソードＫの代わりに、実質的に同じ電位にある前面
３上の第２のゾーン（n+）と接続するのである。さらに
アノードＡとＫの間でどのように阻止電圧を補償し得る
かが公知である。これは、例えば必要に応じて短絡され
る抵抗に直列のゼナーダイオードにより行う。
R2により形成される分圧器によりアノードＡとカソード
Ｋの間に接続することができる。アノードＡとカソード
Ｋの間でR1ないしR2＝０である場合に達成可能な降伏電
圧はU1ないしU2である。その際U1は、カバー電極Ｄ、そ
の下の酸化物５およびシリコン２により形成されるMOS
構造体の濃厚降伏電圧、U2は希薄降伏電圧である。R1:R
2＝U2:U1であれば、最大達成可能降伏電圧はU1＋U2であ
る。公知技術から分圧器R1/R2を次のようにモノリシッ
ク集積化できることが知られている。すなわち、抵抗R1
をカソードＫの代わりに、実質的に同じ電位にある前面
３上の第２のゾーン（n+）と接続するのである。さらに
アノードＡとＫの間でどのように阻止電圧を補償し得る
かが公知である。これは、例えば必要に応じて短絡され
る抵抗に直列のゼナーダイオードにより行う。
図２による本発明の半導体構成ではカバー電極Ｄが、
第２のゾーン（n+）に隣接する付加的ゾーン（ゾーン
ν）を覆う。この付加的ゾーンの表面濃度は第２のゾー
ン（n+）よりも低い。
第２のゾーン（n+）に隣接する付加的ゾーン（ゾーン
ν）を覆う。この付加的ゾーンの表面濃度は第２のゾー
ン（n+）よりも低い。
図３による本発明の半導体構成ではカバー電極Ｄが、
第１のゾーン（ｐ）に隣接する付加的ゾーン（ゾーン
π）を覆う。この付加的ゾーンの表面濃度は第１のゾー
ン（ｐ）よりも低い。
第１のゾーン（ｐ）に隣接する付加的ゾーン（ゾーン
π）を覆う。この付加的ゾーンの表面濃度は第１のゾー
ン（ｐ）よりも低い。
図４では２つの付加的ゾーン（ゾーンνとゾーンπ）
が備えられている。
が備えられている。
２つの付加的ゾーンνとπは公知のように、ホト技
術、ドーピングおよび拡散により作製される。
術、ドーピングおよび拡散により作製される。
図５には図２に相応した、付加的ゾーンνを有する構
成が示されている。この構成ではカバー電極Ｄとアノー
ドＡが接続されており、カバー電極Ｄは第１のゾーン
（ｐ）と同じ電位にある。
成が示されている。この構成ではカバー電極Ｄとアノー
ドＡが接続されており、カバー電極Ｄは第１のゾーン
（ｐ）と同じ電位にある。
図７の線図から付加的ゾーンνの有用性がわかる。こ
こには付加的ゾーンνがない場合（下側の曲線部分）と
ある場合（上側の曲線部分）についての希薄降伏電圧が
プロットされている。上に向かって降伏電圧が、右に向
かってカバー電極Ｄの下の酸化層の厚さがプロットされ
ている。酸化層の厚さに応じて付加的ゾーンνを使用し
た場合、部分的に降伏電圧に対して明らかに高い値が達
成されていることがわかる。
こには付加的ゾーンνがない場合（下側の曲線部分）と
ある場合（上側の曲線部分）についての希薄降伏電圧が
プロットされている。上に向かって降伏電圧が、右に向
かってカバー電極Ｄの下の酸化層の厚さがプロットされ
ている。酸化層の厚さに応じて付加的ゾーンνを使用し
た場合、部分的に降伏電圧に対して明らかに高い値が達
成されていることがわかる。
図６には図３に相応した、付加的ゾーンπを有する構
成が示されている。ここではカバー電極ＤはカソードＫ
と接続されており、カバー電極ＤとカソードＫは同じ電
位にある。第２のゾーン（n+）との接続も可能である。
成が示されている。ここではカバー電極ＤはカソードＫ
と接続されており、カバー電極ＤとカソードＫは同じ電
位にある。第２のゾーン（n+）との接続も可能である。
図８には図７と同様に、付加的ゾーンπがある場合と
ない場合の濃厚降伏電圧がプロットされている。ここで
もカバー電極Ｄ下の酸化層の厚さに応じて、付加的ゾー
ンπを設ければ降伏電圧に対して明らかに高い値が達成
されることが明らかである。
ない場合の濃厚降伏電圧がプロットされている。ここで
もカバー電極Ｄ下の酸化層の厚さに応じて、付加的ゾー
ンπを設ければ降伏電圧に対して明らかに高い値が達成
されることが明らかである。
したがって図５と図６に相応した構成により所定の場
合において、アノードとカソードとの間の所望の阻止能
力が、シリコン面を必要とする分圧器の集積なしでも達
成される。
合において、アノードとカソードとの間の所望の阻止能
力が、シリコン面を必要とする分圧器の集積なしでも達
成される。
図４に相応する構成は、分圧器R1/R2と関連してさら
に高い阻止能力が所望される場合に有利である。
に高い阻止能力が所望される場合に有利である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特表 昭59−500073（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/68 H01L 29/06 H01L 29/78 654 H01L 29/861
Claims (7)
- 【請求項１】モノリシック集積半導体であって、 第１の主表面（３）下に弱くドーピングされた領域（サ
ブストレート領域n-）と、第２の主表面（４）下に同じ
伝導形式の高くドーピングされた領域（サブストレート
領域n+）とを有するサブストレート（２）に、第１の主
表面（３）から第１のゾーン（ｐ）と、第２のゾーン
（n+）とが拡散注入されており、 前記第１のゾーン（ｐ）はサブストレート（２）と共に
pn接合部を形成しており、 前記第２のゾーン（n+）は、サブストレート（２）と同
じ伝導形式を有しており、かつ第１のゾーン（ｐ）とは
接しておらず、 接触窓を除いてサブストレート（２）の第１の主表面
（３）を覆う絶縁パッシブ層（５）と、当該層（５）上
に配置されたカバー電極（Ｄ）とが設けられており、 該カバー電極（Ｄ）は、前記の第１の主表面（３）に隣
接する領域（サブストレート領域n-）、第１のゾーン
（ｐ）の縁部領域および第２のゾーン（n+）の縁部領域
を覆っているモノリシック集積半導体において、 第１の主表面（３）から、第２のゾーン（n+）に所属す
る、第１のゾーン（ｐ）に接触しない付加的ゾーン
（ν）が拡散注入されており、 当該付加的ゾーン（ν）は、第２のゾーン（n+）と同じ
伝導形式であるが、該第２のゾーンと比較して少なくド
ーピングされており、第２のゾーン（n+）の下方に配置
されており、かつその縁部領域をカバー電極（Ｄ）の領
域に有し、これによりカバー電極（Ｄ）の下方で第２の
ゾーン（n+）がサブストレート（２）（n-）に直接隣接
するのを阻止するように構成されていることを特徴とす
る モノリシック集積半導体。 - 【請求項２】第１の主表面（３）から、第１のゾーン
（ｐ）に設けられた付加的なゾーン（π）が拡散注入さ
れており、 当該付加的ゾーン（π）は、第２のゾーン（n+）に所属
する付加的なゾーン（ν）に接触しておらず、第１のゾ
ーン（ｐ）と同じ伝導形式であるが、該第１のゾーンと
比較して少なくドーピングされており、第１のゾーン
（ｐ）の下方に配置されており、かつその縁部領域をカ
バー電極（Ｄ）の領域に有し、これによりカバー電極
（Ｄ）の下方で第１のゾーン（ｐ）がサブストレート
（２）（n-）に直接隣接するのを阻止するように構成さ
れている 請求の範囲第１項記載のモノリシック集積半導体。 - 【請求項３】カバー電極（Ｄ）の電位は、第２のゾーン
（n+）またはサブストレート（２）の第２の主表面
（４）の電位である 請求の範囲第１項または第２項記載のモノリシック集積
半導体。 - 【請求項４】カバー電極（Ｄ）は、第１のゾーン（ｐ）
と同じ電位であるか、または大きくても１または数ダイ
オード動作電圧だけそれとは異なる 請求の範囲第１項または第２項記載のモノリシック集積
半導体。 - 【請求項５】カバー電極（Ｄ）の電位は、分圧器（R1/R
2）により、第１のゾーン（ｐ）と第２のゾーン（n+）
またはサブストレート（２）の第２の主表面（４）との
間の電位とされる 請求の範囲第１項または第２項記載のモノリシック集積
半導体。 - 【請求項６】分圧器（R1/R2）はオーミックかつモノリ
シックに集積化されている 請求の範囲第５項記載のモノリシック集積半導体。 - 【請求項７】分圧器（R1/R2）は、例えばゼナーダイオ
ードを分圧器（R1/R2）の部分抵抗の少なくとも１つに
直列に短絡接触するかまたは部分抵抗に並列に短絡接続
することにより調整可能である 請求の範囲第６項記載のモノリシック集積半導体。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4020519A DE4020519A1 (de) | 1990-06-28 | 1990-06-28 | Monolithisch integrierte halbleiteranordnung |
| DE4020519.3 | 1990-06-28 | ||
| PCT/DE1991/000445 WO1992000606A1 (de) | 1990-06-28 | 1991-05-27 | Monolithisch integrierte halbleiteranordnung mit einer deckelektrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05508261A JPH05508261A (ja) | 1993-11-18 |
| JP3308528B2 true JP3308528B2 (ja) | 2002-07-29 |
Family
ID=6409209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50907591A Expired - Lifetime JP3308528B2 (ja) | 1990-06-28 | 1991-05-27 | モノリシック集積半導体 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0536152B1 (ja) |
| JP (1) | JP3308528B2 (ja) |
| DE (2) | DE4020519A1 (ja) |
| WO (1) | WO1992000606A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003900261A0 (en) | 2003-01-22 | 2003-02-06 | Uscom Pty Ltd | Method and system for the determination of blood characteristics |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2241600A1 (de) * | 1971-08-26 | 1973-03-01 | Dionics Inc | Hochspannungs-p-n-uebergang und seine anwendung in halbleiterschaltelementen, sowie verfahren zu seiner herstellung |
| DE3142616A1 (de) * | 1981-10-28 | 1983-05-05 | Robert Bosch Gmbh, 7000 Stuttgart | "planare transistorstruktur" |
| DE3227536A1 (de) * | 1982-01-20 | 1983-07-28 | Robert Bosch Gmbh, 7000 Stuttgart | Darlington-transistorschaltung |
-
1990
- 1990-06-28 DE DE4020519A patent/DE4020519A1/de not_active Withdrawn
-
1991
- 1991-05-27 EP EP91909456A patent/EP0536152B1/de not_active Expired - Lifetime
- 1991-05-27 WO PCT/DE1991/000445 patent/WO1992000606A1/de active IP Right Grant
- 1991-05-27 JP JP50907591A patent/JP3308528B2/ja not_active Expired - Lifetime
- 1991-05-27 DE DE59104508T patent/DE59104508D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0536152A1 (de) | 1993-04-14 |
| DE59104508D1 (de) | 1995-03-16 |
| EP0536152B1 (de) | 1995-02-01 |
| WO1992000606A1 (de) | 1992-01-09 |
| DE4020519A1 (de) | 1992-01-02 |
| JPH05508261A (ja) | 1993-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5183769A (en) | Vertical current flow semiconductor device utilizing wafer bonding | |
| JPS6358380B2 (ja) | ||
| JP3146579B2 (ja) | プログラマブル過電圧保護回路 | |
| JPH06310726A (ja) | トランジスタ用保護ダイオード | |
| EP0632502B1 (en) | Bipolar power transistor with high collector breakdown voltage and related manufacturing process | |
| JP2686500B2 (ja) | 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 | |
| JP3308528B2 (ja) | モノリシック集積半導体 | |
| US4443808A (en) | Semiconductor device | |
| JPS622461B2 (ja) | ||
| JP4018163B2 (ja) | トランジスタの降伏電圧制御用半導体回路装置 | |
| US5316964A (en) | Method of forming integrated circuits with diffused resistors in isolation regions | |
| JPH0581066B2 (ja) | ||
| US5479046A (en) | Monolithically integrated semiconductor arrangement with a cover electrode | |
| US4197147A (en) | Method of manufacturing an integrated circuit including an analog circuit and an I2 L circuit utilizing staged diffusion techniques | |
| JP3236290B2 (ja) | 半導体集積回路 | |
| JPS6239547B2 (ja) | ||
| US5306944A (en) | Semiconductor structure within DI islands having bottom projection for controlling device characteristics | |
| US6462383B1 (en) | Semiconductor device with embedded protection element | |
| JPH055373B2 (ja) | ||
| JPH11509369A (ja) | モノリシック集積プレーナ半導体装置 | |
| JP2712810B2 (ja) | 高耐圧半導体装置およびその製造方法 | |
| JP2627369B2 (ja) | 半導体集積回路 | |
| JP2521745Y2 (ja) | フォトサイリスタ | |
| JP2676958B2 (ja) | 縦型電界効果トランジスタ | |
| JPH079385Y2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110517 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120517 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120517 Year of fee payment: 10 |