JPH05508261A - モノリシック集積半導体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 モノリシック集積半導体 従来の技術 本発明は、請求の範囲第１項の上位概念によるモノリシック集積半導体に関する 。

公知のモノリシック集積半導体（ＤＥ−Ｏ３３２２７４３６）では、サブストレ ートが第１の主表面下に弱くドーピングした領域（サブストレート領域ｎ−）と 、第２の主表面下に（少なくとも製造された装置では）同じ伝導形式の高（ドー ピングした領域（サブストレート領域ｎ＋）を有している。第１の主表面から第 １のゾーン（ｐ）と第２のゾーン（ｎｏ）が拡散注入される。第１のゾーンはサ ブストレートと共にｐｎ接合部を形成し、第２のゾーンはサブストレートと同じ 伝導形式であるが第１のゾーンとは接触していない。

サブストレートの第１の主表面は接触窓を除いて、絶縁されたパッシブ層により 覆われている。この層の上には金属カバー電極がある。金属カバー電極は第１の 主表面に隣接するサブストレート領域（サブストレート領域ｎ−）、第１のゾー ン（ｐ）の縁部領域および第２のゾーン（ｎ　４″）の縁部領域を覆っている。

空間電荷領域上にある金属カバー電極によりここでは、ブレーナ型トランジスタ 構成のく場合により降伏電圧の影響と結び付いた）環境影響に対する保護が得ら れる。そのためにカバー電極は、ペースとコレクタの間の、分圧器により定めら れる電位にある。降伏電圧は実質的にこの電位とカバー電極下の酸化物の厚さに より定められる。

分圧器の使用は比較的コストのかかる手段であり、分圧器を半導体構成に集積す ることは相応のシリコン面積を必要とする。その他に、酸化物の厚さは同じまま で降伏電圧の高くなることが所望される。

発明の利点 カバー電極の下に達するゾーン（（第１のゾーンｐないし第２のゾーンｎ″）よ り弱（ドーピングした１つまたは２つの付加的ゾーン（ゾーンπないしゾーンν ）を拡散注入することにより、酸化物の厚さは同じままで、公知の半導体構成よ りも高い降伏電圧を得ることができる。これにより所定の場合には、カバー電極 を接続するための分圧器を省略して、所望の阻止能力をカバー電極とペース／ア ノードないしコレクタ／カソードとの接続により達成することができる。

図面 本発明を図面に基づき詳細に説明する。

図１は、従来技術による分圧器を備えたモノリシック集積半導体構成を示す。

図２は、ｎ＋ゾーンに配属された付加的ゾーン（ゾーンν）を備えた本発明によ るモノリシック半導体構成を示す。

図３は、ｐゾーンに配属された付加的ゾーン（ゾーンπ）を備えた本発明による モノリシック半導体構成を示す。

図４は、図２と図３の２つの付加的ゾーン（ゾーンνとゾーンπ）を含む半導体 構成を示す。

図５は、図２に従い配線された半導体構成を示す。

図６は、図３に従い配線された半導体構成を示す。

図７は、従来の技術と比較して、図２の付加的ゾーン（ゾーンν）を使用した場 合の降伏電圧の上昇を示す線図である。

図８は、従来の技術と比較して、図３の付加的ゾーン（ゾーンπ）を使用した場 合の降伏電圧の上昇を示す線図である。

一般的に本発明はブレーナ技術でのトランジスタに適用されるべきであることが わかる。その際エミッタは重要ではないから、図１から図６にはｎｐｎトランジ スタのペース−コレクターダイオードのみが図示されている。その際ペースには Ａ（カソード）が、コレクタにはＫ（カソード）が付されている。

本発明はｐｎｐトランジスタにも適している。その場合はｐドーピング部とｎド ーピング部をそれぞれ反対に交換する。

図１にはモノリシック集積半導体構成が示されている。この半導体構成の製造の ための出発材料はシリコンナブストレートである。シリコンサブストレートの前 面（第１の主表面３）は弱くドーピングされており（サブストレート領域ｎ−） 、裏面（第２の主表面４）は高くドーピングされている（サブストレート領域ｎ ０）。

前面３には公知のようにホト技術、ドーピングおよび拡散を用いて、第１のゾー ン（ｐ）と第２のゾーン（ｎ＋）が作製される。第１のゾーンはサブストレート ２と共にｐｎ接合部を形成し、第２のゾーンはサブストレートと同じ伝導形式で ある。第１のゾーン（ｐ）と第２のゾーン（ｎｌ）は相互に接触しない、第２の ゾーン（ｎ“）はエミッタと共に同時に拡散注入することができる。

前面３は接触窓を除いて絶縁パッシブ層５により覆われている。この層の上には 金属カバー電極りが配置されている。カバー電極りは前面３に隣接するサブスト レート領域（サブストレート領域ｎ−）、第１のゾーン（ｐ）の縁部領域および ＩＩ２のゾーン（ｎ◆）の縁部領域を覆う。

前面３には第１のゾーン（ｐ）と接続されてアノードＡに対する端子が配置され ている。裏面４にはサブストレート領域（Ｒ４）と接続されてカソードＫ（コレ クタ）に対する端子が配置されている。第２のゾーン（ｎｌ）は、アノードＡと カソードにの間に阻止電圧が印加される際に、カバー電極下の領域への空間電特 表平５−５ｏｓ２ｅ１（３） 荷を限定する。

図１の従来技術によれば、カバー電極りは、抵抗Ｒ１とＲ２により形成される分 圧器によりアノードＡとカソードにの間に接続することができる。アノードＡと カソードにの間でＲ１ないしＲ２＝０である場合に達成可能な降伏電圧はＵｌな いしＵｌである。その際Ｕｌは、カバー電極Ｄ、その下の酸化物５およびシリコ ン２により形成されるＭＯ５構造体の濃厚降伏電圧、Ｕｌは希薄降伏電圧である 。Ｒ１：　Ｒ２＝Ｕ２　：Ｕｌであれば、最大達成可能降伏電圧はＵ１＋Ｕ２で ある。

公知技術から分圧器Ｒ１／Ｒ２を次のようにモノリシック集積化できることが知 られている。すなわち、抵抗Ｒ１をカソードにの代わりに、実質的に同じ電位に ある前面３上の第２のゾーン（ｎ”）と接続するのである。さらにアノードＡと Ｋの間でどのように阻止電圧を補償し得るかが公知である。これは、例えば必要 に応じて短絡される抵抗に直列のゼナーダイオードにより行う。

図２による本発明の半導体構成ではカバー電極りが、第２のゾーン（ｎ＋）に隣 接する付加的ゾーン（ゾーンν）を覆う、この付加的ゾーンの表面濃度は第２の ゾーン（Ｒ３）よりも低い。

図３による本発明の半導体構成ではカバー電極りが、第１のゾーンＣＰ）に隣接 する付加的ゾーン（ゾーンπ）を覆う、この付加的ゾーン野表面ん王度は第１の ゾーン（ｐ）よりも低い。

図４では２つの付加的ゾーン（ゾーンνとゾーンπ）が備えられている。

２つの付加的ゾーンνとπは公知のように、ホト技術、ドーピングおよび拡散に より作製される。

図５には図２に相応した、付加的ゾーンνを有する構成が示されている。この構 成ではカバー電極りとアノードＡが接続されており、カバー電極りは第１のゾー ン（ｐ）と同じ電位にある。

図７の線図から付加的ゾーンνの有用性がわかる。

ここには付加的ゾーンνがない場合（下側の曲線部分）とある場合（上側の曲線 部分）についての希薄降伏電圧がプロットされている。上に向かって降伏電圧が 、右に向かってカバー電極りの下の酸化層の厚さがプロットされている。酸化層 の厚さに応じて付加的ゾーンνを使用した場合、部分的に降伏電圧に対して明ら かに高い値が達成されていることがわかる。

図６には図３に相応した、付加的ゾーンπを有する構成が示されている。ここで はカバー電極りはカソードにと接続されており、カバー電極りとカソードには同 じ電位にある。第２のゾーン（Ｒ９）との接続も可能である。

図８には図７と同様に、付加的ゾーンπがある場合とない場合の濃厚降伏電圧が プロットされている。ここでもカバー電極り下の酸化層の厚さに応じて、付加的 ゾーンπを設ければ降伏電圧に対して明らかに高い値が達成されることが明らか である。

従い図５と図６に相応した構成により所定の場合において、アノードとカソード との間の所望の阻止能力が、シリコン面を必要とする分圧器の集積なしでも達成 される。

図４に相応する構成は、分圧器Ｒ１／Ｒ２と関連してさらに高い阻止能力が所望 される場合に有利である。

ＲＩ　Ｒ２ ｕＢＲ／Ｖノ ｕａｐｔｖノ 要　約　書 モノリシック集積半導体 本発明は、サブストレートへ第１の主表面から第１のゾーン（ｐ）および第２の ゾーン（ｎ“）が拡散注入されたモノリシック集積半導体であって、前記サブス トレートは、第１の主表面下に弱（ドーピングされた領域（サブストレート領域 （ｎ−）および第２の主表面下に少なくとも製造された構造において同じ伝導形 式の高くドーピングされた領域（サブストレート領域ｎ◆）を有し、前記第１の ゾーン（ｐ）はサブストレートと共にｐｎ接合部を形成し、前記第２のゾーン（ ｎ“）はサブストレートと同じ伝導形式を有しており、しかし第１のゾーン（ｐ ）とは接しておらず、サブストレートの第１の主表面を、接触窓を除いて覆う絶 縁パッシブ層と、当該層上に配置されたカバー電極とが設けられており、 該カバー電極は、第１の主表面に隣接するサブストレート領域（サブストレート 領域（ｎ−）、第１のゾーン（ｐ）の縁部領域および第２のゾーン（ｎ◆）の縁 部領域を覆っているモノリシック集積半導体に関する。このような半導体におい て、第１の主表面（３）から、第１のゾーン（ｐ）ないし第２のゾーン（ｎ＋） のそれぞれ１つに所属する少なくとも１つの付加的ゾーン（ゾーンπないしゾー ンν）が拡散注入されており、当該付加的ゾーンは、所属するゾーン（第１のゾ ーンｐないし第２のゾーンｎ　＋　）と同じ伝導形式であるが、比較的に少なく ドーピングされており、また所属しない他方のゾーン（第２のゾーンｎゝないし 第１のゾーンｐ）には接しておらず、かつ所属するゾーン（第１のゾーンｐない し第２のゾーンｎ＋）の下方に配置されており、その縁部領域をカバー電極（Ｄ ）の領域に有し、これによりカバー電極（Ｄ）の下方で所属するゾーン（第１の ゾーンｐないし第２のゾーンｎ１）がサブストレート（サブストレート領域ｎ− ）に直接隣接するのを阻止するように構成される。

国際調査報告 国際調査報告

Claims (7)

【特許請求の範囲】
1. １．サブストレートへ第１の主表面から第１のゾーン（ｐ）および第２のゾーン （ｎ＋）が拡散注入されたモノリシック集積半導体であって、前記サブストレー トは、第１の主表面下に弱くドーピングされた領域（サブストレート領域（ｎ− ）および第２の主表面下に少なくとも製造された構造において同じ伝導形式の高 くドーピングされた領域（サブストレート領域ｎ＋）を有し、 前記第１のゾーン（ｐ）はサブストレートと共にｐｎ接合部を形成し、 前記第２のゾーン（ｎ＋）はサブストレートと同じ伝導形式を有しており、しか し第１のゾーン（ｐ）とは接しておらず、 サブストレートの第１の主表面を、接触窓を除いて覆う絶縁パッシブ層と、当該 層上に配置されたカバー電極とが設けられており、 該カバー電極は、第１の主表面に隣接するサブストレート領域（サブストレート 領域（ｎ−）、第１のゾーン（ｐ）の縁部領域および第２のゾーン（ｎ＋）の縁 部領域を覆っているモノリシック集積半導体において、 第１の主表面（３）から、第１のゾーン（ｐ）ないし第２のゾーン（ｎ＋）のそ れぞれ一方に所属する少なくとも１つの付加的ゾーン（ゾーンπないしゾーンν ）が拡散注入されており、 当該付加的ゾーンは、所属するゾーン（第１のゾーンｐないし第２のゾーンｎ＋ ）と同じ伝導形式であるが、比較的に少なくドーピングされており、また所属し ない他方のゾーン（第２のゾーンｎ＋ないし第１のゾーンｐ）には接しておらず 、かつ所属するゾーン（第１のゾーンｐないし第２のゾーンｎ＋）の下方に配置 されており、その縁部領域をカバー電極（Ｄ）の領域に有し、これによりカバー 電極（Ｄ）の下方で所属するゾーン（第１のゾーンｐないし第２のゾーンｎ＋） がサブストレート（サブストレート領域ｎ−）に直接隣接するのを阻止するよう に構成されていることを特徴とするモノリシック集積半導体。
2. ２．２つの付加的ゾーン（ゾーンπとゾーンν）が共に設けられており、それら は相互に接触していない請求の範囲第１項記載のモノリシック集積半導体。
3. ３．第１のゾーン（ｐ）に所属する付加的ゾーン（ゾーンπ）または２つの付加 的ゾーン（ゾーンπとゾーンν）が設けられている場合、カバー電極（Ｄ）は第 ２のゾーン（ｎ＋）またはサブストレート（２）の第２の主表面（４）の電位で ある請求の範囲第１項または第２項記載のモノリシック集積半導体。
4. ４．第２のゾーン（ｎ＋）に所属する付加的ゾーン（ゾーンν）または２つの付 加的ゾーン（ゾーンπとゾーンν）が設けられている場合、カバー電極（Ｄ）は 第１のゾーン（ｐ）と同じ電位であるか、または大きくても１または数ダイオー ド動作電圧だけそれとは異なる請求の範囲第１項または第２項記載のモノリシッ ク集積半導体。
5. ５．カバー電極（Ｄ）は分圧器（Ｒ１／Ｒ２）により、第１のゾーン（ｐ）と第 ２のゾーン（ｎ＋）またはサブストレートの第２の主表面（４）との間の電位と される請求の範囲第１項または第２項記載のモノリシック集積半導体。
6. ６．分圧器（Ｒ１／Ｒ２）はオーミックかつモノリシックに集積化されている請 求の範囲第５項記載のモノリシック集積半導体。
7. ７．分圧器（Ｒ１／Ｒ２）は、例えばゼナーダイオードを分圧器（Ｒ１／Ｒ２） の部分抵抗の少なくとも１つに直列に短絡接続するかまたは部分抵抗に並列に短 絡接続することにより調整可能である請求の範囲第６項記載のモノリシック集積 半導体。