JPH0581066B2 - - Google Patents
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- JPH0581066B2 JPH0581066B2 JP60501831A JP50183185A JPH0581066B2 JP H0581066 B2 JPH0581066 B2 JP H0581066B2 JP 60501831 A JP60501831 A JP 60501831A JP 50183185 A JP50183185 A JP 50183185A JP H0581066 B2 JPH0581066 B2 JP H0581066B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
請求の範囲
１ 少なくとも１つのpn接合部が設けられてお
り、該pn接合部は、所定の導電形を有するサブ
ストレート８と、該サブストレート８中に拡散さ
れた逆の導電形の領域により形成されており、 不活性化層１４の上方に配置された被覆電極１
３が設けられており、該被覆電極１３は、遮断動
作時に生じる空間電荷領域を覆い、かつ該被覆電
極１３は、抵抗帯状部２として前記pn接合部か
ら間隔をおいて拡散された分圧器のタツプ１２と
接続されており、 さらに前記抵抗帯状部２とpn接合部との間で
前記サブストレート８中に拡散された阻止帯状部
３が設けられており、該阻止帯状部３は、半導体
装置を境界付ける外側ストツプリング７と接続さ
れている形式の、モノリシツク集積プレーナ半導
体装置において、 被覆電極１３の下方に配置されている不活性化
層１４は、抵抗帯状部２と阻止帯状部３との間の
領域ならびに前記抵抗帯状部２とストツプリング
７との間の領域では、阻止帯状部３と、当該不活
性化層１４に隣接するpn接合部領域との間の領
域よりも、またはpn接合領域とストツプリング
７との間の領域よりも厚く形成されていることを
特徴とする、モノリシツク集積プレーナ半導体装
置。
り、該pn接合部は、所定の導電形を有するサブ
ストレート８と、該サブストレート８中に拡散さ
れた逆の導電形の領域により形成されており、 不活性化層１４の上方に配置された被覆電極１
３が設けられており、該被覆電極１３は、遮断動
作時に生じる空間電荷領域を覆い、かつ該被覆電
極１３は、抵抗帯状部２として前記pn接合部か
ら間隔をおいて拡散された分圧器のタツプ１２と
接続されており、 さらに前記抵抗帯状部２とpn接合部との間で
前記サブストレート８中に拡散された阻止帯状部
３が設けられており、該阻止帯状部３は、半導体
装置を境界付ける外側ストツプリング７と接続さ
れている形式の、モノリシツク集積プレーナ半導
体装置において、 被覆電極１３の下方に配置されている不活性化
層１４は、抵抗帯状部２と阻止帯状部３との間の
領域ならびに前記抵抗帯状部２とストツプリング
７との間の領域では、阻止帯状部３と、当該不活
性化層１４に隣接するpn接合部領域との間の領
域よりも、またはpn接合領域とストツプリング
７との間の領域よりも厚く形成されていることを
特徴とする、モノリシツク集積プレーナ半導体装
置。
２ 酸化層として形成されている不活性化層１４
は、より薄い酸化層を有する領域では被覆電極１
３の下方の他の領域におけるよりも約0.5μm薄
い、請求の範囲第１項記載のモノリシツク集積プ
レーナ半導体装置。
は、より薄い酸化層を有する領域では被覆電極１
３の下方の他の領域におけるよりも約0.5μm薄
い、請求の範囲第１項記載のモノリシツク集積プ
レーナ半導体装置。
３ 阻止帯状部３とストツプリング７は高ドーピ
ングされていて、かつサブストレート８と同じ導
電形を有する、請求の範囲第１項または第２項記
載のモノリシツク集積プレーナ半導体装置。
ングされていて、かつサブストレート８と同じ導
電形を有する、請求の範囲第１項または第２項記
載のモノリシツク集積プレーナ半導体装置。
４ 当該半導体装置は、少なくとも１つのドライ
バトランジスタＴ１と出力トランジスタＴ２を有
するダーリントントランジスタ接続回路として形
成され、該トランジスタのコレクタ領域はサブス
トレート８から形成され、ベース領域は主表面か
らコレクタ領域へ拡散され、阻止帯状部３と出力
トランジスタＴ２のベース領域４との間の領域で
は、ないしは該ベース領域４とストツプリング７
との間では、不活性化層１４が被覆電極１３の下
方の他の領域におけるよりも薄く形成されてい
る、請求の範囲第１項〜第３項のいずれか１項記
載のモノリシツク集積プレーナ半導体装置。
バトランジスタＴ１と出力トランジスタＴ２を有
するダーリントントランジスタ接続回路として形
成され、該トランジスタのコレクタ領域はサブス
トレート８から形成され、ベース領域は主表面か
らコレクタ領域へ拡散され、阻止帯状部３と出力
トランジスタＴ２のベース領域４との間の領域で
は、ないしは該ベース領域４とストツプリング７
との間では、不活性化層１４が被覆電極１３の下
方の他の領域におけるよりも薄く形成されてい
る、請求の範囲第１項〜第３項のいずれか１項記
載のモノリシツク集積プレーナ半導体装置。
産業上の利用分野
本発明は、モノリシツク集積プレーナ半導体装
置に関する。この半導体装置には、少なくとも１
つのpn接合部が設けられており、該pn接合部は、
所定の導電形を有するサブストレートと、該サブ
ストレート中に拡散された逆の導電形の領域によ
り形成されている。さらにこの半導体装置には、
不活性化層の上方に配置された被覆電極が設けら
れており、該被覆電極は、遮断動作時に生じる空
間電荷領域を覆い、かつ該被覆電極は、抵抗帯状
部として前記Pn接合部から間隔をおいて拡散さ
れた分圧器のタツプと接続されている。さらにこ
の半導体装置には、前記抵抗帯状部とpn接合部
との間で前記サブストレート中に拡散された阻止
帯状部が設けらており、該阻止帯状部は、半導体
装置を境界付ける外側ストツプリングと接続され
ている。
置に関する。この半導体装置には、少なくとも１
つのpn接合部が設けられており、該pn接合部は、
所定の導電形を有するサブストレートと、該サブ
ストレート中に拡散された逆の導電形の領域によ
り形成されている。さらにこの半導体装置には、
不活性化層の上方に配置された被覆電極が設けら
れており、該被覆電極は、遮断動作時に生じる空
間電荷領域を覆い、かつ該被覆電極は、抵抗帯状
部として前記Pn接合部から間隔をおいて拡散さ
れた分圧器のタツプと接続されている。さらにこ
の半導体装置には、前記抵抗帯状部とpn接合部
との間で前記サブストレート中に拡散された阻止
帯状部が設けらており、該阻止帯状部は、半導体
装置を境界付ける外側ストツプリングと接続され
ている。
従来の技術
たとえばドイツ連邦共和国特許公開第3227536
号公報から、共通のサブストレートにおける２つ
のトランジスタが、プレーナ技術においてモノリ
シツク集積されダーリントントランジスタ接続回
路として構成されている半導体装置が公知であ
る。この半導体装置の場合、サブストレートは２
つのトランジスタのコレクタ領域を形成してい
る。サブストレートの主表面上には、シリコンダ
イオードから成る不活性化層が設けられており、
この不活性化層は窓コンタクトを除いて上記の主
表面を覆つている。２つのトランジスタのベース
コレクタ接合部は、不活性化層の上方にあり被覆
電極と称される金属電極により保護されている。
さらにこの半導体装置は集積化された分圧器を有
しており、この分圧器のタツプは被覆電極と接続
されている。被覆電極から出る静電界は、その下
方にありここではpn接合部として形成されてい
るベースコレクタ接合部の降伏電圧に影響を及ぼ
す。分圧器を適当に選択することにより、降伏電
圧の調整が行なわれる。
号公報から、共通のサブストレートにおける２つ
のトランジスタが、プレーナ技術においてモノリ
シツク集積されダーリントントランジスタ接続回
路として構成されている半導体装置が公知であ
る。この半導体装置の場合、サブストレートは２
つのトランジスタのコレクタ領域を形成してい
る。サブストレートの主表面上には、シリコンダ
イオードから成る不活性化層が設けられており、
この不活性化層は窓コンタクトを除いて上記の主
表面を覆つている。２つのトランジスタのベース
コレクタ接合部は、不活性化層の上方にあり被覆
電極と称される金属電極により保護されている。
さらにこの半導体装置は集積化された分圧器を有
しており、この分圧器のタツプは被覆電極と接続
されている。被覆電極から出る静電界は、その下
方にありここではpn接合部として形成されてい
るベースコレクタ接合部の降伏電圧に影響を及ぼ
す。分圧器を適当に選択することにより、降伏電
圧の調整が行なわれる。
しかし公知の半導体装置の場合、このような降
伏電圧の調整は、逆方向電流により不所望な影響
を受けるおそれがある。逆方向電流がベースに流
れるだけでなく抵抗帯状部にも流れると、分圧器
が所望のように作動しなくなるおそれがあり、こ
れにより降伏電圧は逆方向電流に著しく依存する
ようになる。ベースへの逆方向電流がトランジス
タを制御するので、エミツタ―コレクタ逆方向電
圧をクランプするためにこの装置を用いる場合、
分圧器が所望のように作動しなければ結局、クラ
ンプ電圧がコレクタ電流に著しく依存することに
なる。それというのは、制御に必要なベース電流
は、コレクタ電流と増幅度から生じるからであ
る。
伏電圧の調整は、逆方向電流により不所望な影響
を受けるおそれがある。逆方向電流がベースに流
れるだけでなく抵抗帯状部にも流れると、分圧器
が所望のように作動しなくなるおそれがあり、こ
れにより降伏電圧は逆方向電流に著しく依存する
ようになる。ベースへの逆方向電流がトランジス
タを制御するので、エミツタ―コレクタ逆方向電
圧をクランプするためにこの装置を用いる場合、
分圧器が所望のように作動しなければ結局、クラ
ンプ電圧がコレクタ電流に著しく依存することに
なる。それというのは、制御に必要なベース電流
は、コレクタ電流と増幅度から生じるからであ
る。
発明の解決しようとする課題
本発明の課題は、冒頭で述べた形式の半導体装
置においてpn接合部の降伏電圧を極めて良好に
設定調整できるように、この降伏電圧に適切な作
用が及ぼされる構成を提供することにある。
置においてpn接合部の降伏電圧を極めて良好に
設定調整できるように、この降伏電圧に適切な作
用が及ぼされる構成を提供することにある。
課題を解決するための手段
本発明によればこの課題は、被覆電極の下方に
配置されている不活性化層は、抵抗帯状部と阻止
帯状部との間の領域ならびに前記抵抗帯状部とス
トツプリングとの間の領域では、阻止帯状部と、
当該不活性化層に隣接するpn接合領域との間の
領域（第３図参照）よりも、またはpn接合領域
とストツプリングとの間の領域（第１図参照）よ
りも厚く形成されている構成により解決される。
配置されている不活性化層は、抵抗帯状部と阻止
帯状部との間の領域ならびに前記抵抗帯状部とス
トツプリングとの間の領域では、阻止帯状部と、
当該不活性化層に隣接するpn接合領域との間の
領域（第３図参照）よりも、またはpn接合領域
とストツプリングとの間の領域（第１図参照）よ
りも厚く形成されている構成により解決される。
発明の利点および効果
上記の特徴と有する本発明による半導体装置
は、不活性化層を種々異なる厚さにすることによ
り、抵抗帯状領域の表面降伏が回避される、とい
う利点を有する。なぜならば本発明による構成に
よれば、被覆電極の下方に配置された、抵抗帯状
領域の不活性化層（酸化層）の厚さは、pn接合
部で境界付けられる空間電荷領域の不活性化層の
厚さよりも厚く構成されているからである。
は、不活性化層を種々異なる厚さにすることによ
り、抵抗帯状領域の表面降伏が回避される、とい
う利点を有する。なぜならば本発明による構成に
よれば、被覆電極の下方に配置された、抵抗帯状
領域の不活性化層（酸化層）の厚さは、pn接合
部で境界付けられる空間電荷領域の不活性化層の
厚さよりも厚く構成されているからである。
本発明による半導体装置は、たとえばツエナダ
イオードまたは単一のトランジスタ、あるいはダ
ーリントン接続回路等を対象としている。これら
の構成素子すべてには抵抗帯状部を設けることが
でき、この帯状部は分圧器として被覆電極の電位
を設定調整する。また同じく好適には、上記のい
かなる構成素子においても抵抗帯状部とpn接合
部との間に阻止帯状部を設けることができる。
イオードまたは単一のトランジスタ、あるいはダ
ーリントン接続回路等を対象としている。これら
の構成素子すべてには抵抗帯状部を設けることが
でき、この帯状部は分圧器として被覆電極の電位
を設定調整する。また同じく好適には、上記のい
かなる構成素子においても抵抗帯状部とpn接合
部との間に阻止帯状部を設けることができる。
たとえば本発明の１つの実施形態であるダーリ
ントン接続回路の場合、阻止帯状部とダーリント
ン接続回路の出力トランジスタのベース領域との
間の領域における不活性化層を薄くすると、表面
降伏の逆方向電流がもつぱら出力トランジスタの
ベースに流れるようになる。
ントン接続回路の場合、阻止帯状部とダーリント
ン接続回路の出力トランジスタのベース領域との
間の領域における不活性化層を薄くすると、表面
降伏の逆方向電流がもつぱら出力トランジスタの
ベースに流れるようになる。
そのつどの要求に応じて、たとえば回路装置の
そのつどの実施形態および所望のクランプ電圧ま
たは降伏電圧に依存して、不活性化層の厚さを
種々異なるように選定する必要がある。
そのつどの実施形態および所望のクランプ電圧ま
たは降伏電圧に依存して、不活性化層の厚さを
種々異なるように選定する必要がある。
実例として、車輌の点火コイル用の制御回路と
して用いられるダーリントントランジスタ回路に
おいて、たとえばクランプ電圧が400Vのとき、
阻止帯状部またはストツプリングと、出力トラン
ジスタのベース領域との間の領域に、他の領域よ
りも0.5〜1μmだけ薄い層を設ける。
して用いられるダーリントントランジスタ回路に
おいて、たとえばクランプ電圧が400Vのとき、
阻止帯状部またはストツプリングと、出力トラン
ジスタのベース領域との間の領域に、他の領域よ
りも0.5〜1μmだけ薄い層を設ける。
このように本発明による半導体装置は、例えば
ダーリントントランジスタ接続回路に使用するこ
とができるが、本発明はこの形式の回路に限定さ
れるものではない。この場合、ダーリントントラ
ンジスタではなく単一のトランジスタを前提とし
た構成も容易に可能である。
ダーリントントランジスタ接続回路に使用するこ
とができるが、本発明はこの形式の回路に限定さ
れるものではない。この場合、ダーリントントラ
ンジスタではなく単一のトランジスタを前提とし
た構成も容易に可能である。
実施態様項には本発明の有利な実施例が示され
ている。
ている。
図 面
第１図は、本発明の半導体装置の平面図であ
り、第２図は第１図の回路図であり、第３図は第
１図のＡ―A′線に沿つて切断した部分断面図で
ある。
り、第２図は第１図の回路図であり、第３図は第
１図のＡ―A′線に沿つて切断した部分断面図で
ある。
第１図に示すモノリシツク集積ダーリントント
ランジスタ回路の平面図では、表面１から、抵抗
帯状部２、阻止帯状部３、出力トランジスタＴ２
のベース領域４、分離帯状部５、ドライバトラン
ジスタＴ１のベース領域６が拡散されている。阻
止帯状部３は、外側ストツプリング７と接続され
ており、外側ストツプリング７はサブストレート
８の上部から拡散されている（第３図）。
ランジスタ回路の平面図では、表面１から、抵抗
帯状部２、阻止帯状部３、出力トランジスタＴ２
のベース領域４、分離帯状部５、ドライバトラン
ジスタＴ１のベース領域６が拡散されている。阻
止帯状部３は、外側ストツプリング７と接続され
ており、外側ストツプリング７はサブストレート
８の上部から拡散されている（第３図）。
ドライバトランジスタＴ１のベース領域６にト
ランジスタＴ１のエミツタ領域９が拡散されエミ
ツタ領域は環状に形成され、その境界は図では実
線１０によつて示されている。出力トランジスタ
Ｔ２のエミツタ領域１１は、出力トランジスタＴ
２のベース領域４へ拡散されている。
ランジスタＴ１のエミツタ領域９が拡散されエミ
ツタ領域は環状に形成され、その境界は図では実
線１０によつて示されている。出力トランジスタ
Ｔ２のエミツタ領域１１は、出力トランジスタＴ
２のベース領域４へ拡散されている。
表面上に種々の金属化部分があり、その縁は、
破線で示されている。抵抗帯状部２のタツプ１２
と接続されている被覆電極１３は、そのような１
つの金属化部を形成する。この被覆電極１３は、
二酸化珪素から成る不活性化層１４上に、不活性
化層の下にある半導体材料から絶縁して設けられ
ている。抵抗帯状部２のタツプ１２と接続するこ
とによつて、被覆電極１３には所定の電位が加わ
る。この電位は、２つの分圧器抵抗Ｒ１とＲ２と
から形成される抵抗帯状部２の構成に依存してい
る。２つの分圧器抵抗Ｒ１，Ｒ２の選択により、
降伏電圧が調整される。被覆電極１３の作用は、
ドイツ連邦共和国特許公開第3227536号公報に詳
しく記載されている。
破線で示されている。抵抗帯状部２のタツプ１２
と接続されている被覆電極１３は、そのような１
つの金属化部を形成する。この被覆電極１３は、
二酸化珪素から成る不活性化層１４上に、不活性
化層の下にある半導体材料から絶縁して設けられ
ている。抵抗帯状部２のタツプ１２と接続するこ
とによつて、被覆電極１３には所定の電位が加わ
る。この電位は、２つの分圧器抵抗Ｒ１とＲ２と
から形成される抵抗帯状部２の構成に依存してい
る。２つの分圧器抵抗Ｒ１，Ｒ２の選択により、
降伏電圧が調整される。被覆電極１３の作用は、
ドイツ連邦共和国特許公開第3227536号公報に詳
しく記載されている。
抵抗帯状部２の左上部の上で被覆電極１３に、
不活性化層１４のない窓１５が設けられている。
不活性化層１４の露出部分において短絡金属化部
Ｍによつて橋絡されている窓コンタクトが設けら
れ、それにより抵抗帯状部２からなる分圧器が調
整可能になつている。
不活性化層１４のない窓１５が設けられている。
不活性化層１４の露出部分において短絡金属化部
Ｍによつて橋絡されている窓コンタクトが設けら
れ、それにより抵抗帯状部２からなる分圧器が調
整可能になつている。
他の金属化部１６，１７と１８，１９は、下に
ある領域を保護し、部分的に接続端子電極として
用いられる。
ある領域を保護し、部分的に接続端子電極として
用いられる。
二酸化珪素から成る不活性化層１４は、被覆電
極１３の下方で異なる厚さで形成されている。厚
い酸化層を有する領域は、図では点々で示されて
おり、一方斜線で示された領域は、薄い酸化層を
有する領域を示している。薄い酸化層を有する領
域は、主に阻止帯状部３、外側ストツプリング
７、出力トランジスタＴ２のベース領域４により
制限されている。
極１３の下方で異なる厚さで形成されている。厚
い酸化層を有する領域は、図では点々で示されて
おり、一方斜線で示された領域は、薄い酸化層を
有する領域を示している。薄い酸化層を有する領
域は、主に阻止帯状部３、外側ストツプリング
７、出力トランジスタＴ２のベース領域４により
制限されている。
第２図は第１図のダーリントン接続回路を示し
ている。被覆電極１３に対して重要な抵抗は、こ
の回路ではRDで示され、共通コレクタＣとトラ
ンジスタＴ２のベースとの間に設けられている。
出力トランジスタＴ２のベースに隣接した領域に
ある薄い酸化層によつてトランジスタＴ２のコレ
クタＣとベースとの間で電圧の降伏が起こるのが
保証される。抵抗RDに並列に接続されたツエナ
ダイオードＺは、この関係を記号で示す。
ている。被覆電極１３に対して重要な抵抗は、こ
の回路ではRDで示され、共通コレクタＣとトラ
ンジスタＴ２のベースとの間に設けられている。
出力トランジスタＴ２のベースに隣接した領域に
ある薄い酸化層によつてトランジスタＴ２のコレ
クタＣとベースとの間で電圧の降伏が起こるのが
保証される。抵抗RDに並列に接続されたツエナ
ダイオードＺは、この関係を記号で示す。
ドライバトランジスタＴ１のベースと出力トラ
ンジスタＴ２のエミツタとの間で分圧器を形成し
ている別の抵抗Ｒ３とＲ４は、第１図の平面図で
は示されていない。
ンジスタＴ２のエミツタとの間で分圧器を形成し
ている別の抵抗Ｒ３とＲ４は、第１図の平面図で
は示されていない。
第３図の部分断面図においては、第１図のモノ
リシツク集積された回路装置の構造が、切断線Ａ
―A′に沿つて、示されている。サブストレート
８の下部には、共通コレクタ端子Ｃ用の接続端子
電極Ｃを形成する金属化部２１が設けられてい
る。表面１からｎドーピングされているサブスト
レート８の中へ、n+ドーピングされたストツプ
リング７、Ｐドーピングされた抵抗帯状部２、
n+ドーピングされた阻止帯状部３、出力トラン
ジスタＴ２のＰドーピングされたベース領域４が
拡散されている。ベース領域４の中へ出力トラン
ジスタＴ２のn+ドーピングされたエミツタ領域
１１が拡散されている。
リシツク集積された回路装置の構造が、切断線Ａ
―A′に沿つて、示されている。サブストレート
８の下部には、共通コレクタ端子Ｃ用の接続端子
電極Ｃを形成する金属化部２１が設けられてい
る。表面１からｎドーピングされているサブスト
レート８の中へ、n+ドーピングされたストツプ
リング７、Ｐドーピングされた抵抗帯状部２、
n+ドーピングされた阻止帯状部３、出力トラン
ジスタＴ２のＰドーピングされたベース領域４が
拡散されている。ベース領域４の中へ出力トラン
ジスタＴ２のn+ドーピングされたエミツタ領域
１１が拡散されている。
被覆電極１３の下部には二酸化珪素からなる不
活性化層１４があり、その不活性化層１４は阻止
帯状部３またはストツプリング７とベース領域４
との間の領域で、被覆電極１３の下部の他の領域
よりもより薄く形成されている。
活性化層１４があり、その不活性化層１４は阻止
帯状部３またはストツプリング７とベース領域４
との間の領域で、被覆電極１３の下部の他の領域
よりもより薄く形成されている。
ベース領域４の上部には、絶縁体として用いら
れる二酸化珪素から周縁が制限されている金属化
部２２がある。エミツタ領域１１の上部には、エ
ミツタ端子Ｅ２用の電極を形成するもう１つの金
属化部２３が設けられている。
れる二酸化珪素から周縁が制限されている金属化
部２２がある。エミツタ領域１１の上部には、エ
ミツタ端子Ｅ２用の電極を形成するもう１つの金
属化部２３が設けられている。
阻止帯状部３またはストツプリング７とベース
領域４との間の領域にある不活性化層１４が薄い
ことによつて抵抗帯状部２の領域の表面降伏を妨
げることができる。阻止帯状部３は、ベース領域
４と抵抗帯状部２を取りまく空間電荷領域が相互
に分離されるように高くドーピングすべきであ
る。
領域４との間の領域にある不活性化層１４が薄い
ことによつて抵抗帯状部２の領域の表面降伏を妨
げることができる。阻止帯状部３は、ベース領域
４と抵抗帯状部２を取りまく空間電荷領域が相互
に分離されるように高くドーピングすべきであ
る。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3417474.5 | 1984-05-11 | ||
| DE19843417474 DE3417474A1 (de) | 1984-05-11 | 1984-05-11 | Monolithisch integrierte planare halbleiteranordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61502156A JPS61502156A (ja) | 1986-09-25 |
| JPH0581066B2 true JPH0581066B2 (ja) | 1993-11-11 |
Family
ID=6235561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501831A Granted JPS61502156A (ja) | 1984-05-11 | 1985-04-16 | モノリシツク集積プレ−ナ半導体装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4695867A (ja) |
| EP (1) | EP0181355B1 (ja) |
| JP (1) | JPS61502156A (ja) |
| AU (1) | AU578093B2 (ja) |
| BR (1) | BR8506729A (ja) |
| DE (2) | DE3417474A1 (ja) |
| ES (1) | ES8608230A1 (ja) |
| WO (1) | WO1985005497A1 (ja) |
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| DE4231829A1 (de) * | 1992-09-23 | 1994-03-24 | Telefunken Microelectron | Planares Halbleiterbauteil |
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| JP2002141357A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置 |
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| AU6396673A (en) * | 1973-12-27 | 1975-07-03 | Texas Instruments Inc | Memory cell |
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| DE3227536A1 (de) * | 1982-01-20 | 1983-07-28 | Robert Bosch Gmbh, 7000 Stuttgart | Darlington-transistorschaltung |
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- 1984-05-11 DE DE19843417474 patent/DE3417474A1/de not_active Withdrawn
-
1985
- 1985-04-16 AU AU42342/85A patent/AU578093B2/en not_active Ceased
- 1985-04-16 WO PCT/DE1985/000118 patent/WO1985005497A1/de active IP Right Grant
- 1985-04-16 DE DE8585901969T patent/DE3565747D1/de not_active Expired
- 1985-04-16 BR BR8506729A patent/BR8506729A/pt not_active IP Right Cessation
- 1985-04-16 EP EP85901969A patent/EP0181355B1/de not_active Expired
- 1985-04-16 US US06/775,044 patent/US4695867A/en not_active Expired - Lifetime
- 1985-04-16 JP JP60501831A patent/JPS61502156A/ja active Granted
- 1985-05-10 ES ES543040A patent/ES8608230A1/es not_active Expired
Also Published As
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|---|---|
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| DE3565747D1 (en) | 1988-11-24 |
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| WO1985005497A1 (fr) | 1985-12-05 |
| AU578093B2 (en) | 1988-10-13 |
| ES543040A0 (es) | 1986-06-01 |
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| BR8506729A (pt) | 1986-09-23 |
| EP0181355B1 (de) | 1988-10-19 |
| AU4234285A (en) | 1985-12-13 |
| US4695867A (en) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |