JP3236290B2 - 半導体集積回路 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【発明の詳細な説明】 背景技術 本発明は請求項１に記載したような形式の半導体集積
回路に関する。
回路に関する。
トランジスタ特にダーリントン型トランジスタの降服
電圧を制限するために，空間電荷領域の上方に酸化膜に
よって分離された金属の覆い電極を有し，この覆い電極
が分圧器によってベースとコレクタとの間の特定のポテ
ンシャルにされるようにした集積回路は公知である。降
服電圧は大体において覆い電極の電圧ポテンシャルと酸
化膜の厚さとによって決定される。
電圧を制限するために，空間電荷領域の上方に酸化膜に
よって分離された金属の覆い電極を有し，この覆い電極
が分圧器によってベースとコレクタとの間の特定のポテ
ンシャルにされるようにした集積回路は公知である。降
服電圧は大体において覆い電極の電圧ポテンシャルと酸
化膜の厚さとによって決定される。
米国特許第4618875号によって公知になっているダー
リントン型トランジスタ回路においては，覆い電極が基
板の表面に形成されていて，互いに逆の型にドーピング
され互いに間隔をおいて配置されている２つの領域にわ
たって延びている。達成可能な最大の降服電圧は，濃厚
化降服電圧と空乏化降服電圧との和から生ずる電圧値に
相当する。しかしながらこの場合，プレーナプロセスで
普通使用される熱酸化膜は任意に厚くすることができ
ず，そのためこのような集積回路で達成可能な最大電圧
は制限されていることを考慮しなければならない。
リントン型トランジスタ回路においては，覆い電極が基
板の表面に形成されていて，互いに逆の型にドーピング
され互いに間隔をおいて配置されている２つの領域にわ
たって延びている。達成可能な最大の降服電圧は，濃厚
化降服電圧と空乏化降服電圧との和から生ずる電圧値に
相当する。しかしながらこの場合，プレーナプロセスで
普通使用される熱酸化膜は任意に厚くすることができ
ず，そのためこのような集積回路で達成可能な最大電圧
は制限されていることを考慮しなければならない。
発明の効果 これに対し，請求項１の特徴を具備した半導体集積回
路は，降服電圧が単に空乏化降服電圧と，タップを覆い
電極に接続されていて覆い電極の電圧はポテンシャルを
定める分圧器の分圧比とに関連しているという利点を有
している。npn型トランジスタの場合には覆い電極はも
はやコレクタ領域を完全には覆わず,n型に薄くドーピン
グされたコレクタ領域とこれに接するｎ型に濃くドーピ
ングされた領域の縁範囲との接合範囲を覆うにすぎな
い。覆い電極はnpn型トランジスタの場合にはｐ型にド
ーピングされたベース領域には達していない。これに対
しpnp型トランジスタの場合には，まさにベース領域の
接合部範囲が覆い電極によって覆われ，覆い電極はこの
場合間隔をおいたｐ型にドーピングされた領域には達し
ていない。
路は，降服電圧が単に空乏化降服電圧と，タップを覆い
電極に接続されていて覆い電極の電圧はポテンシャルを
定める分圧器の分圧比とに関連しているという利点を有
している。npn型トランジスタの場合には覆い電極はも
はやコレクタ領域を完全には覆わず,n型に薄くドーピン
グされたコレクタ領域とこれに接するｎ型に濃くドーピ
ングされた領域の縁範囲との接合範囲を覆うにすぎな
い。覆い電極はnpn型トランジスタの場合にはｐ型にド
ーピングされたベース領域には達していない。これに対
しpnp型トランジスタの場合には，まさにベース領域の
接合部範囲が覆い電極によって覆われ，覆い電極はこの
場合間隔をおいたｐ型にドーピングされた領域には達し
ていない。
本発明の１実施態様では，トランジスタとして構成さ
れている集積回路における高オームのコレクタ領域とｐ
型にドーピングされたベース領域との間のpn接合部を第
２の覆い電極によって不動態化しておくこともできる。
第２の覆い電極はトランジスタのベース金属層と同一で
ある。しかし，この第２の覆い電極をエミッタポテンシ
ャルにすることも可能である。いずれの場合でも，両方
の覆い電極が電気的に分離されていて，濃厚化降服が生
じないことが保証されるようにしなければならない。こ
の実施態様においても達成可能な最大の降服電圧は単に
空乏化降服電圧と分圧器の分圧比とに関連しており，分
圧器のタップにはベース領域から離れた第１の覆い電極
が接続されている。
れている集積回路における高オームのコレクタ領域とｐ
型にドーピングされたベース領域との間のpn接合部を第
２の覆い電極によって不動態化しておくこともできる。
第２の覆い電極はトランジスタのベース金属層と同一で
ある。しかし，この第２の覆い電極をエミッタポテンシ
ャルにすることも可能である。いずれの場合でも，両方
の覆い電極が電気的に分離されていて，濃厚化降服が生
じないことが保証されるようにしなければならない。こ
の実施態様においても達成可能な最大の降服電圧は単に
空乏化降服電圧と分圧器の分圧比とに関連しており，分
圧器のタップにはベース領域から離れた第１の覆い電極
が接続されている。
覆い電極のための電圧ポテンシャルは，集積構成され
た分圧器によって生ぜしめるのが有利である。このよう
な分圧器の構成はヨーロッパ特許第179099号並びに米国
特許第4695867号によって公知である。
た分圧器によって生ぜしめるのが有利である。このよう
な分圧器の構成はヨーロッパ特許第179099号並びに米国
特許第4695867号によって公知である。
降服電圧の温度補償を達成するために，分圧器を形成
する抵抗は互いに異なる濃さにドーピングされたシリコ
ンから形成することができる。
する抵抗は互いに異なる濃さにドーピングされたシリコ
ンから形成することができる。
分圧器抵抗は条片状の領域として集積構成し，接続点
を除いて不働態化層で覆っておくと極めて簡単である。
接続点においては金属層を取り付けることによって例え
ば分圧器のタップへの接続を行うことができる。
を除いて不働態化層で覆っておくと極めて簡単である。
接続点においては金属層を取り付けることによって例え
ば分圧器のタップへの接続を行うことができる。
本発明の有利な実施例は請求項２以下に記載したとお
りである。
りである。
図面 以下においては従来の半導体集積回路及び本発明の実
施例に基づいて本発明を詳細に説明する。
施例に基づいて本発明を詳細に説明する。
第１図は従来の半導体集積回路を示す。
第２図はnn接合部部を覆う覆い電極を有する本発明の
第１実施例を示す。
第１実施例を示す。
第３図はnpn型トランジスタの場合の付加的なベース
覆い電極を有する本発明の実施例を示す。
覆い電極を有する本発明の実施例を示す。
第４図は本発明による実施例の降服電圧と分圧器の分
圧器との関係を示す。
圧器との関係を示す。
第５図はpnp型トランジスタとして構成されている本
発明による半導体集積回路を示す。
発明による半導体集積回路を示す。
第６図は覆い電極と集積構成された分圧器とを有し，
分圧器のベース側部分が覆い電極金属層の下側に位置し
ていない本発明による半導体集積回路の平面図を示す。
分圧器のベース側部分が覆い電極金属層の下側に位置し
ていない本発明による半導体集積回路の平面図を示す。
第７図は降服電圧の電流関連性が一層わずかである本
発明による半導体集積回路の平面図を示す。
発明による半導体集積回路の平面図を示す。
第８図は付加的なベース覆い電極を有し，分圧器のベ
ース側部分が金属層の下側に位置していない本発明によ
る半導体集積回路の平面図を示す。
ース側部分が金属層の下側に位置していない本発明によ
る半導体集積回路の平面図を示す。
第１図は，ドイツ連邦共和国特許第3227536号に記載
されているようなプレーナ技術で構成された半導体集積
回路を示す。製作のための出発材料はシリコンであり，
これは上方範囲１において薄く（n-），かつ下面２を濃
く（n+）ドーピングされている。下面は金属層３と接触
せしめられており，符号Ｋで示されている。主表面６の
ｐ領域４及びn+領域５は周知の形式で，ホト技術・イオ
ン注入及び拡散によって生ぜしめられる。ｐ領域４はト
ランジスタベースとして役立ち，符号Ａで示されてい
る。図面を見易くするために，バイポーラトランジスタ
の場合にベース領域４内にn+型にドーピングされている
エミッタ領域は示されていない。凹入部5Aをなすn+領域
５はエミッタのイオン注入と同時に拡散させることがで
きる。このn+領域は,AとＫとの間に阻止電圧Ｕが印加さ
れる場合に,n-領域内で広がる空間電荷領域を金属層７
によって形成されている覆い電極Ｄの下側の区域に制限
する。覆い電極Ｄは酸化膜８によって領域１・４及び５
に対して電気的に分離されている。ベース領域４は金属
層９に接続されている。覆い電極Ｄは,AとＫとの間の，
抵抗R1及びR2によって形成されやはり集積構成可能な分
圧器に接続される。R1若しくはR2＝０の場合にＡとＫと
の間に達成可能な降服電圧はU2若しくはU1であり，この
場合U2は，覆い電極Ｄとその下側の酸化膜８とシリコン
とによって形成されているMOS構造の濃厚化降服電圧で
あり,U1は空乏化降服電圧である。
されているようなプレーナ技術で構成された半導体集積
回路を示す。製作のための出発材料はシリコンであり，
これは上方範囲１において薄く（n-），かつ下面２を濃
く（n+）ドーピングされている。下面は金属層３と接触
せしめられており，符号Ｋで示されている。主表面６の
ｐ領域４及びn+領域５は周知の形式で，ホト技術・イオ
ン注入及び拡散によって生ぜしめられる。ｐ領域４はト
ランジスタベースとして役立ち，符号Ａで示されてい
る。図面を見易くするために，バイポーラトランジスタ
の場合にベース領域４内にn+型にドーピングされている
エミッタ領域は示されていない。凹入部5Aをなすn+領域
５はエミッタのイオン注入と同時に拡散させることがで
きる。このn+領域は,AとＫとの間に阻止電圧Ｕが印加さ
れる場合に,n-領域内で広がる空間電荷領域を金属層７
によって形成されている覆い電極Ｄの下側の区域に制限
する。覆い電極Ｄは酸化膜８によって領域１・４及び５
に対して電気的に分離されている。ベース領域４は金属
層９に接続されている。覆い電極Ｄは,AとＫとの間の，
抵抗R1及びR2によって形成されやはり集積構成可能な分
圧器に接続される。R1若しくはR2＝０の場合にＡとＫと
の間に達成可能な降服電圧はU2若しくはU1であり，この
場合U2は，覆い電極Ｄとその下側の酸化膜８とシリコン
とによって形成されているMOS構造の濃厚化降服電圧で
あり,U1は空乏化降服電圧である。
達成可能な最大の降服電圧は,R1:R2＝U1:U2が満たさ
れている場合,U1＋U2である。プレーナプロセスで普通
使用される熱酸化膜は任意に厚くすることができないの
で，このような集積回路で達成可能な最大の電圧は制限
されている。
れている場合,U1＋U2である。プレーナプロセスで普通
使用される熱酸化膜は任意に厚くすることができないの
で，このような集積回路で達成可能な最大の電圧は制限
されている。
第２図には覆い電極D1を有する本発明による集積回路
が示されており，この覆い電極は，高オームの薄くドー
ピングされた（n-）コレクタ領域１を，単に濃くドーピ
ングされた（n+）領域５の範囲においてのみ覆ってい
る。したがって覆い電極D1はn+n-接合部範囲を覆ってお
り,npnトランジスタのベース領域として役立つｐ領域４
から明確に間隔をおいている。図面を見易くするため
に，ベース領域４の範囲内におけるエミッタのイオン注
入は示されていない。エミッタのイオン注入部の構成に
ついては，既に指摘した米国特許第4618875号から知る
ことができる。
が示されており，この覆い電極は，高オームの薄くドー
ピングされた（n-）コレクタ領域１を，単に濃くドーピ
ングされた（n+）領域５の範囲においてのみ覆ってい
る。したがって覆い電極D1はn+n-接合部範囲を覆ってお
り,npnトランジスタのベース領域として役立つｐ領域４
から明確に間隔をおいている。図面を見易くするため
に，ベース領域４の範囲内におけるエミッタのイオン注
入は示されていない。エミッタのイオン注入部の構成に
ついては，既に指摘した米国特許第4618875号から知る
ことができる。
覆い電極D1はタップ12によって，抵抗R1及びR2によっ
て構成されている分圧器に接続されている。分圧器はそ
の分圧比に応じて接続点ＡとＫとの間の供給電圧Ｕを分
割する。
て構成されている分圧器に接続されている。分圧器はそ
の分圧比に応じて接続点ＡとＫとの間の供給電圧Ｕを分
割する。
ＡとＫとの間に阻止電圧がかけられている場合,R2＝
０のときに,AとＫとの間で達成可能な降服電圧はU1であ
り,U1は，第１図に示した覆い電極Ｄを使用する場合の
空乏化降服電圧と同一である。ＡとＫとの間の降服電圧
Ｕは，抵抗R1及びR2によって構成されている分圧器で昇
圧された空乏化降服電圧である： Ｕ＝U1＊（１＋R2/R1） （１） ＡとＫとの間の達成可能な最大の降服電圧Ｕは濃厚化降
服電圧U2によって一層影響される。降服電圧Ｕの上限は
pn接合部１・４の阻止能力若しくはnpn型トランジスタ
のベースが開かれている場合のコレクタ：エミッタ降服
電圧UCEOによって制限されるにすぎない。
０のときに,AとＫとの間で達成可能な降服電圧はU1であ
り,U1は，第１図に示した覆い電極Ｄを使用する場合の
空乏化降服電圧と同一である。ＡとＫとの間の降服電圧
Ｕは，抵抗R1及びR2によって構成されている分圧器で昇
圧された空乏化降服電圧である： Ｕ＝U1＊（１＋R2/R1） （１） ＡとＫとの間の達成可能な最大の降服電圧Ｕは濃厚化降
服電圧U2によって一層影響される。降服電圧Ｕの上限は
pn接合部１・４の阻止能力若しくはnpn型トランジスタ
のベースが開かれている場合のコレクタ：エミッタ降服
電圧UCEOによって制限されるにすぎない。
第３図には，高オームのコレクタ領域１とｐ型にドー
ピングされたベース領域４との間のpn-接合部が第２の
金属の覆い電極D2によって不動態化されている実施例が
示されている。両方の覆い電極D1及びD2は互いに接触し
ておらず，したがって分割された覆い電極と見なすこと
ができる。この場合，覆い電極D2を形成している金属層
10はトランジスタのベース金属層と同一である。しかし
ながら，金属層10をエミッタポテンシャルにすることも
可能である。この場合には，金属層７及び10が互いに電
気的に分離されていることが保証されねばならない。こ
の実施例においても，濃厚化降服電圧が生ずることはな
く，したがって達成可能な最大の降服電圧は前記式
（１）のように単に空乏化降服電圧U1と分圧器の分圧器
とによって定められている。
ピングされたベース領域４との間のpn-接合部が第２の
金属の覆い電極D2によって不動態化されている実施例が
示されている。両方の覆い電極D1及びD2は互いに接触し
ておらず，したがって分割された覆い電極と見なすこと
ができる。この場合，覆い電極D2を形成している金属層
10はトランジスタのベース金属層と同一である。しかし
ながら，金属層10をエミッタポテンシャルにすることも
可能である。この場合には，金属層７及び10が互いに電
気的に分離されていることが保証されねばならない。こ
の実施例においても，濃厚化降服電圧が生ずることはな
く，したがって達成可能な最大の降服電圧は前記式
（１）のように単に空乏化降服電圧U1と分圧器の分圧器
とによって定められている。
両方の覆い電極D1及びD2が互いに電気的に接続され
て，分圧器R1・R2に接続されている場合には，従来の覆
い電極Ｄ（第１図）と全く同一の降服現象が得られ，特
に，その場合達成可能な最大の降服電圧は再び濃厚化降
服電圧と空乏化降服電圧との和（U1＋U2）になる。
て，分圧器R1・R2に接続されている場合には，従来の覆
い電極Ｄ（第１図）と全く同一の降服現象が得られ，特
に，その場合達成可能な最大の降服電圧は再び濃厚化降
服電圧と空乏化降服電圧との和（U1＋U2）になる。
第４図においては，分割されている覆い電極（D1及び
D2）を有する集積回路の降服電圧と分圧器の分圧比との
関係がしめされている。この場合空乏降服電圧U1は180V
であり，濃厚化降服電圧U2は214Vである。抵抗R1は100k
Ωである。点ＡとＫとの間の降服電圧Ｕは分圧器抵抗R2
の関数として記入されている。降服電圧Ｕは式（１）に
示した経過をたどっている。R2＞125kΩの場合の降服電
圧は，濃厚化降服電圧と空乏化降服電圧との和よりも大
きい。図示の例は第２図の集積回路についてのもので，
この場合抵抗R1・R2は外部に接続されている。
D2）を有する集積回路の降服電圧と分圧器の分圧比との
関係がしめされている。この場合空乏降服電圧U1は180V
であり，濃厚化降服電圧U2は214Vである。抵抗R1は100k
Ωである。点ＡとＫとの間の降服電圧Ｕは分圧器抵抗R2
の関数として記入されている。降服電圧Ｕは式（１）に
示した経過をたどっている。R2＞125kΩの場合の降服電
圧は，濃厚化降服電圧と空乏化降服電圧との和よりも大
きい。図示の例は第２図の集積回路についてのもので，
この場合抵抗R1・R2は外部に接続されている。
本発明はnpn型トランジスタに限定されるものではな
く，第５図に示すように,pnp型トランジスタにおいても
適用することができる。この場合高オームのコレクタ領
域１はｐ型に薄くドーピングされており，逆の導電型の
領域４はｎ型にドーピングされていて，やはりトランジ
スタのベース領域を形成している。この第１の領域４か
ら間隔をおいて，主表面６に第２の，コレクタ領域１を
形成している基板と同じ導電型の，濃くドーピングされ
た凹入部5Aをなす領域５がある。しかしながらｐ型にド
ーピングされた領域５は，基板の下面２と同じように，
濃くドーピングされている。第５図の場合においても，
図面を見易くするために，エミッタ領域はやはり示され
ていない。
く，第５図に示すように,pnp型トランジスタにおいても
適用することができる。この場合高オームのコレクタ領
域１はｐ型に薄くドーピングされており，逆の導電型の
領域４はｎ型にドーピングされていて，やはりトランジ
スタのベース領域を形成している。この第１の領域４か
ら間隔をおいて，主表面６に第２の，コレクタ領域１を
形成している基板と同じ導電型の，濃くドーピングされ
た凹入部5Aをなす領域５がある。しかしながらｐ型にド
ーピングされた領域５は，基板の下面２と同じように，
濃くドーピングされている。第５図の場合においても，
図面を見易くするために，エミッタ領域はやはり示され
ていない。
覆い電極D1はこの実施例ではコレクタとベースとの接
合部１・４の上方にある。阻止電圧Ｕの極性は既に説明
した実施例と逆である。
合部１・４の上方にある。阻止電圧Ｕの極性は既に説明
した実施例と逆である。
第３図と同じように，第５図の実施例においても，コ
レクタ領域１から濃くドーピングされた領域５への接合
部を，コレクタポテンシャルの金属層で覆っておくこと
ができる。ＡとＫとの間に阻止電圧をかけると,pnp型ト
ランジスタの場合に安定した濃厚化降服電圧U2は分圧器
によって昇圧せしめられる。ＡとＫとの間の降服電圧Ｕ
はpnpトランジスタの場合次式： Ｕ＝U2＊（１＋R1/R2） （２） によって得られる。
レクタ領域１から濃くドーピングされた領域５への接合
部を，コレクタポテンシャルの金属層で覆っておくこと
ができる。ＡとＫとの間に阻止電圧をかけると,pnp型ト
ランジスタの場合に安定した濃厚化降服電圧U2は分圧器
によって昇圧せしめられる。ＡとＫとの間の降服電圧Ｕ
はpnpトランジスタの場合次式： Ｕ＝U2＊（１＋R1/R2） （２） によって得られる。
調整可能に構成しておくこともできる分圧器を集積構
成する場合には，濃厚化降服が生じるような範囲があっ
てはならない。
成する場合には，濃厚化降服が生じるような範囲があっ
てはならない。
第６図〜第８図は，プレーナ技術で構成されたnpn型
ダーリントントランジスタに分圧器が集積構成されてい
る場合に，どのようにして内部の電圧制限を実現するか
を示す。この場合すべての金属層の縁は破線で示されて
いる。
ダーリントントランジスタに分圧器が集積構成されてい
る場合に，どのようにして内部の電圧制限を実現するか
を示す。この場合すべての金属層の縁は破線で示されて
いる。
第６図は第２図と同じように覆い電極D2のない実施例
を平面図で示す。終段トランジスタのベース金属層は,p
型にドーピングされたベース領域４の完全に内部にあ
る。分圧器11は，主表面から拡散せしめられた細長いｐ
型領域を形成している。分圧器11のコレクタ側の部分R1
は，不働態化層（第２図の８）及びそれを越えて延びて
いる覆い電極D1によって覆われている。覆い電極D1の下
側の不働態化層８は特定の箇所12において除去されてい
る。このようにして形成された接触穴12は覆い電極D1を
分圧器11の１つの箇所に接続している。分圧器のコレク
タ側端部においても，やはり接触穴13が開かれている。
更にストップ層として役立つ濃くドーピングされたコレ
クタ領域５が箇所14に接続可能である。金属層ブリッジ
15はコレクタ層と分圧器端部とを電気的に接続する。
を平面図で示す。終段トランジスタのベース金属層は,p
型にドーピングされたベース領域４の完全に内部にあ
る。分圧器11は，主表面から拡散せしめられた細長いｐ
型領域を形成している。分圧器11のコレクタ側の部分R1
は，不働態化層（第２図の８）及びそれを越えて延びて
いる覆い電極D1によって覆われている。覆い電極D1の下
側の不働態化層８は特定の箇所12において除去されてい
る。このようにして形成された接触穴12は覆い電極D1を
分圧器11の１つの箇所に接続している。分圧器のコレク
タ側端部においても，やはり接触穴13が開かれている。
更にストップ層として役立つ濃くドーピングされたコレ
クタ領域５が箇所14に接続可能である。金属層ブリッジ
15はコレクタ層と分圧器端部とを電気的に接続する。
分圧器のベース側端部はダーリントン型トランジスタ
終段のｐ型にドーピングされたベース領域４に直接に接
続している。分圧器のベース側部分R2は，濃厚化降服を
避けるために，覆い電極金属層の下側には置かれていな
い。更に終段ベースの接触面16・ドライバベースの接触
面17・終段エミッタの接触面18・ドライバエミッタの接
触面19が見える。終段エミッタ自体は符号20で，ドライ
バエミッタは符号21で示されている。図面を見易くする
ために，終段トランジスタの導出抵抗・逆方向ダイオー
ドのようなダーリントン型トランジスタのすべての細部
は示されていない。第６図の実施例では降服電圧になっ
たときに分圧器のベース側端部（R2）もその阻止能力を
失うので，降服特性曲線は電流に関連するようになる。
このことを阻止するために，高オームのコレクタ領域１
の上方の酸化膜は抵抗R2の周囲で厚く構成される。これ
によって空乏化降服電圧はこの範囲において高められ，
したがって分圧器抵抗R2はその阻止能力を維持する。
終段のｐ型にドーピングされたベース領域４に直接に接
続している。分圧器のベース側部分R2は，濃厚化降服を
避けるために，覆い電極金属層の下側には置かれていな
い。更に終段ベースの接触面16・ドライバベースの接触
面17・終段エミッタの接触面18・ドライバエミッタの接
触面19が見える。終段エミッタ自体は符号20で，ドライ
バエミッタは符号21で示されている。図面を見易くする
ために，終段トランジスタの導出抵抗・逆方向ダイオー
ドのようなダーリントン型トランジスタのすべての細部
は示されていない。第６図の実施例では降服電圧になっ
たときに分圧器のベース側端部（R2）もその阻止能力を
失うので，降服特性曲線は電流に関連するようになる。
このことを阻止するために，高オームのコレクタ領域１
の上方の酸化膜は抵抗R2の周囲で厚く構成される。これ
によって空乏化降服電圧はこの範囲において高められ，
したがって分圧器抵抗R2はその阻止能力を維持する。
分圧器抵抗は１回又は２回の別個のｐ型イオン注入に
よって形成することもできる。これによって大きな抵抗
若しくは種々の温度係数を達成することができる。更に
分圧器抵抗は調整可能に構成しておくこともできる。
よって形成することもできる。これによって大きな抵抗
若しくは種々の温度係数を達成することができる。更に
分圧器抵抗は調整可能に構成しておくこともできる。
酸化膜の厚さを減少させることなしに，電流に無関係
な降服特性曲線を得る別の簡単な手段は，第７図に示さ
れている。この場合D1の金属層は分圧器抵抗R2の範囲に
おいて除去される。これによって，この範囲においては
空乏化降服は生ぜず，抵抗R2はその阻止能力を失う。
な降服特性曲線を得る別の簡単な手段は，第７図に示さ
れている。この場合D1の金属層は分圧器抵抗R2の範囲に
おいて除去される。これによって，この範囲においては
空乏化降服は生ぜず，抵抗R2はその阻止能力を失う。
第８図は付加的な覆い電極D2（分割された覆い電極）
を有する例を示す。この場合ベースとコレクタとの接合
部（４・１）はほとんど完全に，酸化膜から分離された
金属によって覆われている。
を有する例を示す。この場合ベースとコレクタとの接合
部（４・１）はほとんど完全に，酸化膜から分離された
金属によって覆われている。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲルラッハ， アルフレート ドイツ連邦共和国 Ｄ−7410 ロイトリ ンゲン レムブラントシュトラーセ ２ (56)参考文献 特表 昭61−502087（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/06 H01L 29/73
Claims (10)
- 【請求項１】特定の導電型を有する基板とこの基板の主
表面内に拡散せしめられた逆の導電型の第１の領域とに
よって形成されている少なくとも１つのpn接合部と，こ
の第１の領域から間隔をおいて主表面内に拡散せしめら
れている基板と同じ導電型の濃くドーピングされた第２
の領域と，主表面を部分的に覆う少なくとも１つの不動
態化層とを有し，この不動態化層上には少なくとも１つ
の金属の覆い電極が取り付けられており，この覆い電極
は，第１の領域のポテンシャル値と基板の下面に構成さ
れた金属層のポテンシャル値との間の電圧ポテンシャル
に接続されている形式の半導体集積回路において，基板
がｎ型にドーピングされている集積回路の場合，覆い電
極（D1）が第１のｐ型にドーピングされている領域
（４）から間隔をおいて配置されていて,n型にドーピン
グされている第２の領域（５）と第２の領域（５）に接
している基板表面部分とを覆っているのに対し，基板が
ｐ型にドーピングされている集積回路の場合には，覆い
電極（D1）がｐ型にドーピングされている第２の領域
（５）から間隔をおいて配置されていて,n型にドーピン
グされている第１の領域（４）と第１の領域（４）に接
している基板表面部分とを覆っていることを特徴とする
半導体集積回路。 - 【請求項２】npn型トランジスタとして構成されている
集積回路のベース金属層（９）が第２の覆い電極（D2）
を形成しており，この第２の覆い電極はベース領域
（４）とこれに接している基板との間の縁範囲を覆って
いることを特徴とする請求項１記載の集積回路。 - 【請求項３】覆い電極（D1）が，第１の領域（４）と基
板（１）との間に接続された集積構成された分圧器（1
1）のタップ（12）に接続されていることを特徴とする
請求項１記載の集積回路。 - 【請求項４】分圧器を形成している抵抗（R1・R2）が降
服電圧の温度補償のために互いに異なってドーピングさ
れたシリコンから形成されていることを特徴とする請求
項３記載の集積回路。 - 【請求項５】抵抗（R1・R2）が条片状の抵抗（11）によ
って形成されており，この領域は，基板（１）内に拡散
せしめられていて，その端部で一面では第１の領域
（４）にかつ他面では第２の領域（５）に接触してお
り，かつ分圧器タップ（12）を除いて不働態化層（８）
によって覆われていることを特徴とする請求項３又は４
記載の集積回路。 - 【請求項６】npn型トランジスタとしての集積回路の場
合，第１の領域（４）と基板（１）との間に接続されて
いる分圧器の，一端部が基板（１）の下面の金属層
（３）のポテンシャルにある一方の分圧器抵抗（R1）が
覆い電極（D1）の金属層（７）によって覆われているの
に対し，他方の分圧器抵抗（R2）はこの金属層（７）に
よって覆われていないか，あるいはせいぜい部分的に覆
われていることを特徴とする請求項１から請求項５まで
のいずれか１項に記載の集積回路。 - 【請求項７】覆い電極（D1）を形成している金属層
（７）が，集積回路がnpn型トランジスタとして構成さ
れている場合，主表面（６）に形成されている第２の領
域（５）と基板（１）との間の接合部範囲を完全に覆っ
ていることを特徴とする請求項１から請求項６までのい
ずれか１項に記載の集積回路。 - 【請求項８】集積回路がnpn型トランジスタとして構成
されている場合，主表面（６）にある第２の領域（５）
と基板（１）との間の接合部範囲が，ベース（Ａ）とコ
レクタ（Ｋ）との間に接続されている分圧器の，ベース
に接続されている分圧器抵抗（R2）と向き合っている箇
所を除いて，覆い電極（D1）を形成している金属層
（７）によって覆われていることを特徴とする請求項１
から請求項６までのいずれか１項に記載の集積回路。 - 【請求項９】第１の領域（４）と条片状の抵抗（11）と
の間で，条片状の凹入部（5A）をなす第２の領域（５）
が基板（１）内に拡散せしめられており，この第２の領
域は第１の領域（４）と接触しておらず，条片状の抵抗
（11）とはせいぜい第２の領域（５）内への抵抗条片の
接続箇所の近くにおいて接触していることを特徴とする
請求項５から請求項８までのいずれか１項に記載の集積
回路。 - 【請求項１０】基板１の上方に位置する不働態化層
（８）が，第１の領域（４）と第２の領域（５・5A）と
の間の範囲内で，抵抗条片（11）と第２の領域（５・5
A）との間の範囲におけるよりも薄いことを特徴とする
請求項１から請求項９までのいずれか１項に記載の集積
回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4039662A DE4039662A1 (de) | 1990-12-12 | 1990-12-12 | Monolithisch integrierte halbleiteranordnung |
| DE4039662.2 | 1990-12-12 | ||
| PCT/DE1991/000909 WO1992010855A1 (de) | 1990-12-12 | 1991-11-19 | Monolithisch integrierte halbleiteranordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06503444A JPH06503444A (ja) | 1994-04-14 |
| JP3236290B2 true JP3236290B2 (ja) | 2001-12-10 |
Family
ID=6420146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51797891A Expired - Fee Related JP3236290B2 (ja) | 1990-12-12 | 1991-11-19 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5449949A (ja) |
| EP (1) | EP0561809B1 (ja) |
| JP (1) | JP3236290B2 (ja) |
| DE (2) | DE4039662A1 (ja) |
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| WO (1) | WO1992010855A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4343140B4 (de) * | 1993-12-17 | 2009-12-03 | Robert Bosch Gmbh | Halbleiteranordnung zur Beeinflussung der Durchbruchsspannung von Transistoren |
| DE19526902A1 (de) * | 1995-07-22 | 1997-01-23 | Bosch Gmbh Robert | Monolithisch integrierte planare Halbleiteranordnung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3227536A1 (de) * | 1982-01-20 | 1983-07-28 | Robert Bosch Gmbh, 7000 Stuttgart | Darlington-transistorschaltung |
| US4916494A (en) * | 1984-05-04 | 1990-04-10 | Robert Bosch Gmbh | Monolithic integrated planar semiconductor system and process for making the same |
| DE3417474A1 (de) * | 1984-05-11 | 1985-11-14 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte planare halbleiteranordnung |
-
1990
- 1990-12-12 DE DE4039662A patent/DE4039662A1/de not_active Withdrawn
-
1991
- 1991-11-19 WO PCT/DE1991/000909 patent/WO1992010855A1/de active IP Right Grant
- 1991-11-19 US US08/074,874 patent/US5449949A/en not_active Expired - Fee Related
- 1991-11-19 JP JP51797891A patent/JP3236290B2/ja not_active Expired - Fee Related
- 1991-11-19 DE DE59107560T patent/DE59107560D1/de not_active Expired - Fee Related
- 1991-11-19 EP EP91919865A patent/EP0561809B1/de not_active Expired - Lifetime
- 1991-11-19 ES ES91919865T patent/ES2084836T3/es not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| DE59107560D1 (de) | 1996-04-18 |
| ES2084836T3 (es) | 1996-05-16 |
| EP0561809A1 (de) | 1993-09-29 |
| WO1992010855A1 (de) | 1992-06-25 |
| DE4039662A1 (de) | 1992-06-17 |
| US5449949A (en) | 1995-09-12 |
| EP0561809B1 (de) | 1996-03-13 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |