JPS5878452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5878452A JPS5878452A JP17690081A JP17690081A JPS5878452A JP S5878452 A JPS5878452 A JP S5878452A JP 17690081 A JP17690081 A JP 17690081A JP 17690081 A JP17690081 A JP 17690081A JP S5878452 A JPS5878452 A JP S5878452A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ζｏ＠＠ｄ、、ＮＰＮ ）ツンジスタの＝レクタに対す
る保一対策０１１ＩＡされた銀半Ｉｌ＃−装置に関する
− 従来よｈ％モノリシフタパイ４−ツ集積回踏装置に訃け
るＮＰＮ ）ランジスタＯコレクタ出力端、特にオープ
ンコレクタ出力端には、プラスおよびマイｔスｔ−ジに
対する保腰対策を施すことが要求され、マイｔスナージ
に対しては、第１−に示すように、マイナスサージに対
して順方向としたダイオ−１’ＪＪを介して、出力ＮＰ
Ｎ ）ランジスタ１ｅの出力端となる＝レタタ１１を接
地電源に接続する。すなわち、出力端１４１ｇ＠絖され
た負荷よ）発生し喪！イナスナージ電圧を鑞濱接地電位
すなわち！イナスメイオー２２１の順方向電圧となる電
位にクランプする％Ｏ″ｅあるΦ ζｔ）ｑイナスナージに対す石保饅対策は、篭ノリＳ／
、りｄイ４−ツの集積回路において％特別ｏｌｋ有面積
を取る必要がなく構成することがで自る・すなわち、シ
リーンのテップ上に形威畜れえ出力Ｎ？Ｍ ）ツンジス
タにおいて、そのコレタタコンタＩト部となる一ンディ
ンダΔツドＯ″ＦＯｘ形領域に高員度ＯＮ形不純物の拡
散（例えば工電νり拡散）を行なえばよい、このように
すると、アイソレイク肩ンＰ＋領域が１１１地電位に設
定１れている丸めにアノードを接地され、★ソードをコ
レクルＫ豪続され良状態のダイオードが形成されるので
ある。
る保一対策０１１ＩＡされた銀半Ｉｌ＃−装置に関する
− 従来よｈ％モノリシフタパイ４−ツ集積回踏装置に訃け
るＮＰＮ ）ランジスタＯコレクタ出力端、特にオープ
ンコレクタ出力端には、プラスおよびマイｔスｔ−ジに
対する保腰対策を施すことが要求され、マイｔスナージ
に対しては、第１−に示すように、マイナスサージに対
して順方向としたダイオ−１’ＪＪを介して、出力ＮＰ
Ｎ ）ランジスタ１ｅの出力端となる＝レタタ１１を接
地電源に接続する。すなわち、出力端１４１ｇ＠絖され
た負荷よ）発生し喪！イナスナージ電圧を鑞濱接地電位
すなわち！イナスメイオー２２１の順方向電圧となる電
位にクランプする％Ｏ″ｅあるΦ ζｔ）ｑイナスナージに対す石保饅対策は、篭ノリＳ／
、りｄイ４−ツの集積回路において％特別ｏｌｋ有面積
を取る必要がなく構成することがで自る・すなわち、シ
リーンのテップ上に形威畜れえ出力Ｎ？Ｍ ）ツンジス
タにおいて、そのコレタタコンタＩト部となる一ンディ
ンダΔツドＯ″ＦＯｘ形領域に高員度ＯＮ形不純物の拡
散（例えば工電νり拡散）を行なえばよい、このように
すると、アイソレイク肩ンＰ＋領域が１１１地電位に設
定１れている丸めにアノードを接地され、★ソードをコ
レクルＫ豪続され良状態のダイオードが形成されるので
ある。
一方、！ラスナージに対する保護は、例えば第２図に示
すように、出方ＮＰＮ ）ッンジスタ１＃のコレクタ１
３は低抵抗１ξを直列に介して負荷の接続されるべき出
力端ｚ４に１１続する。
すように、出方ＮＰＮ ）ッンジスタ１＃のコレクタ１
３は低抵抗１ξを直列に介して負荷の接続されるべき出
力端ｚ４に１１続する。
ここで線、負荷側で生じたプラスサージ電流を低抵抗１
ｅで制限し、トッン？スタｌ＃のコレクタを保護すみよ
うになりている。
ｅで制限し、トッン？スタｌ＃のコレクタを保護すみよ
うになりている。
こｏｔ−ジ保護のため０抵抗ｆｉｌＯＩ＆＄ｌｌ路にお
ける構１例を第３図（ａ）および第３ｓ伽）に示す・第
８ｗ１（ａ）はペース拡散抵抗を利用し良も□で、Ｐ形
シリｘｉン基１［ＪＣ）１１面Ｋ Ｎ ｙ／ＩＩｚ ｔ
／ 命Ｖヤル層１を成長させ、さらにその表面よｐＰ
形不純物を拡散して形成したアイソレイシ■ンＰ＋領域
１ａｍｌｂを設けであるφこのアイソレイシ嘗ンＰ領域
Ｊａ＃ＪｂＫよりて囲まれ九に形エビタ中シャル層０島
ＪａＯ中に１Ｐ形不純物を拡散し、ペース拡散領域４を
設け、そ０ベース拡散領域４内に適轟な間隔をもって形
成されえ電極＠Ｉｓ、ｌｂをΔターニングして設ける・
ζＯようにして、電極＠ｌａ、５ｂ間のペース拡散領域
４を抵抗体とするものである・館Ｓ図（−は、工ζツタ
拡散抵抗を利用したもので、上記２Ｍ様に形成され九島
Ｊ ａ ＫＰ形不、 鈍物を拡散（ペース拡散）シ、
この拡散によって形成されたｐ影領域４の上からＮ形不
鈍物の拡散（工ζ、タ拡散）を行ない、このようにして
形成されえ工１．メ拡散領域６の両端部に電極１ｍ、１
ｂをｄターニングして設け、この電＠ Ｊ ａ ａ ｌ
ｈ Ｏ［０工電ツタ拡散領域６を抵抗とするものであ
る。
ける構１例を第３図（ａ）および第３ｓ伽）に示す・第
８ｗ１（ａ）はペース拡散抵抗を利用し良も□で、Ｐ形
シリｘｉン基１［ＪＣ）１１面Ｋ Ｎ ｙ／ＩＩｚ ｔ
／ 命Ｖヤル層１を成長させ、さらにその表面よｐＰ
形不純物を拡散して形成したアイソレイシ■ンＰ＋領域
１ａｍｌｂを設けであるφこのアイソレイシ嘗ンＰ領域
Ｊａ＃ＪｂＫよりて囲まれ九に形エビタ中シャル層０島
ＪａＯ中に１Ｐ形不純物を拡散し、ペース拡散領域４を
設け、そ０ベース拡散領域４内に適轟な間隔をもって形
成されえ電極＠Ｉｓ、ｌｂをΔターニングして設ける・
ζＯようにして、電極＠ｌａ、５ｂ間のペース拡散領域
４を抵抗体とするものである・館Ｓ図（−は、工ζツタ
拡散抵抗を利用したもので、上記２Ｍ様に形成され九島
Ｊ ａ ＫＰ形不、 鈍物を拡散（ペース拡散）シ、
この拡散によって形成されたｐ影領域４の上からＮ形不
鈍物の拡散（工ζ、タ拡散）を行ない、このようにして
形成されえ工１．メ拡散領域６の両端部に電極１ｍ、１
ｂをｄターニングして設け、この電＠ Ｊ ａ ａ ｌ
ｈ Ｏ［０工電ツタ拡散領域６を抵抗とするものであ
る。
ｒｔ−ｏように抵抗を出力トランジスタのコレクタに直
列に播入する保護対策は、抵抗を形成する丸めの専用の
ス（−スを集積回路中に取る必Ｉ！がある。
列に播入する保護対策は、抵抗を形成する丸めの専用の
ス（−スを集積回路中に取る必Ｉ！がある。
ｌＩ４１ｉｌＩｌハ、ダイオードを利用したグラスサー
ジに対する保−ａｉ＊ｏ−例で、出カドランシスｐｘｏ
ｏ崗力端１４となるコレクタ１３とプラスミーライｙ七
ｔ）８Ｋｍ護用のダイオード１１をｆラスｔ−ジに対し
て層方向となるように接続する。ζＯメイオード１ｒは
、ｌツス電源電圧およびダイオードｌＦの順方向電生を
すれヤれＶｇ：ｓＶ？七すゐと１、出力端Ｊ４０端子電
圧が「Ｖｏｃ＋ＶｙＪを超えないようにサージ電圧をク
ランプするものである。こＯメイオーＰＪ ｒｅ）集積
回路における構造は第８１１に示すよう？ＩＣ１ｋる。
ジに対する保−ａｉ＊ｏ−例で、出カドランシスｐｘｏ
ｏ崗力端１４となるコレクタ１３とプラスミーライｙ七
ｔ）８Ｋｍ護用のダイオード１１をｆラスｔ−ジに対し
て層方向となるように接続する。ζＯメイオード１ｒは
、ｌツス電源電圧およびダイオードｌＦの順方向電生を
すれヤれＶｇ：ｓＶ？七すゐと１、出力端Ｊ４０端子電
圧が「Ｖｏｃ＋ＶｙＪを超えないようにサージ電圧をク
ランプするものである。こＯメイオーＰＪ ｒｅ）集積
回路における構造は第８１１に示すよう？ＩＣ１ｋる。
すなわち、島ｊ１にＰｙ＃不純物を拡散し、ダイオード
ｌｒＯアノードとなるＰ影領域７を形成し、とＯＰ形領
領域１ル適轟な間隔をもりて、ダイオード１１のカンー
ドとなるＮ影領域８を形成する。そして）上記Ｐ影領域
１とＮ影領域ａのそれぞれに電極９ｍ、＃ｂを／譬ター
ニングし、それぞれメイオーＰＣ）アノーｒ＠電極、カ
ンード側電極とすゐものである。
ｌｒＯアノードとなるＰ影領域７を形成し、とＯＰ形領
領域１ル適轟な間隔をもりて、ダイオード１１のカンー
ドとなるＮ影領域８を形成する。そして）上記Ｐ影領域
１とＮ影領域ａのそれぞれに電極９ｍ、＃ｂを／譬ター
ニングし、それぞれメイオーＰＣ）アノーｒ＠電極、カ
ンード側電極とすゐものである。
このように、第４図に示す回路として％−ゾラスナージ
保護用メイオーｙｘ ｙｏ専用の面積を集積回路中に取
る必要がある。まえ、上記２例０１−ジに対する保護対
策は、単にチ。
保護用メイオーｙｘ ｙｏ専用の面積を集積回路中に取
る必要がある。まえ、上記２例０１−ジに対する保護対
策は、単にチ。
！上で一定の面積を占有して保護用の抵抗１−中ダイオ
ーＰＩＦを形成する必要があゐばかｐでなく、＃ｌ２ａ
ｌｌで示した上記第１の対策は、例えＩｄ出力Ｆツンジ
スメ１ｏの負竺が。タンク回路Ｏ場合、サージ保護用の
抵抗１６によってｑが低下してし壜−１単なる抵抗負荷
が接続される場合でも、保護用抵抗・１＃によってトラ
ンジスＩＪＪｔＪｌ’イ／が影響を受ける欠点がある。
ーＰＩＦを形成する必要があゐばかｐでなく、＃ｌ２ａ
ｌｌで示した上記第１の対策は、例えＩｄ出力Ｆツンジ
スメ１ｏの負竺が。タンク回路Ｏ場合、サージ保護用の
抵抗１６によってｑが低下してし壜−１単なる抵抗負荷
が接続される場合でも、保護用抵抗・１＃によってトラ
ンジスＩＪＪｔＪｌ’イ／が影響を受ける欠点がある。
さらに、毫ノリジッタ集積回路上に形成される抵抗は、
抵抗値にパラツキが多く、このパラツキを許容できｆｋ
−場合がある。
抵抗値にパラツキが多く、このパラツキを許容できｆｋ
−場合がある。
さ＆に％第４図で示した上記第２の対策では、シランジ
スタフ６０ａｓ、力＠１４に接続畜れる負荷がＬｊＬ荷
などＯ場合、電源電圧ｖ＠＊以上の電圧て―作で亀な−
などＯ欠点かありた・ この発＠紘上記のような点に＠み＆されえもの、で、；
レクタを出力とするＮＰＮトランジスタＯプラス？−１
７に対する保−を、チ、ｆ上に保護対策専用のａｍを占
有することなくａｍする亭導体装置を提供しようとする
ものである。
スタフ６０ａｓ、力＠１４に接続畜れる負荷がＬｊＬ荷
などＯ場合、電源電圧ｖ＠＊以上の電圧て―作で亀な−
などＯ欠点かありた・ この発＠紘上記のような点に＠み＆されえもの、で、；
レクタを出力とするＮＰＮトランジスタＯプラス？−１
７に対する保−を、チ、ｆ上に保護対策専用のａｍを占
有することなくａｍする亭導体装置を提供しようとする
ものである。
以下ｌ１面を参照して、この発明の一実施例を製造過程
に基づ自説用する。ｔず第６図−）に示すように、Ｐ彫
工鈍物をドータしたシリコン基板１１を構成し、このシ
リーン基板１１０表面にシリコン酸化膜を形成して写真
蝕刻法を用いて／ダターニングし、ノｆター二ンダされ
九部分にＮ彫工鈍物を熱拡散させ、上記シリコン酸化膜
を除去して第６図（ｂ）に示すようなＮ十鳳込層１＃を
形成する。
に基づ自説用する。ｔず第６図−）に示すように、Ｐ彫
工鈍物をドータしたシリコン基板１１を構成し、このシ
リーン基板１１０表面にシリコン酸化膜を形成して写真
蝕刻法を用いて／ダターニングし、ノｆター二ンダされ
九部分にＮ彫工鈍物を熱拡散させ、上記シリコン酸化膜
を除去して第６図（ｂ）に示すようなＮ十鳳込層１＃を
形成する。
そして、第６ｗＡ（・）に示すようにそ４ＤＩＩＩＩＫ
Ｎ形工♂タ中シャル層１０を成長させる。こＯＮ形エビ
タ中シャル層２０には、ノ１ターニング手段を用いてＰ
彫工鈍物を熱拡散し、第ｇｓＩ（４）に示すようなアイ
ソレイシ■ンＰ領域２１畠。
Ｎ形工♂タ中シャル層１０を成長させる。こＯＮ形エビ
タ中シャル層２０には、ノ１ターニング手段を用いてＰ
彫工鈍物を熱拡散し、第ｇｓＩ（４）に示すようなアイ
ソレイシ■ンＰ領域２１畠。
１１ｂを形成する。こＯアイソレイシ■ｙＰ”領域Ｊ
Ｊ ａ ｐ Ｊ Ｊ ｂは、一般のトランジスタにおけ
石場合と異なｐ１図中破線で囲まれた部分２２畠、ｚｘ
ｂＫ示すように、Ｐ形シリコン基板１１に′達する付近
でＮ＋鳳込層１ｇと接する部分が形成されている。
Ｊ ａ ｐ Ｊ Ｊ ｂは、一般のトランジスタにおけ
石場合と異なｐ１図中破線で囲まれた部分２２畠、ｚｘ
ｂＫ示すように、Ｐ形シリコン基板１１に′達する付近
でＮ＋鳳込層１ｇと接する部分が形成されている。
このようにして、アイソレイシ■ンＰ 領域１１ｍｍ２
ｘｂ形威後、ペース拡散および二書、り拡散を行ない第
・ｌｌＩ←）に示すよりなＮＰＮ ）ツンシスタ構造を
形成する。ζこで、２２゜ｘ ｓ 、 ｘ ４紘ＩＭに
ペース、ニオツタ、；レクタとなゐ、なｓＰｌｇｌでは
酸化シリコン膜、電極などは省略しである。
ｘｂ形威後、ペース拡散および二書、り拡散を行ない第
・ｌｌＩ←）に示すよりなＮＰＮ ）ツンシスタ構造を
形成する。ζこで、２２゜ｘ ｓ 、 ｘ ４紘ＩＭに
ペース、ニオツタ、；レクタとなゐ、なｓＰｌｇｌでは
酸化シリコン膜、電極などは省略しである。
上記Ｏようにして形成され九ＮＰＮ ）ランジスタを模
式的に示し丸もＯが第７図である。前述しえように、ア
イソレイシ請ンＰ＋拡散領域がシリ謬ンＪ！１［ＪＪＫ
達する付近で、Ｎ＋鳳込層１＃とアイソレイシ謬ンデ１
領域ＪＪａ、ＪＪｂとが績触している。ｔえ、一般にア
インレイシ■ンＰ領域ｊＪａ、ＪＪｋ状接地されておｐ
１従りて、閣中破−で囲む部分１１＆、２１ｂのＰＨ接
舎紘、アノードを接地され、カソードがトランジスタの
；レタタに接続され九ツェナー〆イオーｒとｔｋる。す
なわち、この第７図に示し大構造Ｏ集積回路の勢偵ａ賂
は縞８図に示すようにな為、こＯｙａａ ？−メイオー
ｙｘｘのツェナー電圧社、ＰＮ１１金境界面近傍の不純
物員度で決定されるＯで、Ｎ＋纏込層１＃とアイソレイ
シ■ンＰ＋拡散領域１１ｈ、Ｉｌｂの不純物湊度を適幽
に選ぶことによ！１、ｒ ＢＹ Ｊからｒ Ｓｏ Ｖ
Ｊ程度の範囲内で比較的精度良くツェナー電圧を選択す
ることができる。
式的に示し丸もＯが第７図である。前述しえように、ア
イソレイシ請ンＰ＋拡散領域がシリ謬ンＪ！１［ＪＪＫ
達する付近で、Ｎ＋鳳込層１＃とアイソレイシ謬ンデ１
領域ＪＪａ、ＪＪｂとが績触している。ｔえ、一般にア
インレイシ■ンＰ領域ｊＪａ、ＪＪｋ状接地されておｐ
１従りて、閣中破−で囲む部分１１＆、２１ｂのＰＨ接
舎紘、アノードを接地され、カソードがトランジスタの
；レタタに接続され九ツェナー〆イオーｒとｔｋる。す
なわち、この第７図に示し大構造Ｏ集積回路の勢偵ａ賂
は縞８図に示すようにな為、こＯｙａａ ？−メイオー
ｙｘｘのツェナー電圧社、ＰＮ１１金境界面近傍の不純
物員度で決定されるＯで、Ｎ＋纏込層１＃とアイソレイ
シ■ンＰ＋拡散領域１１ｈ、Ｉｌｂの不純物湊度を適幽
に選ぶことによ！１、ｒ ＢＹ Ｊからｒ Ｓｏ Ｖ
Ｊ程度の範囲内で比較的精度良くツェナー電圧を選択す
ることができる。
従って、ツェナー電圧を適轟な値に設定すれｉｆ、ＮＰ
Ｎ）９２ジスタのコレクタ端子１４にノラスサージが入
力しても、ペース・＝レクタ間の水平方向の空乏層がコ
レクメコンタクト部。
Ｎ）９２ジスタのコレクタ端子１４にノラスサージが入
力しても、ペース・＝レクタ間の水平方向の空乏層がコ
レクメコンタクト部。
ｌ影領域に達するよ〉以前にこのツ、ナーメイオード２
１０グレーク〆クンが生じ、ｔ−ジ電流を接地側に吸収
する。しかも、マイナスサージに対しても、ツエナーメ
イオーｙｘＪＯ願方向電流として吸収する。
１０グレーク〆クンが生じ、ｔ−ジ電流を接地側に吸収
する。しかも、マイナスサージに対しても、ツエナーメ
イオーｙｘＪＯ願方向電流として吸収する。
すなわち、ＮＰＮ ）フンジスメＪ０のサージ電圧から
の保護作用をするツェナーダイオード２ｊは、）ＩＩＰ
Ｎ ）ランジス！１００Ｎ”ｉｌ込層１＃と、７１ルイ
ＶＮン？１領域１１ａ、１１ｂｔ−利用して構成される
。従って保護用メイオード専用のスペースをチッｌ上に
取らずに、サージに対する保■を施してｔｈ）ランゾス
タと同じ占有Ｉｉ積で保■用ツ、を一メイオード付のト
ランジスタを構成で１為。
の保護作用をするツェナーダイオード２ｊは、）ＩＩＰ
Ｎ ）ランジス！１００Ｎ”ｉｌ込層１＃と、７１ルイ
ＶＮン？１領域１１ａ、１１ｂｔ−利用して構成される
。従って保護用メイオード専用のスペースをチッｌ上に
取らずに、サージに対する保■を施してｔｈ）ランゾス
タと同じ占有Ｉｉ積で保■用ツ、を一メイオード付のト
ランジスタを構成で１為。
第９図は他ＯＩＩ論例を示すもので、シリーｙ基＠ Ｊ
＃ Ｋ夏＋纏込層１＃を形成すると同時に、ζＯＮ十
厘込層１１ｔ）縁部ＫＰ形不純物を拡散させ、高ＩＩＪ
ＩＩ？デ十厘込領域ｊ Ｊ ａ ＃ ｊ Ｊ ｂを形成
しておき、この後、前実施例と同様の工程によりてＭＰ
Ｎ ）ツンジスタを形成したものである。
＃ Ｋ夏＋纏込層１＃を形成すると同時に、ζＯＮ十
厘込層１１ｔ）縁部ＫＰ形不純物を拡散させ、高ＩＩＪ
ＩＩ？デ十厘込領域ｊ Ｊ ａ ＃ ｊ Ｊ ｂを形成
しておき、この後、前実施例と同様の工程によりてＭＰ
Ｎ ）ツンジスタを形成したものである。
すなわち、アイソレイシ■ン１１域形成工程のｆｌｋｌ
＆１ｌｌｌＫ−４１１ＫＪｌ込ン”ｔ’６５ ＊ Ｐ”
ｌｌ込領域ｊＪａ、ｊａｂ（）Ｐ彫工鈍物を拡散させ、
Ｎ彫工♂タキシャに層１−の表面から拡散形成されるア
イソレイＶ■ンＰ＋領域ＪＪａ、ｊＪｂとＰ＋渥送込領
域１８ｍｊａｂとを一体化畜せ、ツ。
＆１ｌｌｌＫ−４１１ＫＪｌ込ン”ｔ’６５ ＊ Ｐ”
ｌｌ込領域ｊＪａ、ｊａｂ（）Ｐ彫工鈍物を拡散させ、
Ｎ彫工♂タキシャに層１−の表面から拡散形成されるア
イソレイＶ■ンＰ＋領域ＪＪａ、ｊＪｂとＰ＋渥送込領
域１８ｍｊａｂとを一体化畜せ、ツ。
ナーＩイオード１７１１６ｍ地されたアノード部を形成
する・そして、Ｎ十鳳込層１＃をコレクタに接続された
ツ、ｔ−メイオード１１０カソードとするもＯである。
する・そして、Ｎ十鳳込層１＃をコレクタに接続された
ツ、ｔ−メイオード１１０カソードとするもＯである。
ヒのようなツェナーダイオードを用い九ＮＰＮ） Ｙ
ｙ ｓ）スタｏ４１ｉｓｉ対策は、上記Ｏようなチ。
ｙ ｓ）スタｏ４１ｉｓｉ対策は、上記Ｏようなチ。
！上での占有面積上の利点ばかルでなく、つぎのような
利点がある。ｔず、出力のコレクタに第２図で示したよ
うな抵抗１６が直列に存在しないために、タンク回路な
どを接続して％Ｑを下げるととがない、そして、保ＩＩ
Ｏ限界電圧として、「５ｖ」からｒｔ５０ＶＪ程度Ｏｙ
ｍｔ−電圧を任意に設定でき、目的に合わせた保護対策
を施ζすことができる拳同様に、Ｌ負荷などを接続して
、集積回路のｌツス電源電圧ＶＣ＠以上の；レクタ電圧
でトランジスタを動作させることも可能であシ、また、
マイナスサージに対しても有効とすみことがで亀る。
利点がある。ｔず、出力のコレクタに第２図で示したよ
うな抵抗１６が直列に存在しないために、タンク回路な
どを接続して％Ｑを下げるととがない、そして、保ＩＩ
Ｏ限界電圧として、「５ｖ」からｒｔ５０ＶＪ程度Ｏｙ
ｍｔ−電圧を任意に設定でき、目的に合わせた保護対策
を施ζすことができる拳同様に、Ｌ負荷などを接続して
、集積回路のｌツス電源電圧ＶＣ＠以上の；レクタ電圧
でトランジスタを動作させることも可能であシ、また、
マイナスサージに対しても有効とすみことがで亀る。
以上のように１この発明によれば、例えばパイー−ツ集
積回路チッグにおけるＲＮトランジスタＯＮ＋堀送込層
、そＯアイソ、レイシーンＰ＋領域とｔ−接触させるこ
とによル、プラス賃−ジ吸収用ツ、ナーダイオーＪをそ
の専用Ｏ面積をチッ！上で龜るヒとま（ＮＰＮ ）フン
ジス１０ｊレクタ回路に形成することができ、効果的１
１ｃｆ鏝効果を有する半導体装置が得られるものである
。
積回路チッグにおけるＲＮトランジスタＯＮ＋堀送込層
、そＯアイソ、レイシーンＰ＋領域とｔ−接触させるこ
とによル、プラス賃−ジ吸収用ツ、ナーダイオーＪをそ
の専用Ｏ面積をチッ！上で龜るヒとま（ＮＰＮ ）フン
ジス１０ｊレクタ回路に形成することができ、効果的１
１ｃｆ鏝効果を有する半導体装置が得られるものである
。
第１図および一２図は従来のサージ保＠ａ路を説明する
回路図、第３１１（ａ） 、伽）はそれぞれ上記保護回
路を有する半導体装置の構造を示す図、第４図は従来０
７’ツスサ一ジ保譲回路を１！明する回路図、第５図は
この保１１０！路を有する半導体装置の構造を示す図、
第＠１１（４〜（・）はζＯ発明の一実施例（係る半導
体装置の製造過程を説明する図、籐７図はその構造を示
す図、第８図はその等価回路を示す回路図、第９図はこ
Ｏ発明の他の実施例を説明する構造図である。 １０−・ＮＰＮ ）ランジスタ、１８・・・Ｐ形シリコ
ン基板、１ｇ・−Ｎ＋瀝込層、Ｊ Ｄ−Ｎ＋ニー／中シ
ヤル層、２ Ｊ ａ ａ Ｊ Ｊ ｂ・・・アイソレイ
シーンＰ＋領域、２ｄｓｌｌ＊、１１ｂ”−ツ、？−ダ
イオード、Ｉａｍ、ｌ１ｂ−・・Ｐ＋麿送込領域第１図
、第２図 １ 第３Ｗ！Ｊ （ａｌ） （ｂ） 第４１ｔ ’！！５図 第６図
回路図、第３１１（ａ） 、伽）はそれぞれ上記保護回
路を有する半導体装置の構造を示す図、第４図は従来０
７’ツスサ一ジ保譲回路を１！明する回路図、第５図は
この保１１０！路を有する半導体装置の構造を示す図、
第＠１１（４〜（・）はζＯ発明の一実施例（係る半導
体装置の製造過程を説明する図、籐７図はその構造を示
す図、第８図はその等価回路を示す回路図、第９図はこ
Ｏ発明の他の実施例を説明する構造図である。 １０−・ＮＰＮ ）ランジスタ、１８・・・Ｐ形シリコ
ン基板、１ｇ・−Ｎ＋瀝込層、Ｊ Ｄ−Ｎ＋ニー／中シ
ヤル層、２ Ｊ ａ ａ Ｊ Ｊ ｂ・・・アイソレイ
シーンＰ＋領域、２ｄｓｌｌ＊、１１ｂ”−ツ、？−ダ
イオード、Ｉａｍ、ｌ１ｂ−・・Ｐ＋麿送込領域第１図
、第２図 １ 第３Ｗ！Ｊ （ａｌ） （ｂ） 第４１ｔ ’！！５図 第６図
Claims (1)
- Ｐ形シＶプｙ基板と、その基板上に成長形成されたＮ形
シリ榊ンエビタ中シャに層と、そＯＮ形シリコン工町タ
中シャル層に形成され良Ｐ形ペース領域およびＮ彫工ｔ
ｙタ領域と、上記Ｎｙ＃工♂タキシャル層を囲むアイソ
レイシ冒ンＰ＋領域と、上記アイソレイＶ冒ンＰ＋領域
に接するように形成されその境界面・付近が！ツスサー
５ｅｌｌ収用ツェナーメイオーｒとなるＮ十置込層とを
具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17690081A JPS5878452A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17690081A JPS5878452A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878452A true JPS5878452A (ja) | 1983-05-12 |
| JPS6230703B2 JPS6230703B2 (ja) | 1987-07-03 |
Family
ID=16021711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17690081A Granted JPS5878452A (ja) | 1981-11-04 | 1981-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878452A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0090738A2 (en) * | 1982-03-30 | 1983-10-05 | Fujitsu Limited | Semiconductor device |
| JPS60142562A (ja) * | 1983-12-29 | 1985-07-27 | New Japan Radio Co Ltd | 半導体装置 |
| JPS60142563A (ja) * | 1983-12-29 | 1985-07-27 | New Japan Radio Co Ltd | 半導体装置 |
| JPH04112018U (ja) * | 1991-03-13 | 1992-09-29 | 九州日立マクセル株式会社 | 収納箱 |
| FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103759U (ja) * | 1977-12-30 | 1979-07-21 |
-
1981
- 1981-11-04 JP JP17690081A patent/JPS5878452A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103759U (ja) * | 1977-12-30 | 1979-07-21 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0090738A2 (en) * | 1982-03-30 | 1983-10-05 | Fujitsu Limited | Semiconductor device |
| JPS60142562A (ja) * | 1983-12-29 | 1985-07-27 | New Japan Radio Co Ltd | 半導体装置 |
| JPS60142563A (ja) * | 1983-12-29 | 1985-07-27 | New Japan Radio Co Ltd | 半導体装置 |
| JPH04112018U (ja) * | 1991-03-13 | 1992-09-29 | 九州日立マクセル株式会社 | 収納箱 |
| FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
| US5336920A (en) * | 1992-03-20 | 1994-08-09 | Sgs-Thomson Microelectronics S.A. | Buried avalanche diode having laterally adjacent semiconductor layers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230703B2 (ja) | 1987-07-03 |
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