JPS6132545A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6132545A JPS6132545A JP15437184A JP15437184A JPS6132545A JP S6132545 A JPS6132545 A JP S6132545A JP 15437184 A JP15437184 A JP 15437184A JP 15437184 A JP15437184 A JP 15437184A JP S6132545 A JPS6132545 A JP S6132545A
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- JP
- Japan
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- type
- film
- epitaxial layer
- grooves
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁体分離を有する半導体集積回路の製造方法
に関する。
に関する。
従来例の構成とその問題点
ＬＳＩの高密度化、高速度化をはかるために絶縁体分離
が用いられている。
が用いられている。
従来の絶縁体分離を用いたバイポーラＬＳＩの製造方法
を第１図Ａ−Ｄに示す。
を第１図Ａ−Ｄに示す。
ｐ形基板１の能動素子形成領域にヒンを拡散した♂形埋
込領域２を形成し、分離形成領域にボロンをイオン注入
したｐ＋形領領域３形成する。そしてｎ形のエピタキシ
アル層４を１．５μｍ成長させ、厚さ０．１ ｐｍの３
１０２膜５厚さ０．１ ｐｒｎの５１３Ｎ４膜６を形成
する。そしてホトレジスト膜７をマスクにして分離形成
領域の５１３Ｎ４膜６、ＳｉＯ２膜５を除去シ、さらに
約０．５μｍのエピタキシアル層４を除去して溝８を形
成する（第１図Ａ）。
込領域２を形成し、分離形成領域にボロンをイオン注入
したｐ＋形領領域３形成する。そしてｎ形のエピタキシ
アル層４を１．５μｍ成長させ、厚さ０．１ ｐｍの３
１０２膜５厚さ０．１ ｐｒｎの５１３Ｎ４膜６を形成
する。そしてホトレジスト膜７をマスクにして分離形成
領域の５１３Ｎ４膜６、ＳｉＯ２膜５を除去シ、さらに
約０．５μｍのエピタキシアル層４を除去して溝８を形
成する（第１図Ａ）。
次にホトレジスト膜７を除去し溝８の側面に厚さ０．１
ｐｍの３１０２膜９、厚さα１／ｌａのＳｉ３Ｎ４膜
１゜を形成する（第１図Ｂ）。
ｐｍの３１０２膜９、厚さα１／ｌａのＳｉ３Ｎ４膜
１゜を形成する（第１図Ｂ）。
次に１０００°Ｃの高圧水蒸気中で酸化するとエピタキ
シアル層４が露出している溝８の底部から酸化が進み、
αε声揮さのエピタキシアル層４を消費して厚さ１μｍ
のＳｉＯ２膜１１全１１して溝８を埋める。同時にｐ”
ＪＩｔ領域３のボロンがエピタキシアル層４中に約０．
３μｍ 拡散してｐ影領域１２が形成される（第１図Ｃ
）。
シアル層４が露出している溝８の底部から酸化が進み、
αε声揮さのエピタキシアル層４を消費して厚さ１μｍ
のＳｉＯ２膜１１全１１して溝８を埋める。同時にｐ”
ＪＩｔ領域３のボロンがエピタキシアル層４中に約０．
３μｍ 拡散してｐ影領域１２が形成される（第１図Ｃ
）。
次にｐ＋形のベース領域１３．１４を形成する（第１図
Ｄ）。
Ｄ）。
丈記工程ではＳｉＯ２膜１１膜下１直下であるためコレ
クタ領域１５．１６間を分離することができない。
クタ領域１５．１６間を分離することができない。
第２図に示すようにｐＳ領域３のボロン濃度を上げてＳ
１０２膜１１直下にｐ影領域１７を形成すると、ＦＶ
り・り領域１５．１６間を分離することができる７＋ｉ
、ｐ’７ｆｔベース領域１３、ｎ形コレクタ領域１６、
ｐ形基板１の間の寄生ｐ−ｎ−ｐ）ランジスタのｈＦＥ
が高くなる。
１０２膜１１直下にｐ影領域１７を形成すると、ＦＶ
り・り領域１５．１６間を分離することができる７＋ｉ
、ｐ’７ｆｔベース領域１３、ｎ形コレクタ領域１６、
ｐ形基板１の間の寄生ｐ−ｎ−ｐ）ランジスタのｈＦＥ
が高くなる。
さらに、第３図に示すようにｎ１埋込領域２の不純物濃
度を上げてヒソをエピタキシアル層４中に拡散させてｎ
＋形領領域１８形成すればコレクタ領域１６．１６間は
分離できるし、ｐ影領域１７は♂影領域１８で囲まれる
ため寄生Ｐ−ｎ−ｐ）ランジスタのベース領域の不純物
濃度が上るためｈＦＥ は低下する。ところがｐ怖ベー
ス領域１３と♂影領域１８ではさまれたｎ形のコレクタ
領域１５の厚さＸが小さくなるためコレクタ１６とベー
ス１３間の逆方向耐圧が低下するという問題がある。
度を上げてヒソをエピタキシアル層４中に拡散させてｎ
＋形領領域１８形成すればコレクタ領域１６．１６間は
分離できるし、ｐ影領域１７は♂影領域１８で囲まれる
ため寄生Ｐ−ｎ−ｐ）ランジスタのベース領域の不純物
濃度が上るためｈＦＥ は低下する。ところがｐ怖ベー
ス領域１３と♂影領域１８ではさまれたｎ形のコレクタ
領域１５の厚さＸが小さくなるためコレクタ１６とベー
ス１３間の逆方向耐圧が低下するという問題がある。
発明の目的
本発明はこのような従来の問題に鑑み、寄生ｐ＝ｎ−ｐ
トランジスタのｈＦＥ が小さく、シかもｐ−ｎダイ
オードの逆方向耐圧が高い素子間分離を実現することの
できる半導体集積回路を得ることを目的とする。
トランジスタのｈＦＥ が小さく、シかもｐ−ｎダイ
オードの逆方向耐圧が高い素子間分離を実現することの
できる半導体集積回路を得ることを目的とする。
発明の構成
本発明は分離形成領域を所定の深さまで除去して溝部を
形成し、前記溝部の底部にイオン注入して不純物の拡散
速度が速くなるような領域を形成した後前記溝部を酸化
して酸化物層を形成すると同時に前記酸化物層直下に一
導電形および反対導電形領域を形成して寄生ｐ−ｎ−ｐ
トランジスタのｈＦＥが小さく、シかもコレクタ・ベー
ス間逆方向耐圧の高い素子間分離をすることができる。
形成し、前記溝部の底部にイオン注入して不純物の拡散
速度が速くなるような領域を形成した後前記溝部を酸化
して酸化物層を形成すると同時に前記酸化物層直下に一
導電形および反対導電形領域を形成して寄生ｐ−ｎ−ｐ
トランジスタのｈＦＥが小さく、シかもコレクタ・ベー
ス間逆方向耐圧の高い素子間分離をすることができる。
実施例の説明
第４図Ａ−Ｃは本発明の一実施例におけるバイポーラＬ
ＳＩの製造工程を示し、説明を容易にするため、従来例
と共通の構成要素の番号は第１図と同じにしである。
ＳＩの製造工程を示し、説明を容易にするため、従来例
と共通の構成要素の番号は第１図と同じにしである。
ｐ形基板１の能動素子形成領域にヒソを選択拡散してミ
ート抵抗約２００Ω／口、拡散深さ約０．６μｍ゛のｎ
％埋込領域２を形成する。そして分離形成領域にボロン
を注入し熱処理してシート抵抗約１にΩ／口、拡散深さ
約０．５μｍのｐ影領域３を形成する。そして厚さ約１
．５／１ｍ、 Ｏａ ６Ω−ｃａｒ、のエピタキシアル
層４を形成する。そして厚さ約０．１μｍのＳ ｓ０２
膜５、約α１ｐｒｎのＳｉ３Ｎ４膜６を形成する。そし
てホトレジスト膜７をマスクにして分離形成領域のエピ
タキシアル層４をα６μｍエツチングして溝８を形成す
る。この溝８０幅Ｗはｐ影領域の幅りより大きくして溝
８の直下にはｐ影領域３およびｎ＋形領領域２形成され
ている。
ート抵抗約２００Ω／口、拡散深さ約０．６μｍ゛のｎ
％埋込領域２を形成する。そして分離形成領域にボロン
を注入し熱処理してシート抵抗約１にΩ／口、拡散深さ
約０．５μｍのｐ影領域３を形成する。そして厚さ約１
．５／１ｍ、 Ｏａ ６Ω−ｃａｒ、のエピタキシアル
層４を形成する。そして厚さ約０．１μｍのＳ ｓ０２
膜５、約α１ｐｒｎのＳｉ３Ｎ４膜６を形成する。そし
てホトレジスト膜７をマスクにして分離形成領域のエピ
タキシアル層４をα６μｍエツチングして溝８を形成す
る。この溝８０幅Ｗはｐ影領域の幅りより大きくして溝
８の直下にはｐ影領域３およびｎ＋形領領域２形成され
ている。
′さらにホトレジスト膜７をマスクにしてＨ’ 、 Ｈ
ｅ”。
ｅ”。
Ａｒ、Ｏ等のイオンを注入してダメージ領域２゜を形成
する（第４図Ａ）。
する（第４図Ａ）。
次に溝８の側面に厚さ０．１μｍのＳ １０２膜９、Ｓ
ｉ３Ｎ４膜１ｏを形成する（第４図Ｂ）。
ｉ３Ｎ４膜１ｏを形成する（第４図Ｂ）。
次に１ｏＯｏ″Ｃの高圧水蒸気中で酸化するとエピタキ
シアル層４が露出している溝８の底部から酸化が進み、
０．５μｍ厚さのエピタキシアル層４を消費して厚さ１
μｍのＳ ｚ０２膜１１を形成して溝８を埋める。
シアル層４が露出している溝８の底部から酸化が進み、
０．５μｍ厚さのエピタキシアル層４を消費して厚さ１
μｍのＳ ｚ０２膜１１を形成して溝８を埋める。
この場合、ダメージ領域２０が形成されているために酸
化速度が速くなるし、不純物の拡散速度も約２倍になる
。そのために♂形埋込領域２のヒソおよびｐ影領域３の
ボロンが拡散して♂影領域２１およびｐ影領域２２が８
１０２膜１１直下に形成される（第４図Ｃ）。
化速度が速くなるし、不純物の拡散速度も約２倍になる
。そのために♂形埋込領域２のヒソおよびｐ影領域３の
ボロンが拡散して♂影領域２１およびｐ影領域２２が８
１０２膜１１直下に形成される（第４図Ｃ）。
次にＳｉ３Ｎ４膜６，９を除去してり形ベース領域１３
．１４を形成する（第４図Ｄ）。
．１４を形成する（第４図Ｄ）。
上記工程ではＳ ｉ０２膜直下にｐ影領域２２が形成さ
れているためにコレクタ領域１５．１６間は子離するこ
とかできる。またｐ影領域２２の周辺はｎ十領域２１で
囲まれているためｒ形ベース領域１３をエミッタ、ｎ形
コレクタ領域１６をベース。
れているためにコレクタ領域１５．１６間は子離するこ
とかできる。またｐ影領域２２の周辺はｎ十領域２１で
囲まれているためｒ形ベース領域１３をエミッタ、ｎ形
コレクタ領域１６をベース。
基板１をコレクタとした寄生ｐ−ｎ−ｐ）ランジスタの
ベース領域の不純物濃度が高いのでｈＦＥは小さくする
ことができる。また♂影領域２１はＳ １０２膜１１直
下のみに形成されているだけである。さらにダメージ領
域２０が形成されて”いるために酸化速度が速いので酸
化時間が短かくて良い。
ベース領域の不純物濃度が高いのでｈＦＥは小さくする
ことができる。また♂影領域２１はＳ １０２膜１１直
下のみに形成されているだけである。さらにダメージ領
域２０が形成されて”いるために酸化速度が速いので酸
化時間が短かくて良い。
そのために♂形埋込領域２のヒノがほとんどエピタキシ
アル層４に拡散しないのでベース領域１３と♂形埋込領
域２間の距離が大きく、コレクタ・ベース逆方向耐圧を
大きくすることができる。
アル層４に拡散しないのでベース領域１３と♂形埋込領
域２間の距離が大きく、コレクタ・ベース逆方向耐圧を
大きくすることができる。
発明の効果
本発明によれば分離用８１０２１１ｉ １１直下にｐ層
およびｎ＋層が形成することができるので寄生ｐ−ｎ−
ｐ）ランジスタのｈＦＥを小さくすることができる。ま
た、♂形埋込領域２の持ち上りが小さいのでコレクター
ベース間のｐ−ｎダイオードの逆方向耐圧を高くするこ
とができる。
およびｎ＋層が形成することができるので寄生ｐ−ｎ−
ｐ）ランジスタのｈＦＥを小さくすることができる。ま
た、♂形埋込領域２の持ち上りが小さいのでコレクター
ベース間のｐ−ｎダイオードの逆方向耐圧を高くするこ
とができる。
第１図Ａ−Ｄは従来のバイポーラＬＳＩの製造工程断面
図、第２図、第３図は従来のバイポーラＬＳＩの断面構
造図、第４図Ａ−Ｄは本発明の一実施例のバイポーラＬ
ＳＩの製造工程断面図である。 １・・・・・・ｐ形基板、４・・・・・・エピタキシア
ル層、１１・・・・・・分離用５１０２膜、２１・・・
・・・♂影領域、２２・・・・・・ｐ影領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
図、第２図、第３図は従来のバイポーラＬＳＩの断面構
造図、第４図Ａ−Ｄは本発明の一実施例のバイポーラＬ
ＳＩの製造工程断面図である。 １・・・・・・ｐ形基板、４・・・・・・エピタキシア
ル層、１１・・・・・・分離用５１０２膜、２１・・・
・・・♂影領域、２２・・・・・・ｐ影領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (1)
- （１）一導電形半導体基板の所定の領域に一導電形形成
用不純物導入領域および反対導電形形成用不純物導入領
域を形成する工程、前記基板上に半導体薄膜を形成する
工程、素子間分離すべき領域の前記薄膜を所定の深さま
で除去して溝部を設ける工程、前記溝部の底部にイオン
注入して少くとも不純物の拡散速度が速くなるような領
域を形成する工程、前記溝部の底部の前記半導体薄膜を
酸化して酸化物層を形成すると同時に前記酸化物層直下
に一導電形領域および反対導電形領域を形成する工程を
有することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437184A JPS6132545A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437184A JPS6132545A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132545A true JPS6132545A (ja) | 1986-02-15 |
Family
ID=15582695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15437184A Pending JPS6132545A (ja) | 1984-07-25 | 1984-07-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439487U (ja) * | 1990-07-31 | 1992-04-03 | ||
| US8551797B2 (en) | 2012-02-17 | 2013-10-08 | Mitsubishi Electric Corporation | Method for fabricating semiconductor laser |
-
1984
- 1984-07-25 JP JP15437184A patent/JPS6132545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439487U (ja) * | 1990-07-31 | 1992-04-03 | ||
| US8551797B2 (en) | 2012-02-17 | 2013-10-08 | Mitsubishi Electric Corporation | Method for fabricating semiconductor laser |
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