JPS59188137A - 誘電体分離半導体装置の製造方法 - Google Patents
誘電体分離半導体装置の製造方法Info
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- JPS59188137A JPS59188137A JP58060875A JP6087583A JPS59188137A JP S59188137 A JPS59188137 A JP S59188137A JP 58060875 A JP58060875 A JP 58060875A JP 6087583 A JP6087583 A JP 6087583A JP S59188137 A JPS59188137 A JP S59188137A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、同一チップ内に深いコレクタ層を必要とす
る高耐圧素子と、浅いコレクタ層を必要とする低耐圧素
子を、各々の電気的特性を損ねることなし７に形成する
ことができる誘電体分離半ｉう休装置の製造方法に関す
る。
る高耐圧素子と、浅いコレクタ層を必要とする低耐圧素
子を、各々の電気的特性を損ねることなし７に形成する
ことができる誘電体分離半ｉう休装置の製造方法に関す
る。
（従来技術）
電話交換器には、電話器からの発信および吋出しを検出
する加入者回路が電話加入者端子に設けられている。現
在、この加入者回路のバイｒ−ラ素子によるワンチップ
ＩＣ化が進められている。
する加入者回路が電話加入者端子に設けられている。現
在、この加入者回路のバイｒ−ラ素子によるワンチップ
ＩＣ化が進められている。
し〃・し、この加入者回路には、高電圧（たとえば、３
００ ＶＤＣ）回路と低電圧（たとえば、６０ＶＤＣ）
回路を混在させる必要があるため、高電圧半漕体素子の
耐圧特性と低電圧半導体素子のコレクタ電流飽和％性を
同時に満足させることが極めて困難であった。
００ ＶＤＣ）回路と低電圧（たとえば、６０ＶＤＣ）
回路を混在させる必要があるため、高電圧半漕体素子の
耐圧特性と低電圧半導体素子のコレクタ電流飽和％性を
同時に満足させることが極めて困難であった。
ここで、従来のたきえは１００Ｖ以上の耐圧を必要とす
る高耐圧素子とそれ以下の低圧素子を同一チップ内に混
在させる誘電体分離半導体装置について述べる。
る高耐圧素子とそれ以下の低圧素子を同一チップ内に混
在させる誘電体分離半導体装置について述べる。
第１図はその一例を示すものであり、この第１図におい
て、多結晶シリコン１に支持され、絶縁膜２で分離され
た同じ深さのコレクタ領域４に高耐圧素子用には深く拡
散されたベース領域５とエミッタ領域７を有し、低耐圧
素子用には浅く拡散されたベース領域６とエミッタ領域
８を有するトランジスタのように構成されている。なお
、９は絶縁膜である。
て、多結晶シリコン１に支持され、絶縁膜２で分離され
た同じ深さのコレクタ領域４に高耐圧素子用には深く拡
散されたベース領域５とエミッタ領域７を有し、低耐圧
素子用には浅く拡散されたベース領域６とエミッタ領域
８を有するトランジスタのように構成されている。なお
、９は絶縁膜である。
この第１図に示すような誘電体分離半導体装置では、低
耐圧素子部では高耐圧累子剖♂同じ深さのコレクタ領域
を有するために、トランジスタ動作時のコレクタ部での
抵抗値を低くするために設けられた！埋込層領域とベー
ス領域１での距離が長く々す、コレクタ部での抵抗値を
下けることができず、トランジスタ特性を損ねるような
欠点があった。
耐圧素子部では高耐圧累子剖♂同じ深さのコレクタ領域
を有するために、トランジスタ動作時のコレクタ部での
抵抗値を低くするために設けられた！埋込層領域とベー
ス領域１での距離が長く々す、コレクタ部での抵抗値を
下けることができず、トランジスタ特性を損ねるような
欠点があった。
（発明の目的）
この発明は上記従来の欠点を除去するためになされたも
ので、半導体基板とその上面のエピタキシャル層との界
面に抵抗値の低い拡散領域を形成でき、実効的に浅いコ
レクタ層を有する誘電体分離された素子を形成でき、電
気的特性の良好な素子を、深いコレクタ層を必要とする
高耐圧素子と混在した半導体素子の製造に利用できる誘
電体分離半導体装置の製造方法を提供するこおを目的さ
する。
ので、半導体基板とその上面のエピタキシャル層との界
面に抵抗値の低い拡散領域を形成でき、実効的に浅いコ
レクタ層を有する誘電体分離された素子を形成でき、電
気的特性の良好な素子を、深いコレクタ層を必要とする
高耐圧素子と混在した半導体素子の製造に利用できる誘
電体分離半導体装置の製造方法を提供するこおを目的さ
する。
（発明の構成）
この発明の誘電体分離半導体装置の製造方法（才、半導
体基板の第１の主面上にこれと同一導電型の第１の半導
体層を局部的に形成するとおもにこの半導体基板上にエ
ピタキシャル層を形成し、このエピタキシャル層上に半
導体基板と同一導電型の第２の２１″導体層を形成し、
この第２の半嗜体層上において第１の牙導体層を含む低
耐圧素子部半導体領域と第１の半導体層を含首ない高耐
圧素子部半導体領域に対応して局部的に絶縁膜によるマ
スク層を形成し、このマスク層をマスクとして第２の半
導体層、エピタキシャル層、第１の半導体層および半導
体基板の所定の深さに達する壕でエツチングして低耐圧
素子部半嗜体領域乏高耐圧素子部半導体領域とを分ｐ１
〔する分前溝を形成し、この分Ｒｆｆ溝を形成した後マ
スク層を除去して絶縁膜を形成するとおもに多結晶の半
導体層を形成したものである。
体基板の第１の主面上にこれと同一導電型の第１の半導
体層を局部的に形成するとおもにこの半導体基板上にエ
ピタキシャル層を形成し、このエピタキシャル層上に半
導体基板と同一導電型の第２の２１″導体層を形成し、
この第２の半嗜体層上において第１の牙導体層を含む低
耐圧素子部半導体領域と第１の半導体層を含首ない高耐
圧素子部半導体領域に対応して局部的に絶縁膜によるマ
スク層を形成し、このマスク層をマスクとして第２の半
導体層、エピタキシャル層、第１の半導体層および半導
体基板の所定の深さに達する壕でエツチングして低耐圧
素子部半嗜体領域乏高耐圧素子部半導体領域とを分ｐ１
〔する分前溝を形成し、この分Ｒｆｆ溝を形成した後マ
スク層を除去して絶縁膜を形成するとおもに多結晶の半
導体層を形成したものである。
（実施例）
以下、この発明の誘導体分離の半導体装置の製造方法の
実施例につ層て図面に基づき説明する。
実施例につ層て図面に基づき説明する。
第２図（ａ）ないし第２図（ｇ） ＋１その一実施例の
工程説明図である。
工程説明図である。
才ず、第２図（８）に示すように、和文・１向する主面
２１および２２を有する、たＬえは厚さ４００ｔｔｍの
Ｎ型の不純濃度１．５ Ｘ １０”／α３で（１００）
面を有するシリコン半導体基板２３に通常のホトリソ・
拡散工程によりその主面３１側に局部的にＮ型の高５−
ｉｉ不純物（たとえば０ 、５〜Ｉ Ｘ Ｉ Ｏ２（′
／ｃｒｎ３゜厚み５〜６μ）を含むＮ＋拡散層２４を形
成する。
２１および２２を有する、たＬえは厚さ４００ｔｔｍの
Ｎ型の不純濃度１．５ Ｘ １０”／α３で（１００）
面を有するシリコン半導体基板２３に通常のホトリソ・
拡散工程によりその主面３１側に局部的にＮ型の高５−
ｉｉ不純物（たとえば０ 、５〜Ｉ Ｘ Ｉ Ｏ２（′
／ｃｒｎ３゜厚み５〜６μ）を含むＮ＋拡散層２４を形
成する。
次に、シリコン半導体基板２３の主面２１上に第２図（
ｂ）に示すごとく、半導体基板２３と同じ導電型、同じ
不純物濃度をもつＮ型のエピタキシャル成長層・２５を
厚さ３０μｍに形成する。このエピタキシャル成長層２
５の厚さくま高耐圧素子部半導体領域の所望のコレクタ
、ベース間の接合耐圧が祷られるような厚さに選ばれる
が、エピタキシャル成長法によれば、厚さを自由に変え
ることが可能である。
ｂ）に示すごとく、半導体基板２３と同じ導電型、同じ
不純物濃度をもつＮ型のエピタキシャル成長層・２５を
厚さ３０μｍに形成する。このエピタキシャル成長層２
５の厚さくま高耐圧素子部半導体領域の所望のコレクタ
、ベース間の接合耐圧が祷られるような厚さに選ばれる
が、エピタキシャル成長法によれば、厚さを自由に変え
ることが可能である。
次に、第２図（ｅ）に示すごとく、エピタキシャル成長
層２５内のその外表面側に通常の拡散工程によりＮ型の
高濃度不純物（たとえば、０，５〜ｌ×１０２０／ｃｍ
” 、厚さ５〜６μ）を含む耐拡散層２６を形成する
。
層２５内のその外表面側に通常の拡散工程によりＮ型の
高濃度不純物（たとえば、０，５〜ｌ×１０２０／ｃｍ
” 、厚さ５〜６μ）を含む耐拡散層２６を形成する
。
次に、第２図（ｄ）に示すごとく、Ｎ拡散層２６の外表
面で将来、低耐圧素子部半導体領域が形成される領域で
あり、Ｎ＋拡散層２４が局在する上方の領域と、将来高
耐圧素子部半導体領域が形成きれる領域であり、Ｎ＋拡
散層２４が局在しない上方の領域にそれぞれ複数個のマ
スク層２７．２８を形成する。これらのマスク（熱成長
５ｉＣｈ膜）層２７゜２８は通常の酸化熱処理にて厚さ
１μｍに形成する。
面で将来、低耐圧素子部半導体領域が形成される領域で
あり、Ｎ＋拡散層２４が局在する上方の領域と、将来高
耐圧素子部半導体領域が形成きれる領域であり、Ｎ＋拡
散層２４が局在しない上方の領域にそれぞれ複数個のマ
スク層２７．２８を形成する。これらのマスク（熱成長
５ｉＣｈ膜）層２７゜２８は通常の酸化熱処理にて厚さ
１μｍに形成する。
次に、この５ｉＯｚ膜によるマスク層２７ 、２８をマ
スクとして、たとえばＫＯＨとイソゾロビルアルコール
（たとえば重量比２０：１０ニア０）水との混液を用い
て異方性エツチング処理をして、第２図（ｅ）に示すご
とく分離溝２９が形成される。
スクとして、たとえばＫＯＨとイソゾロビルアルコール
（たとえば重量比２０：１０ニア０）水との混液を用い
て異方性エツチング処理をして、第２図（ｅ）に示すご
とく分離溝２９が形成される。
この分離溝２９の傾斜面とマスク層２７の延長線とのな
す角θは〜５４．７°に形成する。この分離溝２９によ
りＮ＋拡散層２４を含む低耐圧素子部半導体領域とＮ＋
拡散層を含まない高耐圧素子部半導体領域とを分離する
。
す角θは〜５４．７°に形成する。この分離溝２９によ
りＮ＋拡散層２４を含む低耐圧素子部半導体領域とＮ＋
拡散層を含まない高耐圧素子部半導体領域とを分離する
。
次に、マスク層２７．２８をたとえは５〜１０チの希フ
ッ酸またはフッ酸を含むエツチング液で除去した後、第
２図（ｆ）に示すように、熱酸化処理などにより絶縁膜
として５ｉ０２膜３０（厚み〜１μ）を形成し、さらに
、この５ｉＯｚ膜３０の上面にシリコン半導体基板２３
と同程度の厚さの多結晶シリコン層３１を多結晶半導体
層キして形成する。
ッ酸またはフッ酸を含むエツチング液で除去した後、第
２図（ｆ）に示すように、熱酸化処理などにより絶縁膜
として５ｉ０２膜３０（厚み〜１μ）を形成し、さらに
、この５ｉＯｚ膜３０の上面にシリコン半導体基板２３
と同程度の厚さの多結晶シリコン層３１を多結晶半導体
層キして形成する。
次に、シリコン半導体基板２３の主面２２側の研磨処理
によって、第２図□□□）に示すごとく、シリコン半導
体基板２３が絶縁膜３２で複数個の島領域に完全に分離
された態様の主面３２を形成する。
によって、第２図□□□）に示すごとく、シリコン半導
体基板２３が絶縁膜３２で複数個の島領域に完全に分離
された態様の主面３２を形成する。
かぐして、シリコン半導体基板２３とエピタキシャル層
２５との境界面にＮ拡散層２４を介在して誘電体分離さ
れた領域すなわち、低耐圧素子部半導体領域３３、Ｎ拡
散層２４を界在せず、シリコン半導体基板２３とエピタ
キシャル層２５が連続して誘電体分離された領域すなわ
ち、高耐圧素子部半導体領域３４が形成される。
２５との境界面にＮ拡散層２４を介在して誘電体分離さ
れた領域すなわち、低耐圧素子部半導体領域３３、Ｎ拡
散層２４を界在せず、シリコン半導体基板２３とエピタ
キシャル層２５が連続して誘電体分離された領域すなわ
ち、高耐圧素子部半導体領域３４が形成される。
ここで、主面３２側にトランジスタを拡散にて形成した
場合、誘電体分離された低耐圧素子部半導体領域３３で
はシリコン半導体基板２３の領域が実効的なコレクタ領
域として働らき、Ｎ拡散層２４がコレクタ領域の抵抗値
を下げる拡散層として働ら〈。
場合、誘電体分離された低耐圧素子部半導体領域３３で
はシリコン半導体基板２３の領域が実効的なコレクタ領
域として働らき、Ｎ拡散層２４がコレクタ領域の抵抗値
を下げる拡散層として働ら〈。
他方、高耐圧素子部半導体領域３４では、シリコン半導
体基板２３の領域およびエピタキシャル層２５がこの高
耐圧素子部半導体領域３４のコレクタ領域として働らき
、Ｎ拡散層２６がコレクタ領域の抵抗値を下ける拡散層
として働らく。
体基板２３の領域およびエピタキシャル層２５がこの高
耐圧素子部半導体領域３４のコレクタ領域として働らき
、Ｎ拡散層２６がコレクタ領域の抵抗値を下ける拡散層
として働らく。
以上説明したように、この第１の実施例によれば高耐圧
素子部半導体領域３４（！：同時に形成された低耐圧素
子部半導体領域３３は、シリコン半導体基板２３（！：
エビタキシャル層２５との境界面にＮ型の高濃度不純物
拡散埋込領域としてのＮ＋拡散層２４を介在しでいるか
ら低耐圧素子部半導体領域３３のうち、シリコン半導体
基板２３で形成された浅い領域のみが実効的なコレクタ
領域として働らき、不純物拡散埋込領域古し、てのＮ拡
散層２４がトランジスタ動作時のコレクタ部の抵抗を下
げ、素子の電気的特性をよくするという利点がある。
素子部半導体領域３４（！：同時に形成された低耐圧素
子部半導体領域３３は、シリコン半導体基板２３（！：
エビタキシャル層２５との境界面にＮ型の高濃度不純物
拡散埋込領域としてのＮ＋拡散層２４を介在しでいるか
ら低耐圧素子部半導体領域３３のうち、シリコン半導体
基板２３で形成された浅い領域のみが実効的なコレクタ
領域として働らき、不純物拡散埋込領域古し、てのＮ拡
散層２４がトランジスタ動作時のコレクタ部の抵抗を下
げ、素子の電気的特性をよくするという利点がある。
しかも、エピタキシャル成長によって精度よ〈エピタキ
シャル成長層２５を形成することが可能なために、高耐
圧素子部半導体領域のコレクタ深さおよび低耐圧素子部
半導体領域の実効的なコレクタ領域の深さをそれぞれ所
望の深さに自由に設定できる利点がある。
シャル成長層２５を形成することが可能なために、高耐
圧素子部半導体領域のコレクタ深さおよび低耐圧素子部
半導体領域の実効的なコレクタ領域の深さをそれぞれ所
望の深さに自由に設定できる利点がある。
なお、上記実施例の説明は、この発明の即なる一実厖例
を示したに留まり、上述した１Ｎ型」および「Ｎ型」を
「Ｐ型」および「Ｐ型」と読み変えた構成とすることも
できる。
を示したに留まり、上述した１Ｎ型」および「Ｎ型」を
「Ｐ型」および「Ｐ型」と読み変えた構成とすることも
できる。
（発明の効果）
以上のように、この発明の誘電体分離半導体装置の製造
方法によれば、半導体基板に局所的に形成した第１の半
導体層上にエピタキシャル層および第２の半導体層を順
次形成した後第１の半導体層を含む低耐圧素子部半導体
と第１の半導体層を含１ない高耐圧素子部半導体領域と
を分離溝を形成して分離させ、この分離後マスク層を除
去して絶縁膜および多結晶半導体層を形成するようにし
たので、半導体基板とその上面に成長したエピタキシャ
ル層との界面に抵抗値の低い拡散領域が形成できる利点
があり、実効的に浅いコレクタ層を持つ誘１１体分離さ
れた素子が形成される。これにともない、■気的特性の
よい素子を、深いコレクタ層を必要とする高耐圧素子と
混在した半導体素子の製造に利用できる。
方法によれば、半導体基板に局所的に形成した第１の半
導体層上にエピタキシャル層および第２の半導体層を順
次形成した後第１の半導体層を含む低耐圧素子部半導体
と第１の半導体層を含１ない高耐圧素子部半導体領域と
を分離溝を形成して分離させ、この分離後マスク層を除
去して絶縁膜および多結晶半導体層を形成するようにし
たので、半導体基板とその上面に成長したエピタキシャ
ル層との界面に抵抗値の低い拡散領域が形成できる利点
があり、実効的に浅いコレクタ層を持つ誘１１体分離さ
れた素子が形成される。これにともない、■気的特性の
よい素子を、深いコレクタ層を必要とする高耐圧素子と
混在した半導体素子の製造に利用できる。
第１図は従来の誘電体分離構造の基板に形成された高・
低耐圧混在素子の断面図、第２図（ａ）ないし第２図（
ｇ）はそれぞれこの発明の誘電体分離半導体装置の一実
施例の工程説明図である。 ２３・・・シリコン半導体基板、２４．２６・・・Ｎ＋
拡散層、２５・・・エピタキシャル層、２７．２８・・
・マスク層、２９・・・分離溝、３０・・・ＳｉＯ２膜
、３１・・・多結晶シリコン層、３２・・・絶縁膜、３
３・・・低耐圧素子部半導体領域、３４・・・高耐圧素
子部半導体領域。 特許出願人 沖電気工業株式会社 第 １ 図 第 ２ ｂｊｌ 第２図 と９ ｔｌｌ） とり 手続補正書 昭和５８年（てりＪ２−ρ１」 特許庁艮官若 杉 和 大数 １、事件の表示 昭和５８年 特 訂 願第 ６０８７５ ５−２、
発明の名称 誘電仕分Ｎｆ半梶体装附の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖’
（（ｊ気工業株式会社 ４、代理人 ５、補正命令の１１伺 昭和 年 月 Ｂ
（［Ｒ，）および図面のｆｔ１ｉ Ｊヤな盤１明の各欄
ならひに図面７、補正の内容 別紙の通り Ｊ〕 明細書の「２特許請求の範囲」を別紙の通り訂正
する。 ２）明細書２貞１７行「交換器には、電話器」を「交換
機には、電話機」と訂正する。 ３）同３頁２行ｒ ＶＤＣＪをｒＶＪと訂正する。 ４〕 同３頁３行ｒ ＶＤＣＪ ｋ ｌ−Ｖ 」と訂正
する。 ５）同３頁４行および５行「コレクタ電流飽和物件」を
「電気特性」と訂正する。 ６）同３頁８行「低圧素子」を「低耐圧集子」と訂正す
る。 ７）同５貞１３行「形成したも」を「形成し、半導体基
板の第２の主面を研屋処理して絶縁膜にて複数個の島に
分離された態様の主面を形成したも」と訂正する。 ８）四６頁４行「３１」を「２Ｊ」と訂正する。 ９）同７頁１２行および１３行［アルコール・・・・・
・混液を用いて」全「アルコールと水との混液（たとえ
ば重量比２Ｌｌ：１０ニア０）を用いて」と訂正する。 ｌす）同７頁１６行「する。」を「烙れる。」と訂正す
る。 １１）同８貞９行ｒ ３２ Ｊ全「３０」と訂正する。 １２９同１１頁】４行「３２・・・絶縁膜、」を削除す
る。 １３）図面第２図（ｇ）に別紙朱引で示すように符号ｒ
３ｕＪを加える。 ２、特許請求の範囲 第１および第２の主面を有する半導体基板のこの第１の
主面上にこの半導体基板に比し高不純物濃度の導電型を
有する第１の半導体層を局部的に形成する工程と、上記
第１の主面上および上記第１の半導体層上に上記半導体
基板と同じ不純物濃度でかつ同じ導電型を有するエピタ
キシャル層を形成する工程と、このエピタキシャル層の
外表面上に上記半導体基板および上記エピタキシャル層
に比し高不純物濃度の導電型を有する第２の半導体層を
形成する工程と、この第２の半導体層の外表面上におい
て上記第Ｊの半導体層を含む低耐圧素子部半導体領域お
よび上記第１の半導体層を含まない高耐圧素子部半導体
領域の部分に局部的に絶縁層のマスクＰＩｋ形成する工
程と、このマスク層をマスクとして上記第２の半導体層
、エピタキシャル層、第１の半導体層とともに十言ｔ・
半導体基板の所定の深さに達するまでエツチングして上
記低耐圧素子部半導体領域と高１＝ＩＥＥ素子部半導体
領域とを分離する分離ｉ％を形成する工程と、この分摩
１６１°、の形成後上記マスク層を除去して上記半導体
基板の上記第２の主Ｗ〕とは反対側の面に絶縁膜を形成
するとともにこの絶縁膜上に多結晶半導体層を形成する
工程と、上記半導体基板の上記第２の主面側の研摩処理
により複数個の島領域に児全に分離された態様の主面全
形成する工程よりなる誘１（Σ体分離半導体装置の製造
方法。
低耐圧混在素子の断面図、第２図（ａ）ないし第２図（
ｇ）はそれぞれこの発明の誘電体分離半導体装置の一実
施例の工程説明図である。 ２３・・・シリコン半導体基板、２４．２６・・・Ｎ＋
拡散層、２５・・・エピタキシャル層、２７．２８・・
・マスク層、２９・・・分離溝、３０・・・ＳｉＯ２膜
、３１・・・多結晶シリコン層、３２・・・絶縁膜、３
３・・・低耐圧素子部半導体領域、３４・・・高耐圧素
子部半導体領域。 特許出願人 沖電気工業株式会社 第 １ 図 第 ２ ｂｊｌ 第２図 と９ ｔｌｌ） とり 手続補正書 昭和５８年（てりＪ２−ρ１」 特許庁艮官若 杉 和 大数 １、事件の表示 昭和５８年 特 訂 願第 ６０８７５ ５−２、
発明の名称 誘電仕分Ｎｆ半梶体装附の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖’
（（ｊ気工業株式会社 ４、代理人 ５、補正命令の１１伺 昭和 年 月 Ｂ
（［Ｒ，）および図面のｆｔ１ｉ Ｊヤな盤１明の各欄
ならひに図面７、補正の内容 別紙の通り Ｊ〕 明細書の「２特許請求の範囲」を別紙の通り訂正
する。 ２）明細書２貞１７行「交換器には、電話器」を「交換
機には、電話機」と訂正する。 ３）同３頁２行ｒ ＶＤＣＪをｒＶＪと訂正する。 ４〕 同３頁３行ｒ ＶＤＣＪ ｋ ｌ−Ｖ 」と訂正
する。 ５）同３頁４行および５行「コレクタ電流飽和物件」を
「電気特性」と訂正する。 ６）同３頁８行「低圧素子」を「低耐圧集子」と訂正す
る。 ７）同５貞１３行「形成したも」を「形成し、半導体基
板の第２の主面を研屋処理して絶縁膜にて複数個の島に
分離された態様の主面を形成したも」と訂正する。 ８）四６頁４行「３１」を「２Ｊ」と訂正する。 ９）同７頁１２行および１３行［アルコール・・・・・
・混液を用いて」全「アルコールと水との混液（たとえ
ば重量比２Ｌｌ：１０ニア０）を用いて」と訂正する。 ｌす）同７頁１６行「する。」を「烙れる。」と訂正す
る。 １１）同８貞９行ｒ ３２ Ｊ全「３０」と訂正する。 １２９同１１頁】４行「３２・・・絶縁膜、」を削除す
る。 １３）図面第２図（ｇ）に別紙朱引で示すように符号ｒ
３ｕＪを加える。 ２、特許請求の範囲 第１および第２の主面を有する半導体基板のこの第１の
主面上にこの半導体基板に比し高不純物濃度の導電型を
有する第１の半導体層を局部的に形成する工程と、上記
第１の主面上および上記第１の半導体層上に上記半導体
基板と同じ不純物濃度でかつ同じ導電型を有するエピタ
キシャル層を形成する工程と、このエピタキシャル層の
外表面上に上記半導体基板および上記エピタキシャル層
に比し高不純物濃度の導電型を有する第２の半導体層を
形成する工程と、この第２の半導体層の外表面上におい
て上記第Ｊの半導体層を含む低耐圧素子部半導体領域お
よび上記第１の半導体層を含まない高耐圧素子部半導体
領域の部分に局部的に絶縁層のマスクＰＩｋ形成する工
程と、このマスク層をマスクとして上記第２の半導体層
、エピタキシャル層、第１の半導体層とともに十言ｔ・
半導体基板の所定の深さに達するまでエツチングして上
記低耐圧素子部半導体領域と高１＝ＩＥＥ素子部半導体
領域とを分離する分離ｉ％を形成する工程と、この分摩
１６１°、の形成後上記マスク層を除去して上記半導体
基板の上記第２の主Ｗ〕とは反対側の面に絶縁膜を形成
するとともにこの絶縁膜上に多結晶半導体層を形成する
工程と、上記半導体基板の上記第２の主面側の研摩処理
により複数個の島領域に児全に分離された態様の主面全
形成する工程よりなる誘１（Σ体分離半導体装置の製造
方法。
Claims (1)
- 第１および第２の主面を有する半導体基板のこの第１の
主面上にこの半導体基板に比し高不純物濃度の導電型を
有する第１の半導体層を局部的に形成する工程と、上記
第１の主面上および上記第１の半導体層上に上記半導体
基板（！：同じ不純物゛綴度でかつ同じ導電型を有する
エピタキシャル層を形成する工程と、このエピタキシャ
ル層の外表面上に上記半導体基板および上記エピタキシ
ャル層に比し高不純物濃度の導電型を有する第２の半導
体層を形成する工程と、この第２の半導体層の外表面上
において上記第１の半導体層を含む低耐圧素子部半導体
領域および上記第１の半導体層を含まない高耐圧素子部
半導体領域の部分に局部的に絶縁層のマスク層を形成す
る工程と、このマスク層をマスクとして上記第２の半導
体層、エピタキシャル層、第１の半導体層とともに上記
半導体基板の所定の深さに達するまでエツチングして上
記低耐圧素子部半導体領域と高耐圧素子部半導体領域と
を分離する分離溝を形成する工程と、この分離溝の形成
後上記マスク層を除去して上記半導体基板の上記第２の
主面とは反対側の面に絶縁膜を形成するとともにこの絶
縁膜上に多結晶半導体層を形成する工程とよりなる誘電
体分離半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060875A JPS59188137A (ja) | 1983-04-08 | 1983-04-08 | 誘電体分離半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060875A JPS59188137A (ja) | 1983-04-08 | 1983-04-08 | 誘電体分離半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188137A true JPS59188137A (ja) | 1984-10-25 |
Family
ID=13154987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060875A Pending JPS59188137A (ja) | 1983-04-08 | 1983-04-08 | 誘電体分離半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1187193A3 (en) * | 2000-09-07 | 2005-01-05 | SANYO ELECTRIC Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1983
- 1983-04-08 JP JP58060875A patent/JPS59188137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1187193A3 (en) * | 2000-09-07 | 2005-01-05 | SANYO ELECTRIC Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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