JPH0314238A - バイポーラ型半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、低消費電力性に優れ、高速動作が可能なバイ
ポーラ型半導体集積回路装置の製造方法に関するもので
ある。

（従来の技術） 一般に、超高速論理集積回路にはＥＣＬ　（エミツタ・
カップルド・ロジック）回路が用いられるが、その動作
速度を高めるために回路を構成するバイポーラトランジ
スタに要求される事項としては、大別して以下の２点が
挙げられる。

１つは、回路時定数としてのトランジスタパラメータ、
即ち寄生容量と寄生抵抗の低減であり、もう１つは、能
動素子としてのトランジスタの性能指数、即ちｆ、（遮
断周波数）の向上である。

これらの事項を達成するために重要となるトランジスタ
パラメータとして、エミッタ接合ｒ８、ベース抵抗ｒｂ
、コレクタ飽和抵抗ｒｃ、、、エミッタヘース接合容量
ＣＴＥ、ベースコレクタ接合容量ＣＴｃ、コレクタ基板
接合容量ＣＴＳ、及び実効ヘス幅ＷＢが挙げられるが、
これらのパラメータはいずれも極力小さいことが望まし
い。

上記遮断周波数ｆ。の向上と、抵抗成分としてのパラメ
ータｒＱ＋　　ｒｂ＋　　ｒｃｓの低減は、特に高電流
領域における高速化に大きく寄与し、一方、容量成分と
してのパラメータＣＴＥ＋　　ＣＴＣ＋　　ＣＴＳの低
減は、特に低電流領域での高速化、換言すれば低消費電
力化に大きく寄与する。また、実効ベース幅ＷＢの縮小
は、遮断周波数ｆＴが実効ベース幅ＷＢの２乗に反比例
して向上することから、トランジスタの動作速度を向上
させる上で重要な項目である。

これらのパラメータを最適化し、トランジスタの動作速
度を向上させるためのアプローチとして、従来では主に
、 （１）エピタキシャル層の厚さを薄＜シ、ベース接合、
エミッタ接合を浅接合化する縮方向の縮小化（２）ベー
ス及びコレクタの不活性領域の低抵抗化（３）エミッタ
、ベース、コレクタ及び基板間の各接合面積の縮小化 が行われている。

以上の点に鑑みて提案された特開昭６４−２５４６９号
に開示される技術を以下に概説する。

第２図は、従来のバイポーラ型半導体集積回路装置の製
造工程断面図である。

まず、第２図（ａ）に示すように、Ｐ−型シリコン基板
１、Ｎ゛埋込拡散層２、Ｎ−型エピタキシャル層３、酸
化膜４、耐酸化性膜としてのシリコン窒化膜５、このシ
リコン窒化膜５をマスクとして酸化形成される分離窒化
膜６を形成する。

次に、シリコン窒化膜５、酸化膜４を除去した後、第２
図（ｂ）に示すように、コレクタ抵抗低減用のＮ゛型コ
レクタ領域７を形成する。続いて、熱酸化膜４′を再度
形成した後、全面に高濃度のＰ型不純物を含む第１の多
結晶シリコン膜８、ＣＶＤ酸化膜９を順次形成する。

次に、第２図（ｃ）に示すように、レジストをマスクと
した反応性イオンエツチング（以下、ＲＩＥという）に
より、ＣＶＤ酸化膜９、第１の多結晶シリコン膜８、酸
化膜４′の３層膜を基板面に対し概ね垂直に選択除去し
、Ｎ−型エピタキシャル層３の一部を露出した後、全面
に無添加の第２の多結晶シリコン膜１０を形成する。

再び、ＲＩＨによって第２の多結晶シリコン膜１０を垂
直にエツチングし、３層膜４’、８．９の側壁部のみに
第２の多結晶シリコン膜１０を残存させ、熱処理を行う
と、第１の多結晶シリコン膜８から、第２の多結晶シリ
コン膜１０を通ってＰ型不純物がＮ−型エピタキシャル
層３内に拡散し、第２図（ｄ）に示すように、Ｐ゛型不
活性ヘベー１１が形成される。

次いで、７００°Ｃ以下の温度で熱酸化を行う。この程
度の低温では不純物濃度によって酸化速度の差が大きく
なるので、第２図（ｅ）に示すように、高濃度のＰ型不
純物を含む多結晶シリコン膜８１０、Ｐ”型不活性ベー
ス１１及びＮ“型コレクタ領域７の表面には厚く、低濃
度のＮ−型エピタキシャル層３の表面には薄い酸化膜１
２が形成される。

続いて、イオン注入法によって薄い酸化膜１２の下にＰ
型活性ベース１３を形成する。

次に、Ｎ゛型コレクタ領域７の表面の酸化膜を除去した
後、全面を緩衝弗酸溶液に浸漬することにより、薄い酸
化膜１２を除去し、第２図（ｆ）に示すように、高濃度
のＮ型不純物を含む第３の多結晶シリコン膜１４を選択
的に形成し、熱処理を行って、Ｎ゛型エミッタ１５を形
成する。その後、へ−スコンタクトポールを開口し、金
属配線を形成する。

以上の方法によれば、１回のホトリソエツチング工程に
よって、微細な不活性ベース、活性ベース、エミッタを
自己整合形成することができ、ヘス面積を従来より大幅
に縮小することが可能であり、ベースコレクタ接合容量
ＣＴＣを減することができる。

また、この方法によれば不活性ベースとエミ・ツタとの
距離が殆どなくなるため、ベース抵抗ｒ。

を低減することができる。

従って、この方法は、ベースコレクタ接合容量ＣＴＣと
ベース抵抗ｒ、の低減により、バイポーラ型半導体集積
回路装置の低消費電力化、高速化に大きく寄与するもの
であった。

（発明が解決しようとする課題） しかしながら、上記バイポーラ型半導体集積回路装置の
製造方法では、３層膜４’、８．９のパターンと分離酸
化膜６で囲まれたＮ−型エピタキシャル島３領域とが自
己整合化されていないため、３層膜４’、８．９のパタ
ーンを形成する際には、マスク合わせ余裕を十分確保し
、エピタキシャル島の領域を素子動作上、必要とする以
上に大きく形成しておく必要があった。従って、上記製
造方法では素子面積の縮小に限界があり、特に、コレク
ター基板間の接合容量Ｃ１Ｓを十分低減させることがで
きず、高速化への妨げとなっていた。

また、素子面積縮小の限界は高集積化への妨げでもあり
、言い換えれば、チップサイズの縮小に限界を与えるこ
とになり、性能的には配線における寄生容量の低減とコ
ストダウンを妨げる欠点となっていた。

本発明は、上記問題点を除去し、分離酸化膜で囲まれた
エピタキシャル島領域内に自己整合により不活性ベース
を含めた全ベース領域を形成することにより、素子面積
を縮小し、より低消費電力で高速動作が可能なバイポー
ラ型集積回路装置の製造方法を提供することを目的とす
る。

（課題を解決するための手段） 本発明は、上記目的を達成するために、バイポーラ型半
導体集積回路装置の製造方法において、第１導電型のシ
リコン基体の選択された領域上に第１の耐酸化性膜（１
０５）を形成し、該第１の耐酸化性膜（１０５）の選択
された領域上に第２導電型不純物を含有する第１の多結
晶シリコン膜（１０６）、第１の絶縁膜（１０７）　、
第２の耐酸化性膜（１０８）からなる３層膜を形成し、
該３層膜の側壁に第３の耐酸化性膜（１１３）を形成す
る工程と、前記シリコン基体を熱酸化し、周囲を厚い酸
化膜で画定された第１導電型島領域を形成する工程と、
露出している前記第１．第２及び第３の耐酸化性膜（１
０５１０８、１１３）を除去し、前記第１導電型島領域
の一部表面を露出する工程と、前記第１の耐酸化性膜（
１０５）　、第１の多結晶シリコン膜（１０６）　、第
１の絶縁膜（１０７）からなる３層膜の側壁に第２の多
結晶シリコン膜（１１７）を形成し、熱処理によって前
記第１の多結晶シリコン膜（１０６）中の不純物を第２
の多結晶シリコン膜（１１７）中を通じて拡散し、前記
第１導電型島領域の一部に第２導電型の第１領域を形成
する工程とを施すようにしたものである。

（作用） 本発明によれば、第１図に示すように、第１導電型不純
物を含むＮ−型エピタキシャル層（１０３）上に第１の
耐酸化性（窒化）膜（１０５）　、高濃度に第２導電型
不純物を含む第１の多結晶シリコン膜（１０６）　、第
１の絶縁（酸化）膜（１０７）　、第２の耐酸化性（窒
化）膜（１０Ｂ）を順次形成し、写真食刻法により、第
１の多結晶シリコン膜（１０６）かベース電極となる領
域を除く領域の前記第２の耐酸化性（窒化）膜（１０８
）　、第１の絶縁（酸化）膜（１０７）及び第１の多結
晶シリコン膜（１０６）の３層膜を概ね垂直にエツチン
グ除去し、前記３層膜に囲まれた領域を除く、露出して
いる第１の耐酸化性（窒化）膜（１０５）を写真食刻法
により、自己整合的に除去した後、前記３層膜の側壁に
第３の耐酸化性（窒化）膜（１１３）を形成し、その後
、フィールド−酸化を行い、第２の耐酸化性（窒化）膜
（１０８）、第３の耐酸化性（窒化）膜（１１３）　、
及び前記３層膜とで囲まれた領域の第１の耐酸化性（窒
化）膜（１０５）を除去し、Ｎ−型エピタキシャル層（
１０３）の一部表面を露出した後、従来と同様の方法で
、該エピタキシ中ル領域に第２導電型のＰ＋型不活性ベ
ース（１１９）　、Ｐ−型活性ベース（１２０）　、及
び第１の導電型エミッタ領域を自己整合的に形成するよ
うにしたものである。

従って、従来と同様に、１回のホ１ヘリソエッチング工
程によって、Ｐ゛型不活性ヘベー（１１９）、Ｐ−型活
性ベース（１，２０）　、エミッタ（１２１）を自己整
合形成できる。また、従来例では、分離酸化膜パターン
とのマスク合わせが必要であり、素子動作上不要なマス
ク合わせ余裕を確保しなければならず、素子面積が拡大
していた。しかし、本発明においては、１回のホトエツ
チング工程で分離酸化膜パターンとの自己整合化も行う
ようにしているために、同−設計基準において素子面積
を大幅に縮小することが可能となる。これにより、コレ
クター基板間の接合容量ＣＴＳを低減することができる
。更に、分離酸化膜のバーズビークが不活性ベースの不
必要な横方向への拡散を阻止するため、不活性ベース面
積が縮小でき、ベース−コレクタ基板間の接合容量ＣＴ
Ｃをも低減することができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は、本発明の実施例を示すバイポーラ型半導体集
積回路装置の製造工程断面図である。

まず、第１図（ａ）に示すように、Ｐ−型シリコ１ ン基板１０１　、Ｎ”型埋込拡散層１０２、Ｎ−型エピ
タキシャル層１０３を設け、全面に約５００人の緩衝用
酸化膜１０４、約１０００人の第１の窒化膜１０５、高
濃度のＰ型不純物を含む２０００〜３０００人の第１の
多結晶シリコン膜１０６、約２０００人の第１のＣＶＤ
酸化膜１０７、約１０００人の第２の窒化膜１０８を順
次形成し、更に必要があれば、約１０００人の第２のＣ
ＶＤ酸化膜１０９を形成する。

次イテ、ＲＩＥを用イテ、第２ノＣｖＤ酸化膜１０９、
第２の窒化膜１０８、第１　ｆ７）ＣＶＤ酸化膜１０７
、第１の多結晶シリコン膜１０６からなる４層膜を幅１
〜１．５　μｍのレジストパターンをマスクとして基板
面に対し概ね垂直に選択除去する。この時、上記４層膜
からなるパターンは、第１の多結晶シリコン膜１０６が
ベース引出し電極として機能する領域であり、また、上
記４層膜に囲まれた領域１１０は、Ｎ−型エピタキシャ
ル層１０３中にベース領域を形成する領域である。

次に、第１図（ｂ）に示すように、領域１１０とコレク
タ電極形成領域１１１にレジス１〜膜１１２を形成２ し、該レジスト膜１１２と第２のＣＶＤ酸化膜１０９を
マスクよして、露出している第１の窒化膜１０５を除去
する。この時、領域１１０上のレジスト膜１１２は第２
のＣｖＤ酸化膜１０９上に拡げて形成することが可能で
あり、厳しい合わせ精度は必要なく、上記４層膜に囲ま
れた領域１１０の第１の窒化膜１０５は、自己整合的に
残存形成できる。

次いで、レジスト膜１１２を除去した後、第１図（ｃ）
に示すように、全面に約１０００人の第３の窒化膜１１
３を形成した後、ＲＩＥを用いて前記４層膜の側壁に第
３の窒化膜１１３を残存形成する。この時、第２ノＣｖ
Ｄ酸化膜１０９〔第１図（ｂ）参照］は、第２の窒化膜
１０８を保護するためのストッパとして有効に働く。ま
た、必要があれば、側壁の第３の窒化膜１１３の形成前
に軽い熱酸化を行い、第１の多結晶シリコン膜１０６の
側壁に５００Å以下の薄い酸化膜を形成しておく。この
薄い酸化膜は後の工程で、側壁の第３の窒化膜１１３の
除去の際、エツチングストンパとして有効である。

ここで、第２のＣＶＤ酸化膜１０９を除去する。この時
、露出している緩衝用酸化膜１０４も除去されるが問題
はない。

次に、第１図（ｄ）に示すように、第１．第２第３の窒
化膜１０５．１０８．１１３をマスクにフィールド酸化
を行い、６０００〜１５０００人の分離酸化膜１１４を
形成する。この時、分離酸化膜１１４ば第１の窒化膜１
０５下の緩衝用酸化膜１０４に沿って横方向へも成長し
、所謂バーズビーク領域１１４′が形成される。バーズ
ビークの浸入深さは、緩衝用酸化膜１０４厚、フィール
ド酸化温度、フィールド酸化膜厚等によって変化するが
、これらの要因はプロセス的に制御が容易であり、必要
に応じて再現性の良いバーズビーク形状を得ることがで
きる。

本発明においては、バーズビークは領域１１０の直近ま
で浸入することが望ましく、そうすることにより、後の
工程で形成される外部ベース領域の横方向への拡散を抑
え、結果としてベース面積の不必要な拡大を防止するこ
とができるようになる。

また、第１図（ａ）で示した前記４層膜のパターン幅１
〜１．５　μｍは、バーズビークの形状条件を考慮して
決定されている。

次に、露出している第１．第２．第３の窒化膜１０５、
１０８．１１３を除去する。そして、第１図（ｅ）に示
すように、レジスト層１１５をマスクとしたイオン注入
法により、コレクタ抵抗低減用のＮ＋型コレクタ領域１
１６を形成する。

次いで、第１図（ｆ）に示すように、露出している緩衝
用酸化膜１０４を除去し、Ｎ−型エピタキシャル層１０
３の一部を露出させた後、全面に２０００〜３０００人
の無添加の第２の多結晶シリコン膜１１７を形成する。

ここで、第２の多結晶シリコン膜１１７中に、イオン注
入法により高濃度のＰ型不純物を添加する。続いて、第
２の多結晶シリコン膜１１７を用いてベース引出し電極
を延長させるためのレジスト′層１１８を形成する。

次に、そのレジスト層１１８をマスクとしたＲＩＨによ
り、第２の多結晶シリコン膜１１７を垂直にエンチング
する。この時、第１図（ｇ）に示すように前記レジスト
層１１８でマスクされた領域と３層膜１０５、１０６．
１０７の側壁部に第２の多結晶シリコン５ 膜１１７を残存させ、熱処理を行うと、第１の多結晶シ
リコン膜１０６から第２の多結晶シリコン膜１１７を通
ってＰ型不純物がＮ−型エピタキシャル層１０３内に拡
散し、Ｐ′″型不型性活性ベース１１９成される。この
時、ベース電極延長用の第２の多結晶シリコン膜１１７
では、熱処理によって、Ｐ型不純物が均一に拡散される
。

以後は、第１図（ｈ）に示すように、前記した第２図に
おける従来技術と同様の工程により、Ｐ型活性ベース１
２０　、Ｎ＋型エミッタ１２１、金属配線などを製造す
る。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、従来と
同様に１回のホトリソエツチング工程によって、不活性
ベース、活性ベース、エミッタを自己整合形成できると
共に、従来例では分離酸化膜６ パターンとのマスク合わせが必要であり、素子動作上不
要なマスク合わせ余裕を確保しなければならず、素子面
積が拡大していたのに対して、本発明の方法においては
、１回のホトリソエツチング工程で分離酸化膜パターン
との自己整合化も行うようにしているため、同−設計基
準において素子面積を大幅に縮小することが可能となり
、コレクター基板間の接合容量ＣｔＳを低減できるとい
う利点がある。

更に、分離酸化膜のバーズビークが不活性ベースの不必
要な横方向への拡散を阻止するため、不活性ベース面積
も縮小でき、ベース−コレクタ基板間の接合容量ＣＴＣ
をも低減できるという利点を有している。

このように本発明は、コレクター基板間の接合容量ＣＴ
Ｓとベース−コレクタ間の接合容量ＣＴｃの低減により
、従来の方法に比較し、バイポーラ型半導体集積回路装
置の低消費電力化、高速化に寄与するところが多大であ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すバイポーラ型半導体集積
回路装置の製造工程断面図、第２図は従来のバイポーラ
型半導体集積回路装置の製造工程断面図である。 １０１・・・Ｐ−型シリコン基板、１０２・・・Ｎ４型
埋込拡散層、１０３・・・Ｎ−型エピタキシャル層、１
０４・・緩衝用酸化膜、１０５・・・第１の窒化膜、１
０６・・・第１の多結晶シリコン膜、１０７・・・第１
のＣＶＤ酸化膜、１０８・・・第２の窒化膜、１０９・
・・第２のＣＶＤ酸化膜、１１２　、１１５　、１１８
・・・レジスト膜、１１３・・・第３の窒化膜、１１４
・・・分離酸化膜、１１４′・・・バーズビーク領域、
１１６・・・Ｎ＋型コレクタ領域、１１７・・・第２の
多結晶シリコン膜、１１９・・・Ｐ゛梨型不活ベース、
１２０・・・ｐ−型活性ベース、１２１・・・Ｎ１型エ
ミッタ。

Claims (3)

【特許請求の範囲】
1. （１） （ａ）第１導電型のシリコン基体の選択された領域上に
   第１の耐酸化性膜を形成し、該第１の耐酸化性膜の選択
   された領域上に第２導電型不純物を含有する第１の多結
   晶シリコン膜、第１の絶縁膜、第２の耐酸化性膜からな
   る３層膜を形成し、該３層膜の側壁に第３の耐酸化性膜
   を形成する工程と、（ｂ）前記シリコン基体を熱酸化し
   、周囲を厚い酸化膜で画定された第１導電型島領域を形
   成する工程と、 （ｃ）露出している前記第１、第２及び第３の耐酸化性
   膜を除去し、前記第１導電型島領域の一部表面を露出す
   る工程と、 （ｄ）前記第１の耐酸化性膜、第１の多結晶シリコン膜
   、第１の絶縁膜からなる３層膜の側壁に第２の多結晶シ
   リコン膜を形成し、熱処理によって前記第１の多結晶シ
   リコン膜中の不純物を第２の多結晶シリコン膜中を通じ
   て拡散し、前記第１導電型島領域の一部に第２導電型の
   第１領域を形成する工程とを有することを特徴とするバ
   イポーラ型半導体集積回路装置の製造方法。
2. （２）請求項１の（ｄ）工程において、第１の耐酸化性
   膜、第１の多結晶シリコン膜、第１の絶縁膜からなる３
   層膜の側壁、及びその側壁に延在する領域に第２の多結
   晶シリコン膜を形成する工程を付加してなる請求項１記
   載のバイポーラ型半導体集積回路装置の製造方法。
3. （３）請求項１及び２において、第２導電型の第１領域
   形成後、 （ａ）低温酸化により前記第２の多結晶シリコン膜と前
   記第１領域との表面に厚い酸化膜を形成し、前記第１導
   電型島領域の表面に薄い酸化膜を形成する工程と、 （ｂ）前記薄い酸化膜直下に前記第１領域に延在する第
   ２導電型の第２領域を形成する工程と、（ｃ）前記薄い
   酸化膜を除去し、高濃度の第１導電型不純物を含有する
   第３の多結晶シリコンからの拡散により、前記第２領域
   中に第１導電型の第３領域を形成する工程とを付加して
   なる請求項１及び２記載のバイポーラ型半導体集積回路
   装置の製造方法。