JPS62130554A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62130554A JPS62130554A JP60270727A JP27072785A JPS62130554A JP S62130554 A JPS62130554 A JP S62130554A JP 60270727 A JP60270727 A JP 60270727A JP 27072785 A JP27072785 A JP 27072785A JP S62130554 A JPS62130554 A JP S62130554A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- layer
- transistor
- type well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はプレーナ型の集積された半導体装置に関する。
Ｂ１発明の概要
本発明は、インバータＮＰＮトランジスタのベースをＮ
＋型埋込み層まで達するＰ型ウェルを形成することによ
って、プロセスを複雑にすることなくリニア共存集積注
入論理回路（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ ） （以下本明細書においてはＩ２Ｌ
と略記する。）のインバータＮＰＮトランジスタを実
現することを可能にする。
＋型埋込み層まで達するＰ型ウェルを形成することによ
って、プロセスを複雑にすることなくリニア共存集積注
入論理回路（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ ） （以下本明細書においてはＩ２Ｌ
と略記する。）のインバータＮＰＮトランジスタを実
現することを可能にする。
本発明はまた接合型ＦＥＴ （以下本明細書においては
Ｊ−ＦＥＴと略記する。）にも適用できる。
Ｊ−ＦＥＴと略記する。）にも適用できる。
Ｃ６従来の技術
従来、リニア共存型 Ｉ２Ｌ では、第３図に示すよう
に低濃度Ｎ型エピタキシャル成長層をインバータＮＰＮ
）−ランジスタのエミッタとしていた。
に低濃度Ｎ型エピタキシャル成長層をインバータＮＰＮ
）−ランジスタのエミッタとしていた。
第３図中、１はＰ型半導体基板、２はＮ４″型埋込み層
、３はアイソレーション領域、４はＮ型エピタキシャル
成長層、５はインジェクタ領域、６は；し７ ベース領域、７および８はミΦ〒タ領域、９は二酸化珪
素の絶縁膜、１０はアース電極、１１はインジェクタ電
極、ＩＮは入力電極、０ＵＴ１および０ＵＴ２は出力電
極を表わす。第４図は第３図に示す装置の等価回路図を
示す。
、３はアイソレーション領域、４はＮ型エピタキシャル
成長層、５はインジェクタ領域、６は；し７ ベース領域、７および８はミΦ〒タ領域、９は二酸化珪
素の絶縁膜、１０はアース電極、１１はインジェクタ電
極、ＩＮは入力電極、０ＵＴ１および０ＵＴ２は出力電
極を表わす。第４図は第３図に示す装置の等価回路図を
示す。
Ｄ６発明が解決しようとする問題点
そのためｌＩＦ［（（電流増幅率）が低く、ファンアウ
トを数多くとれない、動作上の余裕がないなど不都合な
点が多かった。
トを数多くとれない、動作上の余裕がないなど不都合な
点が多かった。
本発明の目的は、プロセスを複雑にすることなくリニア
共存 Ｉ２Ｌの能力を高めることを可能にする半導体装
置を提供することである。
共存 Ｉ２Ｌの能力を高めることを可能にする半導体装
置を提供することである。
Ｅ０問題点を解決するための手段
上記目的を達成するために、本発明による半導体装置は
、Ｎ＋型埋込み層まで達するＰ型ウェルを含むことを要
旨とする。
、Ｎ＋型埋込み層まで達するＰ型ウェルを含むことを要
旨とする。
本発明の有利な実施の態様においては、上記Ｐ型ウェル
は集積注入論理回路のインバータＮＰＮトランジスタの
ベースである。上記Ｐ型ウェルは接合型ＦＥＴのＰチャ
ンネルであることもできる。
は集積注入論理回路のインバータＮＰＮトランジスタの
ベースである。上記Ｐ型ウェルは接合型ＦＥＴのＰチャ
ンネルであることもできる。
Ｆ０作用
インバータＮＰＮトランジスタのベースがＰ型ウェルで
形成されているので、リニア共存Ｉ２Ｌの能力向上を図
ることができる。
形成されているので、リニア共存Ｉ２Ｌの能力向上を図
ることができる。
Ｇ、実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は本発明によるリニア共存 工２Ｌ型の断面図で
、図中、第３図と共通する引用番号は第３図におけるも
のと同じか、またはそれに対応する部分を表わし、１２
が本発明によるＰ型ウェルである。
、図中、第３図と共通する引用番号は第３図におけるも
のと同じか、またはそれに対応する部分を表わし、１２
が本発明によるＰ型ウェルである。
本発明によるＰ型ウェル１２はＮ＋型埋込み層２まで達
し、アイソレーション領域３と同時に形成される。Ｉ２
Ｌ のインバータＮＰＮトランジスタのベースのＰ型ウ
ェル１２はＮ“型埋込み層２によって下に拡がらないが
、アイソレーション部のＰ型拡散層は下にＮ＋型埋込み
層がないので、下に拡がり、Ｐ型ＩＣ基板まで達するこ
とができ、アイソレーションの役割を果す。
し、アイソレーション領域３と同時に形成される。Ｉ２
Ｌ のインバータＮＰＮトランジスタのベースのＰ型ウ
ェル１２はＮ“型埋込み層２によって下に拡がらないが
、アイソレーション部のＰ型拡散層は下にＮ＋型埋込み
層がないので、下に拡がり、Ｐ型ＩＣ基板まで達するこ
とができ、アイソレーションの役割を果す。
第２図は、本発明の他の一つの態様であるＪ−ＦＥＴの
断面図で、１３はソース領域、１４はゲート領域、１５
はドレイン領域、１６はソース電極、１７はゲート電極
、１８はドレイン電極で、ゲート領域１４とＮ＋型埋込
み層２は同電位に保たれ、Ｐ型ウェル１２はＪ−ＦＥＴ
のチャンネルを形成する。
断面図で、１３はソース領域、１４はゲート領域、１５
はドレイン領域、１６はソース電極、１７はゲート電極
、１８はドレイン電極で、ゲート領域１４とＮ＋型埋込
み層２は同電位に保たれ、Ｐ型ウェル１２はＪ−ＦＥＴ
のチャンネルを形成する。
Ｈ１発明の詳細
な説明した通り、本発明によれば、Ｐ型ウェルはアイソ
レーション領域と同時に形成されるから、プロセスを複
雑にすることなく、しかもリニア共存型 Ｉ２Ｌ の能
力を高めることができるという利点が得られる。
レーション領域と同時に形成されるから、プロセスを複
雑にすることなく、しかもリニア共存型 Ｉ２Ｌ の能
力を高めることができるという利点が得られる。
第１図は本発明によるリニア共存 Ｉ２Ｌの断面図、第
２図は１本発明によるＪ−ＦＥＴの断面図。 第３図は従来のリニア共存型 工２Ｌの断面図、第４図
は第３図に示す装置の等価回路図である。 １・・・・・・・・Ｐ型半導体基板、２・・・・・・・
・・Ｎ◆型埋込み層、３・・・・・・・・・アイソレー
ション領域、４・・・・・・・・・Ｎ型エピタキシャル
成長層、５・・・・・・・・インジェクコＶ 夕領域、６・・・・・・・・・ベース領域、７．８・・
・・・・・・・虐→二タ領域、９・・・・・・・・絶縁
膜、１０・・・・・・・アース電極、１１・・・・・・
・インジェクタ電極、１２・・・・・・Ｐ型ウェル、１
３・・・・・・・・ソース領域、１４・・・・・・・ゲ
ート領域、１５・・・・・・・・・ドレイン領域、１６
・・・・・・・ソース電極、１７・・・・・・・・・ゲ
ート電極、１８・・・・・・・ドレイン電極、ＩＮ・・
・・・・・・入力電極、０ＵＴＩ。 ０ＵＴ２・・・・・・・・・出力電極。
２図は１本発明によるＪ−ＦＥＴの断面図。 第３図は従来のリニア共存型 工２Ｌの断面図、第４図
は第３図に示す装置の等価回路図である。 １・・・・・・・・Ｐ型半導体基板、２・・・・・・・
・・Ｎ◆型埋込み層、３・・・・・・・・・アイソレー
ション領域、４・・・・・・・・・Ｎ型エピタキシャル
成長層、５・・・・・・・・インジェクコＶ 夕領域、６・・・・・・・・・ベース領域、７．８・・
・・・・・・・虐→二タ領域、９・・・・・・・・絶縁
膜、１０・・・・・・・アース電極、１１・・・・・・
・インジェクタ電極、１２・・・・・・Ｐ型ウェル、１
３・・・・・・・・ソース領域、１４・・・・・・・ゲ
ート領域、１５・・・・・・・・・ドレイン領域、１６
・・・・・・・ソース電極、１７・・・・・・・・・ゲ
ート電極、１８・・・・・・・ドレイン電極、ＩＮ・・
・・・・・・入力電極、０ＵＴＩ。 ０ＵＴ２・・・・・・・・・出力電極。
Claims (3)
- （１） （ａ）Ｎ＾＋型埋込み層まで達するＰ型ウェルを含むこ
とを特徴とする半導体装置。 - （２）上記Ｐ型ウェルが集積注入論理回路のインバータ
ＮＰＮトランジスタのベースであることを特徴とする、
特許請求の範囲第１項記載の半導体装置。 - （３）上記Ｐ型ウェルが接合型ＦＥＴのＰチャンネルで
あることを特徴とする、特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270727A JPS62130554A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270727A JPS62130554A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130554A true JPS62130554A (ja) | 1987-06-12 |
Family
ID=17490113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270727A Pending JPS62130554A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161753A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1985
- 1985-12-03 JP JP60270727A patent/JPS62130554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161753A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
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