JPS6265370A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、バイポーラトランジスタに関するものである。

［背景技術］ バイポーラ型半導体集積回路装置では１通常縦型ＮＰＮ
トランジスタが用いられ、縦型ＰＮＰトランジスタはあ
まり用いられない、ＰＮＰ）−ランマスクの性能はＮＰ
Ｎトランジスタに劣り、特に高速にしたい部分には使用
できない。しかし、縦型ＮＰＮトランジスタの製造プロ
セスを用いて形成できる横型（ラテラル）ＰＮＰトラン
ジスタは、ＮＰＮトランジスタの負荷として用いられる
ことがある。また、ＰＮＰトランジスタを高速回路に用
いることができれば１回路を単純化、低消費電力化する
ことができる。

しかしながら、ラテラルバイポーラトランジスタの電流
増幅率及びしゃ新局波数を向上することは極めて難かし
い。

なお、ラテラルＰＮＰ）−ランマスクについては、例え
ば、日経マグロウヒル社発行、日経エレクトロニクス、
１９８１年９月２８日号、ｐ１２７〜１２８に記載され
ている。

［発明の目的］ 本発明の目的は、トランジスタの電流増幅率の向上を図
る技術を提供することにある。

本発明の他の目的は、ＰＮＰ）−ランマスクとＮＰＮト
ランジスタを同一工程で形成する技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上のマスクのエツチングしやすい
第１の部分と、この第１の部分の両側部のエツチングさ
れにくい第２の部分とのそれぞれの境界部をエツチング
して２つの開口を形成する。

この２つの開口を通して半導体基板内に不純物を導入し
てエミッタ領域及びコレクタ領域を形成する。

以下１本発明の構成について、実施例とともに説明する
。

［実施例Ｉ］ 第１図乃至第１９図は１本実施例のバイポーラトランジ
スタの製造方法を説明するための図であり、第１図乃至
第１７図及び第１９図は製造工程におけるバイポーラト
ランジスタの断面図、第１８図は製造工程におけるバイ
ポーラトランジスタの平面図である。なお、第１図乃至
第１９図における領域Ａは、ＰＮＰ型バイポーラトラン
ジスタを示し、領域ＢはＮＰＮ型バイポーラトランジス
タを示している。

まず、第１図に示すように、ｐ型車結晶シリコンからな
る半導体基板１にｎ＋型埋込み層２を形成した後、半導
体基板１上の全面にｎ型エピタキシャル層３を形成する
。さらに、酸化シリコン膜からなるフィールド絶縁膜４
とＰ型チャネルストッパ領域５を形成する。なお、符号
Ｉで示した部分は、エピタキシャル層３の一部にリン（
Ｐ）。

ヒ素（Ａ　ｓ　）等のｎ型不純物をイオン打込み等によ
って導入し、さらにアニールを施してｎ＋とじたもので
ある。このため、図面では前記符号■を付した部分と埋
込み層２との境界を示していない。

前記符号Ｉを付した部分は、領域Ａにおいてはベース領
域の一部となり、領域Ｂにおいてはコレクタ領域の一部
となる。なお、以後の工程の説明では、必要のない限り
アニール工程の説明を省略する。次に、フィールド絶縁
膜４から露出しているエピタキシャル層３の表面を酸化
して薄い酸化シリコン膜６を形成する。この酸化シリコ
ン膜６は、イオン打込みの際の緩衝膜となる。また、半
導体基板１上に窒化シリコン膜等を形成した際に、その
窒化シリコン膜と半導体基板１との間の熱膨張差を緩和
するための緩衝膜となる。

次に、第２図に示すように、半導体基板１上にレジスト
マスク８を形成し、このレジストマスク８の領域Ａにお
けるエピタキシャル層３の上の部分を除去して開ロアを
形成する。次に、イオン打込みによって開ロアを通して
、リン又はヒ素等のｎ型不純物を領域Ａのエピタキシャ
ル層３内に導入してｎ＋型半導体領域９を形成する。こ
のｎ＋型半導体領域９は、後に形成するエミッタ領域１
４とコレクタ領域１５の間のパンチスルー耐圧を調整し
、またＰＮＰ型バイポーラトランジスタの電流増幅率を
調整する。なお、エミッタ領域１４とコレクタ領域１５
の平面パターンは、第１８図を参照すると理解できる。

エミッタ領域１４とコレクタ領域１５の間のパンチスル
ー及び電流増幅率は、エピタキシャル層３の不純物濃度
によって異る。ところが、エピタキシャル層３の不純物
濃度を均一にすることは極めて廻しい。そこで、本実施
例では、前記のように、エピタキシャル層３のエミッタ
領域１４とコレクタ領域１５との間となる部分にｎ＋型
半導体領域９を形成している。しかし、必ずしも前記ｎ
＋型半導体領域９を形成する必要はない。

次に、第３図に示すように、第１図の工程で形成した酸
化シリコン膜６を除去し、この後、半導体基板ｌ上の全
面にマスクｌＯを形成する。このマスク１０は複数層の
積層膜からなるが、その構成は後述する。またマスク１
０は、後の工程で、領域Ａにおいてはエミッタ領域１４
及びコレクタ領域１５を規定するパターンに、領域Ｂに
おいてはグラフトベース領域１６Ｇ、エミッタ領域２５
を規定するパターンにパターニングされる。なお、領域
Ｂに形成されるグラフトベース領域１６Ｇ及びエミッタ
領域２５の平面パターンは、第１８図を参照すると理解
できる０次に、領域Ａにおいては、ｎ“型半導体領域９
の上に、領域Ｂにおいては真性ベース領域１６Ｉとなる
エピタキシャル層３の上にレジストマスク１１を形成す
る。なお、レジストマスク１１は、その平面パターンが
リング状をしている。領域Ａ及び領域Ｂの点線で囲んだ
部分を第４図に示す。すなわち、第４図は第３図の前記
点線で囲んだ領域の拡大図である。

第３図に示したマスク１０は、下から酸化シリコン膜１
０Ａ、窒化シリコン膜１０Ｂ、多結晶シリコン膜１０Ｃ
１酸化シリコン膜ｌＯＤ、窒化シリコン膜１０Ｅとの積
層膜からなる。最下層の酸化シリコン膜１０Ａは、エピ
タキシャル層３の表面の酸化からなる。その他の窒化シ
リコン膜１０Ｂ、１０Ｅ、多結晶シリコン膜１０Ｃは、
例えばＣＶＤによって形成している。また、多結晶シリ
コン膜１０Ｃは、この時点では不純物が導入されていな
い。なお、最下層の酸化シリコン膜１０Ａには、第１図
の工程で形成した酸化シリコン膜６をそのまま用いても
よい。

以下の製造工程を説明するための第５図乃至第１０図は
、第４図と同一部分を示している。

前記レジストマスク１１を形成した後に、第５図に示す
ように、最上層の窒化シリコン膜１０Ｅのレジストマス
ク１１から露出している部分をエツチングによって除去
する。エツチングには熱リン酸を用いる。さらに、多結
晶シリコンｓｉ　ｏｃ中にボロン等のＰ型不純物をイオ
ン打込みによって導入する。レジストマスク１１がイオ
ン打込みのマスクとなる。なお、以下の説明では、多結
晶シリコン膜１０ＣのＰ型不純物が導入された部分を多
結晶シリコン膜１０ＣＰと云う。前記イオン打込みの後
、レジストマスク１１を除去する。

次に、第６図に示すように、残存する窒化シリコン膜１
０Ｅから露出している酸化シリコン膜１０Ｄを等方性ド
ライエツチング又は等方性ウェットエツチングによって
除去する。窒化シリコン膜１０Ｅがエツチングのマスク
となる。前記エツチングが等方性のため、窒化シリコン
膜１０Ｅの下の酸化シリコン膜１０Ｄが食込まれる。こ
のため、不純物が導入されていない多結晶シリコン膜１
０Ｃの一部が露出する。このエツチングの後、窒化シリ
コン膜１０Ｅを除去する５熱リン酸を用いて行えばよい
。

次に、第７図に示したように、等方性のドライエツチン
グによってｐ型不純物を含有している多結晶シリコン膜
１０Ｃｐと、Ｐ型不純物を含有しτいかい名＃ＪＬシ＋
＋−トノ喧１ｎｒシ小倖Ａ如ん以主に、不純物を含有し
ていない多結晶シリコン膜１０Ｃの方をエツチングして
開口１２を形成する・エツチングのマスクは、残存して
いる酸化シリコン膜１０Ｄである。なお、第７図では領
域Ａに前記開口１２が４つ現れている。これは、前記開
口１２のうち、内側の２つがリング状のエミッタ領域１
４を形成するためのものであり、外側の２つがエミッタ
領域１４を囲むコレクタ領域１５を形成するためのもの
だからである。したがって、内側の２つの開口１２は平
面的にはリング状をしており、同様に外側の２つの開口
１２もリング状をしている。一方、領域Ｂにおいては、
開口１２が２つしか現れていない。これは、開口１２が
、第１８図に示したグラフトベース領域１６Ｇ、すなわ
ち、後に形成される多結晶シリコンからなる電極２０が
接続される高濃度領域をリング状に形成するためのもの
だからである。

多結晶シリコン膜１０Ｃは、それが含有するＰ型不純物
の濃度によってエツチング速度が異る。

すなわち、ｐ型不純物が導入されていない多結晶シリコ
ン膜１０Ｃよりｐ型不純物が導入されている多結晶シリ
コン膜１０ＣＰの方が、エツチングされにくい。このた
め、前記のように、ｐ型不純物を含有していない多結晶
シリコン膜１０Ｃが主にエツチングされるものである。

また、前記エツチングは、多結晶シリコン膜１０Ｃの下
の窒化シリコン膜１０Ｂが露出するまで行なう。窒化シ
リコン膜１０Ｂを露出させる程度はその幅が０．５［μ
ｍｌ程度になるようにすればよい。次に、多結晶シリコ
ン膜１０Ｃと１０Ｃｐの間から露出している窒化シリコ
ン膜１０Ｂをエツチングして、開口１３（第８図参照）
を形成する。この開口１３の平面パターンは、第３図に
示したレジストマスク１１の平面パターンがリング状で
あるため、リング状に形成される。開口１３の幅は、前
記窒化シリコン膜ＲＯＢを、露出させたときの幅が、０
．５［μｍｌ程度であることから、これと同様に、０．
５［μｍｌ程度となる。このエツチングの後、残存して
いた酸化シリコン膜１００を除去し、この後、不純物が
導入されていない多結晶シリコン膜１０Ｃを除去する。

多結晶シリコン膜１０Ｃを除去するエツチングは、不純
物が導入されている多結晶シリコン膜１０Ｃｐとのエツ
チングレートの差を利用して行うことができる。すなわ
ち、マスクが不要である。

次に、第８図に示すように、領域Ａ及び領域Ｂのそれぞ
れの開口１３を通してｐ型不純物、例えばボロン、２フ
ツ化ボロン（ＢＦ２）をイオン打込みによって導入し、
さらにアニールを施して領域Ａにｐ゛型エミッタ領域１
４及びＰ＋型コレクタ領域１５を形成し、また、領域Ｂ
にグラフトベース領域１６Ｇを形成する。酸化シリコン
膜１０Ａがイオン打込みの緩衝膜となる。酸化シリコン
膜１０Ａがイオン打込みの緩衝膜となる。ＰＮＰトラン
ジスタのベース領域は、半導体基板１の一部である埋込
み層２と、エピタキシャル層３のエミッタ領域１４とコ
レクタ領域１５とを除いた部分からなる。すなわち、エ
ミッタ領域１４とコレクタ領域１５の間のｎ“型半導体
領域９もベース領域の一部である。開口１３の幅が０．
５［μｍｌ程度と極めて微細なため、リング状に形成さ
れたエミッタ領域１４及びコレクタ領域１５のそれぞれ
の幅、すなわちリングの太さも微細になる。したがって
、エミッタ領域１４及びコレクタ領域ＩＳの微細化が図
れる。

領域Ａにおけるエミッタ領域１４とコレクタ領域１５と
の間隔は、第３図に示したレジストマスク１１によって
規定している。したがって、レジストマスク１１の幅を
最小加工寸法にすれば、エミッタ領域１４とコレクタ領
域１５との間隔は、最小加工寸法以下にできる。このこ
とは、ＰＮＰトランジスタの微細化を図る上で極めて有
効である。なお、ＰＮＰトランジスタは、ここまでの工
程で実質的に完成する。

次に、第９図に示すように、開口１３から露出している
酸化シリコン膜１０Ａをエツチングして。

開口１３をエピタキシャル層３の表面にまで至らせる。

エツチングにはフッ酸化係のエツチング液を用いればよ
い。露出している窒化シリコン膜１０Ｂ及び多結晶シリ
コンｍ　１０　Ｃｐがエツチングのマスクとなる１次に
、開口１３から露出している酸化シリコン膜１０Ａをエ
ツチングして開口１３をエピタキシャル層３の表面にま
で至らせる。

エツチングにはフッ酸係のエツチング液を用いればよい
。露出している窒化シリコン膜１０Ｂ及び多結晶シリコ
ン膜１０Ｃｐが、エツチングのマスクとなる。次に、半
導体基板１上にＣＶＤ等によって多結晶シリコン＠１７
を形成する。この多結晶シリコン膜１７には不純物を導
入しない。これは、後述するように、多結晶シリコン膜
１７中に、領域Ａにおいては、エミッタ領域１４、コレ
クタ領域１５及び既に形成され不純物が導入されている
多結晶シリコン膜１０ＣＰから不純物を拡散するからで
ある。同様に、領域Ｂにおいては、多結晶シリコン膜１
７中に、グラフトベート領域１６Ｇ及び不純物が導入さ
れている多結晶シリコン膜１０ＣＰから不純物を拡散す
るからである。

次に、第１０図に示すように、領域Ａに多結晶シリコン
膜からなるエミッタ電極１８及びコレクタ電極１９を形
成し、同様に、領域Ｂに多結晶シリコン膜からなるベー
ス電極２０を形成する。これらは、次のようにして形成
する。半導体基板１にアニールを施すことによって、領
域Ａにおいてはエミッタ領域１４、コレクタ領域１５及
び多結晶シリコン膜１０Ｃｐから、領域Ｂにおいてはグ
ラフトベース領域１６Ｇ及び多結晶シリコン膜１０Ｃｐ
から第９図にした多結晶シリコン膜１７中にＰ型不純物
を拡散させる。次に、多結晶シリコン膜１７のＰ型不純
物が拡散されなかった部分を除去する。このエツチング
はマスクが不要である。

多結晶シリコン膜１７のｐ型不純物が拡散された部分が
エツチングされにくいからである。

すなわち、領域Ａのエミッタ電極１８、コレクタ電極１
９及び領域Ｂのベース電極２０は、第９図の工程で形成
した不純物を導入していない多結晶シリコン膜１７の一
部と、それ以前に形成され不純物が導入されている多結
晶シリコン膜１０ＣＰとからなる。

以上の説明かられかるように、エミッタ電極１８はエミ
ッタ領域１４にセルファラインで形成している。同様に
、コレクタ電極１９はコレクタ領域１５にセルファライ
ンで形成している。すなわち、エミッタ電極１８とエミ
ッタ領域１４との間にはマスク合せ余裕が要らず、また
コレクタ電極１９とコレクタ領域１５との間にはマスク
合せ余裕が要らない、すなわち、エミッタ電極１Ｂとコ
レクタ電極１９との間隔は、エミッタ領域１４とコレク
タ領域１５との間隔と同程度である。このことは、トラ
ンジスタの微細化を図る上で有効である。一方、領域Ｂ
においても、グラフトベース領域１６Ｇとベース電極２
０とは、セルファラインの関係にある。なお、エミッタ
電極１８及びコレクタ電極１９の平面パターンの説明は
、後に第１８を用いてＮＰＮトランジスタのベース電極
２０及びエミッタ電極２６の平面パターンの説明をする
際に行う。

ここで、領域ＡのＰＮＰトランジスタの全体の断面およ
び領域ＢのＮＰＮトランジスタの全体の断面を第１１図
に示す、なお、第１１図では、フィールド絶縁膜４上の
酸化シリコン膜１０Ａを図示していない。実質的にフィ
ールド絶縁膜４と酸化シリコン膜１０Ａとが一体となる
からである。

次に、第１２図に示すように、半導体基板１上に絶縁膜
２１を形成する。この絶縁膜２１は、例えばＣＶＤによ
る酸化シリコン膜（ＨＬ　Ｄ）を形成し、さらに前記酸
化シリコン膜の上にリンシリケートガラス（ＰＳＧ）を
塗布して形成する。

次に、第１３図に示すように、絶縁膜２１の上に、例え
ばＣＶＤによって窒化シリコン膜からなるマスク２２を
形成する。このマスク２２は、後に領域已における絶縁
膜２１を選択的に除去する際のエツチングマスクとなり
、またベース電極２０を選択的に熱酸化する際の熱酸化
マスクとなる。

次に、第１４図に示すように、領域Ｂのエミッタ領域２
５（第１８図参照）が形成されるエピタキシャル層３の
上のマスク２２を選択的に除去する。このエツチングは
、レジストをマスクとして用い、例えば熱リン酸によっ
て行う。この後、前記レジストからなるマスクを除去す
る。次に、残存しているマスク２２、すなわち窒化シリ
コン膜から露出している絶縁膜２１をエツチングする。

前記エツチングは、ベース電極２０の一部を露出させる
。また、ベース電極２０の間の窒化シリコン膜１０Ｂが
露出するまで行う。なお、領域Ａはマスク２２で覆れて
いるので、絶縁膜２１は除去されない。

次に、第１５図に示すように、領域Ｂのベース電極２０
の露出した部分を熱酸化して絶縁膜２３を形成する。し
たがって、絶縁膜２３は酸化シリコン膜からなる。窒化
シリコン膜２２が熱酸化マスクとなる。また、エピタキ
シャル層３上には、窒化シリコン膜１０Ｂが残存してい
るため、エピタキシャル層３の表面が酸化されることは
ない。

この熱酸化工程の後に、窒化シリコン膜からなるマスク
２２を除去する。例えば熱リン酸を用いて行う。マスク
２２を除去する際に、エピタキシャルｒＳ３上の露出し
ている窒化シリコンＩＩＩＩＯＢも除去する。

次に、第１６図に示すように、後に領域Ｂのエミッタ電
極２６となる多結晶シリコン１１に２４を、例えばＣＶ
Ｄによって半導体基板ｌ上の全面に形成する。この多結
晶シリコン膜２４に１例えばイオン打込みによってＰ型
不純物、例えばボロンを導入し、さらにアニールを施し
て前記多結晶シリコン膜２４からエピタキシャル層３中
へＰ型不純物を拡散させて、ＮＰＮトランジスタのｐ型
真性ベース領域１６Ｉを形成する。前記アニールは。

真性ベース領域１６Ｉがグラフトベース領域１６Ｇに達
するまで不純物を拡散させる。

次に、第１７図に示すように、第１６図の工程で形成し
た多結晶シリコン膜２４に、新にｎ型不純物、例えばヒ
素（Ａｓ）をイオン打込みによって導入し、さらにアニ
ールを施してエピタキシャル層３中にｎ型不純物を拡散
させて　、７型エミツタ領域２５を形成する。したがっ
て、前記イオン打込みは、ｐ型となっていた多結晶シリ
コン膜２４がｎ型となるまでその多結シリコンｌ［２４
中にｎ型不純物を導入する。さらに、前記アニールは。

真性ベース領域１６Ｉのエミッタ領域２６となる部分が
ｎ型となるまで、多結晶シリコン膜２４からエピタキシ
ャル層３中へｎ型不純物を拡散させる。

領域ＢのＮＰＮトランジスタにおいて、エミッタ領域２
５は方形状をしており、このエミッタ領域２５の周囲を
グラフトベース領域１６Ｇが囲んでいる。真性ベース領
域１６１は、エピタキシャル層３の表面におけるグラフ
トベース領域１６の内側の領域である。なお、第１９図
では、エミッタ領域２Ｓの下の真性ベース領域１６Ｉを
図示していない、エミッタ領域２５の構成を見易すくす
るためである。ＮＰＮトランジスタのコレクタ領域半導
体基板ｌの一部である埋込層２と、エピタキシャル層３
のエミッタ領域２５．グラフトベース領域１６Ｇ及び真
性ベース領域１６１を除いた部分からなる。

以下の工程は、ＰＮＰ及びＮＰＮトランジスタの完成図
である第１８図及び第１９図を用いて行う、すなわち、
第１８１ｇの領域ＡはＰＮＰトランジスタの平面図であ
り、領域ＢはＮＰＮトランジスタの平面図である。第１
９図の領域Ａは第１８図のＡ−Ａ切断線における断面図
であり、第１９図の領域Ｂは第１８図の領域ＢのＢ−Ｂ
切断線における断面図である。なお、第１８図はトラン
ジスタの構成を見易くするためにフィールド絶縁膜４以
外の絶縁膜を図示していない。

第１７図に示した工程によってエミッタ領域２５を形成
した後に、多結晶シリコン膜２４の不要な部分を選択的
にエツチングして、第１８図及び第１９図に示すように
、エミッタ電極２６を形成する。エツチングのマスクに
は、レジストを用いる。このレジストマスクは、エツチ
ング後除去する。

領域Ａにおいて、エミッタ電極１Ｂは、方形状をしてお
りエミッタ領域１４の全表面に接続している。コレクタ
電極１９はエミッタ電極１８を囲んでいるため、リング
状をしている。また、コレクタ電極１９はコレクタ領域
１５の全表面に接続している。

領域Ｂにおいて、エミッタ電極２６は、方形状をしてお
［−エミー７ＪＪ偏搏９虱の酩全面に１１゜ている。ベ
ース電極２０は、グラフトベース領域１６Ｇの全表面に
接続している。また、ベース電極２０はエミッタ電極２
６を囲んでいるので、リング状をしている。エミッタ電
極２６とベース電極２０とは、第１５図の工程でベース
電極２０を選択的に酸化して形成した絶縁膜２３、すな
わち酸化シリコン膜によって絶縁されている。

次に、半導体基板１上に絶縁膜２７を形成する。

この絶縁膜２７は、例えばＣＶＤによるＰＳＧ膜を形成
し、この上に窒化シリコン膜を形成して構成する。次に
、領域Ａ及び領域Ｂの絶縁膜２７゜２１を選択的に除去
して接続孔２８を形成する。

なお、領域Ａのベース領域及び領域Ｂのコレクタ領域の
接続孔２８は、絶縁膜２７．２１を除去するとともに、
窒化シリコン膜１０Ｂ、酸化シリコン膜１０Ａを除去し
て形成する。レジストをマスクとしたドライエツチング
によって行う。なお、第１８図は、構成を見易くするた
め、接続孔２８を図示していない。次に、例えばスパッ
タによってアルミニウムからなる導電層２９を形成する
。

第１８図はエミッタ領域１４及びコレクタ領域１５の構
成を見易くするため、アルミニウム層からなる導電層２
９を図示していない、導電層２９において、領域Ａの導
電層２９Ａはコレクタ電極１９に接続している。導電層
２９Ｂはエミッタ電極１８に接続している。導電層２９
Ｃはエピタキシャル層３のベース領域となる部分に接続
している。

領域Ｂの導電層２９Ｄはベース電極２０に接続している
。導電層２９Ｅはエミッタ電極２６に接続している。導
電層２９Ｆはコレクタ領域であるエピタキシャル層３の
ｎ＋型の部分に接続している。なお、導電層２９を覆う
最終保護膜は１図示していないが、例えばＣＶＤによる
酸化シリコン膜、ＰＳＧ膜、窒化シリコン膜を順次積層
して構成する。

以上の説明かられかるように、本実施例のＰＮＰトラン
ジスタは、ＮＰＮトランジスタと同一工程で形成できる
。

第１８図の領域Ａに示したように、ＰＮＰトランジスタ
のエミッタ領域１４の平面パターンがリング状をしてい
るため、エミッタ領域１４の低面積はその中央部がない
だけ低減される。

一方、エミッタ領域１４の周囲をコレクタ領域１５が囲
んでいるため、エミッタ領域１４とコレクタ領域１５と
の対向する面積が大きくなる。このため、ＰＮＰトラン
ジスタの電流増幅率を高めることができる。これは、以
下の理由による０本実施例のＰＮＰトランジスタがラテ
ラルトランジスタであり、エミッタ領域１４から供給さ
れるキャリア、すなわちホールの有効なものはエミッタ
領域１４の側面からエピタキシャル層２、すなわちベー
ス領域の表面を通ってコレクタ領域１５に流れる。した
がって、エミッタ領域１４とコレクタ領域１５との対向
面積が大きいため、エミッタ領域１４からコレクタ領域
１５に注入されるキャリアは増大する。一方、エミッタ
領域１４の低面からベース領域中へ流れるキャリアはベ
ース電流となり、電流増幅率を低下させるが、前記のよ
うにエミッタ領域１４の低面積が小さいためベース電流
が小さくなるからである。

一方、前記のように、エミッタ領域１４の低面積を低減
したことによって、エミツタ領域１４エピタキシヤル層
３の間の容量が低減されている。

このため、ＰＮＰトランジスタの動作速度の高速化が図
れる。

一方、ｎ＋型半導体領域９はその不純物濃度をイオン打
込みによって容易に制御し得る。すなわち、ベース領域
の一部、つまりエミッタ領域１４とコレクタ領域１５と
の間のベース領域の不純物濃度を制御し得る。すなわち
、エミッタ領域１４とコレクタ領域１５との間のパンチ
スルー耐圧を制御できる。また、ｎ＋型半導体領域９は
、ＰＮＰトランジスタの電流増幅率を制御する上でも有
効である。ベース電流はベース領域の不純物濃度によっ
て変るが、このベース領域の一部である半導体領域９の
不純物濃度の制御性が良いからである。すなわち、ＰＮ
Ｐトランジスタの電気的特性を向上できる。

［実施例■］ 第２０図は実施例■のＰＮＰトランジスタの平面図であ
り、第２１図は第２０図のＡ−Ａ切断線における断面図
である。なお、第２０図及び第２１図は、ＰＮＰトラン
ジスタの多結晶シリコン膜からなるエミッタ電極１８及
びコレクタ電極１９を形成した時点での平面図及び断面
を示したものである。したがって、前記電極１８．１９
を形成した以後に形成される眉間絶縁膜、接続孔、アル
ミニウム層からなる導電層等は図示していない。

また、第２０図はトランジスタの構成を見易すくするた
めに、フィールド絶縁膜以外の絶縁膜を図示していない
。

第２０図及び第２１−において、Ｐ＋型エミッタ領域１
４は、エピタキシャル層３の表面に設けてあり、平面パ
ターンは長方形をしている。Ｐ０型コレクタ領域１５も
同様に、エピタキシャル層３の表面に設けてあり、平面
パターンは長方形をしている。これらエミッタ領域１４
とコレクタ領域１５の間にｎ＋型半導体領域９を設けて
いる。してかって、ｎ＋型半導体領域９もその平面パタ
ーンは長方形をしている。ベース領域として使用される
のは、ｎ９型埋込み層２と、エピタキシャル層３のエミ
ッタ領域１４とコレクタ領域１５とを除いた部分である
。したがって、前記ｎ＋型半導体領域９もベース領域の
一部として使用される。

なお、エピタキシャル層３において、符号■で示した領
域は、実施例Ｉと同様に、アルミニウム層からなる導電
層２９Ｇとの接続抵抗を低減させるため、イオン打込み
によってｎ＋型にしたものである。Ｐ＋型チャネルスト
ッパ領域５は、埋込み層２及びエピタキシャル層３を囲
んでいる。

本実施例■のエミッタ領域１４及びコレクタ領域１５は
、実施例Ｉの第３図における工程でのレジストからなる
マスク１１を長方形状にしておけばよい。このマスク１
１は、その両端部がフィールド絶縁膜４にかかるように
する。前記マスク１１の幅を最小加工寸法にすることに
よって、エミッタ領域１４とコレクタ領域１５との距離
を最小加工寸法以下にすることができる。また、エミッ
タ領域１４及びコレクタ領域１５は、前記のように長方
形をしているが、その短径方向における幅は開口１３に
よって規定されている。開口１３は、実施例Ｉと同様に
、多結晶シリコン膜１０Ｃをエツチングして、その多結
晶シリコン膜１０Ｃに開口１２を形成する際に決定する
ことがきる。開口１３の前記幅は、０．５［μｍ］程度
と極めて小さい、したがって、エミッタ領域１４及びコ
レクタ領域１５の幅は極めて小さくなる。これは、ＰＮ
Ｐトランジスタを微細化を図る上で極めて有効である。

［効果］ 本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）、バイポーラトランジスタのエミッタ領域をリン
グ状にし、このエミッタ領域を囲んでコレクタ領域を設
けたことにより、エミッタ領域の低面積が低減され、か
つエミッタ領域とコレクタ領域との対向面積が増大する
ので、バイポーラトランジスタの電流増幅率の向上を図
ることができる。

（２）、エミッタ領域をリング状にしてこの低面積を低
減したことにより、エミッタ領域の容量が低減されるの
で、トランジスタの動作速度の高速化を図ることができ
る。

（３）、エミッタ領域とこれを囲むコレクタ領域との間
に、それらエミッタ領域及びコレクタ領域と反対導電型
の半導体領域を設けたことにより。

前記半導体領域の不純物濃度が調整可能であるので、エ
ミッタ領域とコレクタ領域のパンチスルー耐圧を向上で
きる。

（４）、前記（３）により、エミッタ領域とコレクタ領
域との間のベース領域の不純物濃度を前記反対導電型の
半導体領域によって制御し得るので、電流増幅率を制御
することが可能となり、したがってトランジスタの電気
的特性を向上することができる。

（５）、半導体基板上に形成した多結晶シリコン膜の第
１の部分をエツチングし易くし、その第１の部分の周囲
の第２の部分をエツチングしにくくし、前記第１の部分
と第２の部分との境界部をエツチングしてエミッタ領域
及びコレクタ領域を規定する開口を形成し、この開口を
通してイオン打込みしてＰＮＰトランジスタのエミッタ
領域とコレクタ領域とを形成したことにより、前記開口
の幅が極めて小さいのでエミッタ領域及びコレクタ領域
の微細化を図ることができる。

（６）、前記（４）における多結晶シリコン膜のエツチ
ングし易い第１の部分の幅が微細なことにより、エミッ
タ領域とコレクタ領域との間隔が縮小されるので、トラ
ンジスタのｖｔＩ繕化を図ることができる。

（７）、エミッタ電極をエミッタ領域のセルファライン
で形成し、コレクタ電極をコレクタ領域のセルファライ
ンで形成したことにより、エミッタ領域とエミッタ電極
及びコレクタ領域とコレクタ電極とのマスク合せ余裕が
不要になるので、トランジスタの微細化を図ることがで
きる。

（８）、ＰＮＰトランジスタをＮＰＮトランジスタと同
一工程で形成できるので、製造工程の短縮を図ることが
できる。

以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。

【図面の簡単な説明】

第１図乃至第１９図は、実施例■のトランジスタの製造
工程を説明するための図であり、第１図乃至第１７図及
び第１９図は製造工程におけるトランジスタの断面図、
第１８図は製造工程におけるトランジスタの平面図であ
る。 第２０図及び第２１図は実施例■のトランジスタを説明
するための図であり、第２０図はトランジスタの平面図
、第２１図は第２０図に示したトランジスタの断面図で
ある。 １・・・半導体基板、２・・・埋込み層、３・・・エピ
タキシャル層、４・・・フィールド絶縁膜、５・・・チ
ャネルストッパ領域、６・・・酸化シリコン膜、１０、
ＩＯＡ、１０Ｂ、ｌ０Ｃ１１００、ＩＯＥ、２２・・・
マスク、７．１２．１３・・・開口、９．１４．１５．
１６Ｇ、１６Ｉ、２５・・・半導体領域、１１・・・レ
ジストマスク、１Ｂ、１９．２０．２６・・・電極、１
７．２４・・・多結晶シリコン膜、２１．２３．２７・
・・絶縁膜、２８・・・接続孔、２９Ａ、２９Ｂ、２９
Ｃ１２９Ｄ、２９Ｅ、２９Ｆ・・・アルミニウム層から
なる導電層、！・・・実施例Ｉのエピタキシャル層のｎ
１型化した領域、■・・・実施例■のエピタキシャル層
のｎ＋型化した領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、同一層からなり第１の部分と該第
   １の部分の側部の第２の部分とでエッチング速度が異る
   マスクを形成し、前記マスクの第１の部分と第２の部分
   との境界部分をエッチングして開口を形成し、該開口を
   通して半導体基板内に不純物を導入してバイポーラトラ
   ンジスタのエミッタ領域を形成することを特徴とする半
   導体集積回路装置の製造方法。 ２、前記マスクは多結晶シリコン層からなり、該多結晶
   シリコン層の第１の部分には不純物を導入し、第２の部
   分には不純物を導入しないことによって第１の部分と第
   ２の部分とでエッチング速度を異ならせることを特徴と
   する特許請求の範囲第１項記載の半導体集積回路装置の
   製造方法。 ３、前記バイポーラトランジスタはＰＮＰ型であり、Ｎ
   ＰＮ型バイポーラトランジスタと同一製造工程で形成す
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置の製造方法。