JPH0652736B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、バイポーラトランジスタに関するものである。

［背景技術］ バイポーラ型半導体集積回路装置では、通常縦型ＮＰＮ
トランジスタが用いられ、縦型ＰＮＰトランジスタはあ
まり用いられない。ＰＮＰトランジスタの性能はＮＰＮ
トランジスタに劣り、特に高速にしたい部分には使用で
きない。しかし、縦型ＮＰＮトランジスタの製造プロセ
スを用いて形成できる横型（ラテラル）ＰＮＰトランジ
スタは、ＮＰＮトランジスタの負荷として用いられるこ
とがある。また、ＰＮＰトランジスタを高速回路に用い
ることができれば、回路を単純化、低消費電力化するこ
とができる。

しかしながら、ラテラルバイポーラトランジスタの電流
増幅率及びしゃ断周波数を向上することは極めて難かし
い。

なお、ラテラルＰＮＰトランジスタについては、例え
ば、日経マグロウヒル社発行、日経エレクトロニクス、
１９８１年９月２８日号、ｐ１２７〜１２８に記載され
ている。

［発明の目的］ 本発明の目的は、トランジスタの電流増幅率の向上を図
る技術を提供することにある。

本発明の他の目的は、ＰＮＰトランジスタとＮＰＮトラ
ンジスタを同一工程で形成する技術を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上のマスクのエッチングしやすい
第１の部分と、この第１の部分の両側部分エッチングさ
れにくい第２の部分とのそれぞれの境界部をエッチング
して２つの開口を形成する。この２つの開口を通して半
導体基板内に不純物を導入してエミッタ領域及びコレク
タ領域を形成する。

以下、本発明の構成について、実施例とともに説明す
る。

［実施例Ｉ］ 第１図乃至第１９図は、本実施例のバイポーラトランジ
スタの製造方法を説明するための図であり、第１図乃至
第１７図及び第１９図は製造工程におけるバイポーラト
ランジスタの断面図、第１８図は製造工程におけるバイ
ポーラトランジスタの平面図である。なお、第１図乃至
第１９図における領域Ａは、ＰＮＰ型バイポーラトラン
ジスタを示し、領域ＢはＮＰＮ型バイポーラトランジス
タを示している。

まず、第１図に示すように、ｐ型単結晶シリコンからな
る半導体基板１にｎ^＋型埋込み層２を形成した後、半導
体基板１上の全面にｎ型エピタキシャル層３を形成す
る。さらに、酸化シリコン膜からなるフィールド絶縁膜
４とｐ型チャネルストッパ領域５を形成する。なお、符
号Ｉで示した部分は、エピタキシャル層３の一部にリン
（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン打込み等
によって導入し、さらにアニールを施してｎ^＋としたも
のである。このため、図面では前記符号Ｉを付した部分
と埋込み層２との境界を示していない。前記符号Ｉを付
した部分は、領域Ａにおいてはベース領域の一部とな
り、領域Ｂにおいてはコレクタ領域の一部となる。な
お、以後の工程の説明では、必要のない限りアニール工
程の説明を省略する。次に、フィールド絶縁膜４から露
出しているエピタキシャル層３の表面を酸化して薄い酸
化シリコン膜６を形成する。この酸化シリコン膜６は、
イオン打込みの際の緩衝膜となる。また、半導体基板１
上に窒化シリコン膜等を形成した際に、その窒化シリコ
ン膜と半導体基板１との間の熱膨張差を緩和するための
緩衝膜となる。

次に、第２図に示すように、半導体基板１上にレジスト
マスク８を形成し、このレジストマスク８の領域Ａにお
けるエピタキシャル層３の上の部分を除去して開口７を
形成する。次に、イオン打込みによって開口７を通し
て、リン又はヒ素等のｎ型不純物を領域Ａのエピタキシ
ャル層３内に導入してｎ^＋型半導体領域９を形成する。
このｎ^＋型半導体領域９は、後に形成するエミッタ領域
１４とコレクタ領域１５の間のパンチスルー耐圧を調整
し、またＰＮＰ型バイポーラトランジスタの電流増幅率
を調整する。なお、エミッタ領域１４とコレクタ領域１
５の平面パターンは、第１８図を参照すると理解でき
る。

エミッタ領域１４とコレクタ領域１５の間のパンチスル
ー及び電流増幅率は、エピタキシャル層３の不純物濃度
によって異る。ところが、エピタキシャル層３の不純物
濃度を均一にすることは極めて難しい。そこで、本実施
例では、前記のように、エピタキシャル層３のエミッタ
領域１４とコレクタ領域１５との間となる部分にｎ^＋型
半導体領域９を形成している。しかし、必ずしも前記ｎ
^＋型半導体領域９を形成する必要はない。

次に、第３図に示すように、第１図の工程で形成した酸
化シリコン膜６を除去し、この後、半導体基板１上の全
面にマスク１０を形成する。このマスク１０は複数層の
積層膜からなるが、その構成は後述する。またマスク１
０は、後の工程で、領域Ａにおいてエミッタ領域１４及
びコレクタ領域１５を規定するパターンに、領域Ｂにお
いてはグラフトベース領域１６Ｇ、エミッタ領域２５を
規定するパターンにパターニングされる。なお、領域Ｂ
に形成されるグラフトベース領域１６Ｇ及びエミッタ領
域２５の平面パターンは、第１８図を参照すると理解で
きる。次に、領域Ａにおいては、ｎ^＋型半導体領域９の
上に、領域Ｂにおいては真性ベース領域１６Ｉとなるエ
ピタキシャル層３の上にレジストマスク１１を形成す
る。なお、レジストマスク１１は、その平面パターンが
リング状をしている。領域Ａ及び領域Ｂの点線で囲んだ
部分を第４図に示す。すなわち、第４図は第３図の前記
点線で囲んだ領域の拡大図である。

第３図に示したマスク１０は、下から酸化シリコン膜１
０Ａ、窒化シリコン膜１０Ｂ、多結晶シリコン膜１０
Ｃ、酸化シリコン膜１０Ｄ、窒化シリコン膜１０Ｅとの
積層膜からなる。最下層の酸化シリコン膜１０Ａは、エ
ピタキシャル層３の表面の酸化からなる。その他の窒化
シリコン膜１０Ｂ、１０Ｅ、多結晶シリコン膜１０Ｃ
は、例えばＣＶＤによって形成している。また、多結晶
シリコン膜１０Ｃは、この時点では不純物が導入されて
いない。なお、最下層の酸化シリコン膜１０Ａには、第
１図の工程で形成した酸化シリコン膜６をそのまま用い
てもよい。

以下の製造工程を説明するための第５図乃至第１０図
は、第４図と同一部分を示している。

前記レジストマスク１１を形成した後に、第５図に示す
ように、最上層の窒化シリコン膜１０Ｅのレジストマス
ク１１から露出している部分をエッチングによって除去
する。エッチングには熱リン酸を用いる。さらに、多結
晶シリコン膜１０Ｃ中にボロン等のｐ型不純物をイオン
打込みによって導入する。レジストマスク１１がイオン
打込みのマスクとなる。なお、以下の説明では、多結晶
シリコン膜１０Ｃのｐ型不純物が導入された部分を多結
晶シリコン膜１０Ｃｐと云う。前記イオン打込みの後、
レジストマスク１１を除去する。

次に、第６図に示すように、残存する窒化シリコン膜１
０Ｅから露出している酸化シリコン膜１０Ｄを等方性ド
ライエッチング又は等方性ウエットエッチングによって
除去する。窒化シリコン膜１０Ｅがエッチングのマスク
となる。前記エッチングが等方性のため、窒化シリコン
膜１０Ｅの下の酸化シリコン膜１０Ｄが食込まれる。こ
のため、不純物が導入されていない多結晶シリコン膜１
０Ｃの一部が露出する。このエッチングの後、窒化シリ
コン膜１０Ｅを除去する。熱リン酸を用いて行えばよ
い。

次に、第７図に示したように、等方性のドライエッチン
グによってｐ型不純物を含有している多結晶シリコン膜
１０Ｃｐと、ｐ型不純物を含有していない多結晶シリコ
ン膜１０Ｃとの接合部から主に、不純物を含有していな
い多結晶シリコン膜１０Ｃの方をエッチングして開口１
２を形成する。エッチングのマスクは、残存している酸
化シリコン膜１０Ｄである。なお、第７図では領域Ａに
前記開口１２が４つ現れている。これは、前記開口１２
のうち、内側の２つがリング状のエミッタ領域１４を形
成するためのものであり、外側の２つがエミッタ領域１
４を囲むコレクタ領域１５を形成するためのものだから
である。したがって、内側の２つの開口１２は平面的に
はリング状をしており、同様に外側の２つの開口１２も
リング状をしている。一方、領域Ｂにおいては、開口１
２が２つしか現れていない。これは、開口１２が、第１
８図に示したグラフトベース領域１６Ｇ、すなわち、後
に形成される多結晶シリコンからなる電極２０が接続さ
れる高濃度領域をリング状に形成するためのものだから
である。

多結晶シリコン膜１０Ｃは、それが含有するｐ型不純物
の濃度によってエッチング速度が異る。すなわち、ｐ型
不純物が導入されていない多結晶シリコン膜１０Ｃより
ｐ型不純物が導入されている多結晶シリコン膜１０Ｃｐ
の方が、エッチングされにくい。このため、前記のよう
に、ｐ型不純物を含有していない多結晶シリコン膜１０
Ｃが主にエッチングされるものである。また、前記エッ
チングは、多結晶シリコン膜１０Ｃの下の窒化シリコン
膜１０Ｂが露出するまで行なう。窒化シリコン膜１０Ｂ
を露出させる程度はその幅が０．５［μｍ］程度になる
ようにすればよい。次に、多結晶シリコン膜１０Ｃと１
０Ｃｐの間から露出している窒化シリコン膜１０Ｂをエ
ッチングして、開口１３（第８図参照）を形成する。こ
の開口１３の平面パターンは、第３図に示したレデスト
マスク１１の平面パターンがリング状であるため、リン
グ状に形成される。開口１３の幅は、前記窒化シリコン
膜１０Ｂを、露出させたときの幅が、０．５［μｍ］程
度であることから、これと同様に、０．５［μｍ］程度
となる。このエッチングの後、残存していた酸化シリコ
ン膜１０Ｄを除去し、この後、不純物が導入されていな
い多結晶シリコン膜１０Ｃを除去する。多結晶シリコン
膜１０Ｃを除去するエッチングは、不純物が導入されて
いる多結晶シリコン膜１０Ｃｐとのエッチングレートの
差を利用して行うことができる。すなわち、マスクが不
要である。

次に、第８図に示すように、領域Ａ及び領域Ｂのそれぞ
れの開口１３を通してｐ型不純物、例えばボロン、２フ
ッ化ボロン（ＢＦ_２）をイオン打込みによって導入し、
さらにアニールを施して領域Ａにｐ^＋型エミッタ領域１
４及びＰ^＋型コレクタ領域１５を形成し、また、領域Ｂ
にグラフトベース領域１６Ｇを形成する。酸化シリコン
膜１０Ａがイオン打込みの緩衝膜となる。酸化シリコン
膜１０Ａがイオン打込みの緩衝膜となる。ＰＮＰトラン
ジスタのベース領域は、半導体基板１の一部である埋込
み層２と、エピタキシャル層３のエミッタ領域１４とコ
レクタ領域１５とを除いた部分からなる。すなわち、エ
ミッタ領域１４とコレクタ領域１５の間のｎ^＋型半導体
領域９もベース領域の一部である。開口１３の幅が０．
５［μｍ］程度と極めて微細なため、リング状に形成さ
れたエミッタ領域１４及びコレクタ領域１５のそれぞれ
の幅、すなわちリングの太さも微細になる。したがっ
て、エミッタ領域１４及びコレクタ領域１５の微細化が
図れる。

領域Ａにおけるエミッタ領域１４とコレクタ領域１５と
の間隔は、第３図に示したレジストマスク１１によって
規定している。したがって、レジストマスク１１の幅を
最小加工寸法にすれば、エミッタ領域１４とエミッタ領
域１５との間隔は、最小加工寸法以下にできる。このこ
とは、ＰＮＰトランジスタの微細化を図る上で極めて有
効である。なお、ＰＮＰトランジスタは、ここまでの工
程で実質的に完成する。

次に、第９図に示すように、開口１３から露出している
酸化シリコン膜１０Ａをエッチングして、開口１３をエ
ピタキシャル層３の表面にまで至らせる。エッチングに
はフッ酸化係のエッチング液を用いればよい。露出して
いる窒化シリコン膜１０Ｂ及び多結晶シリコン膜１０Ｃ
ｐがエッチングのマスクとなる。次に、開口１３から露
出している酸化シリコン膜１０Ａをエッチングして開口
１３をエピタキシャル層３の表面にまで至らせる。エッ
チングにはフッ酸係のエッチング液を用いればよい。露
出している窒化シリコン膜１０Ｂ及び多結晶シリコン膜
１０Ｃｐが、エッチングのマスクとなる。次に、半導体
基板１上にＣＶＤ等によって多結晶シリコン膜１７を形
成する。この多結晶シリコン膜１７には不純物を導入し
ない。これは、後述するように、多結晶シリコン膜１７
中に、領域Ａにおいて、エミッタ領域１４、コレクタ領
域１５及び既に形成され不純物が導入されている多結晶
シリコン膜１０Ｃｐから不純物を拡散するからである。
同様に、領域Ｂにおいては、多結晶シリコン膜１７中
に、グラフトベース領域１６Ｇ及び不純物が導入されて
いる多結晶シリコン膜１０Ｃｐから不純物を拡散するか
らである。

次に、第１０図に示すように、領域Ａに多結晶シリコン
膜からなるエミッタ電極１８及びコレクタ電極１９を形
成し、同様に、領域Ｂに多結晶シリコン膜からなるベー
ス電極２０を形成する。これらは、次のようにして形成
する。半導体基板１にアニールを施すことによって、領
域Ａにおいてはエミッタ領域１４、コレクタ領域１５及
び多結晶シリコン膜１０Ｃｐから、領域Ｂにおいてはグ
ラフトベース領域１６Ｇ及び多結晶シリコン膜１０Ｃｐ
から第９図にした多結晶シリコン膜１７中にｐ型不純物
を拡散させる。次に、多結晶シリコン膜１７のｐ型不純
物が拡散されなかった部分を除去する。このエッチング
はマスクが不要である。多結晶シリコン膜１７のｐ型不
純物が拡散された部分がエッチングされにくいからであ
る。

すなわち、領域Ａのエミッタ電極１８、コレクタ電極１
９及び領域Ｂのベース電極２０は、第９図の工程で形成
した不純物を導入していない多結晶シリコン膜１７の一
部と、それ以前に形成され不純物が導入されている多結
晶シリコン膜１０Ｃｐとからなる。

以上の説明からわかるように、エミッタ電極１８はエミ
ッタ領域１４をセルフアラインで形成している。同様
に、コレクタ電極１９はコレクタ領域１５にセルフアラ
インで形成している。すなわち、エミッタ電極１８とエ
ミッタ領域１４との間にはマスク合せ余裕が要らず、ま
たコレクタ電極１９とコレクタ領域１５との間にはマス
ク合せ余裕が要らない。すなわち、エミッタ電極１８と
コレクタ電極１９との間隔は、エミッタ領域１４とコレ
クタ領域１５との間隔と同程度である。このことは、ト
ランジスタの微細化を図る上で有効である。一方、領域
Ｂにおいても、グラフトベース領域１６Ｇとベース電極
２０とは、セルフアラインの関係にある。なお、エミッ
タ電極１８及びコレクタ電極１９の平面パターンの説明
は、後に第１８を用いてＮＰＮトランジスタのベース電
極２０及びエミッタ電極２６の平面パターンの説明をす
る際に行う。

ここで、領域ＡのＰＮＰトランジスタの全体の断面およ
び領域ＢのＮＰＮトランジスタの全体の断面を第１１図
に示す。なお、第１１図では、フィールド絶縁膜４上の
酸化シリコン膜１０Ａを図示していない。実質的にフィ
ールド絶縁膜４と酸化シリコン膜１０Ａとが一体となる
からである。

次に、第１２図に示すように、半導体基板１上に絶縁膜
２１を形成する。この絶縁膜２１は、例えばＣＶＤによ
る酸化シリコン膜（ＨＬＤ）を形成し、さらに前記酸化
シリコン膜の上にリンシリケートガラス（ＰＳＧ）を塗
布して形成する。

次に、第１３図に示すように、絶縁膜２１の上に、例え
ばＣＶＤによって窒化シリコン膜からなるマスク２２を
形成する。このマスク２２は、後に領域Ｂにおける絶縁
膜２１を選択的に除去する際のエッチングマスクとな
り、またベース電極２０を選択的に熱酸化する際の熱酸
化マスクとなる。

次に、第１４図に示すように、領域Ｂのエミッタ領域２
５（第１３図参照）が形成されるエピタキシャル層３の
上のマスク２２を選択的に除去する。このエッチング
は、レジストをマスクとして用い、例えば熱リン酸によ
って行う。この後、前記レジストからなるマスクを除去
する。次に、残存しているマスク２２、すなわち窒化シ
リコン膜から露出している絶縁膜２１をエッチングす
る。前記エッチングは、ベース電極２０の一部を露出さ
せる。また、ベース電極２０の間の窒化シリコン膜１０
Ｂが露出するまで行う。なお、領域Ａはマスク２２で覆
れているので、絶縁膜２１は除去されない。

次に、第１５図に示すように、領域Ｂのベース電極２０
の露出した部分を熱酸化して絶縁膜２３を形成する。し
たがって、絶縁膜２３は酸化シリコン膜からなる。窒化
シリコン膜２２が熱硬化マスクとなる。また、エピタキ
シャル層３上には、窒化シリコン膜１０Ｂが残存してい
るため、エピタキシャル層３の表面が酸化されることは
ない。この熱酸化工程の後に、窒化シリコン膜からなる
マスク２２を除去する。例えば熱リン酸を用いて行う。
マスク２２を除去する際に、エピタキシャル層３上の露
出している窒化シリコン膜１０Ｂも除去する。

次に、第１６図に示すように、後に領域Ｂのエミッタ電
極２６となる多結晶シリコン膜２４を、例えばＣＶＤに
よって半導体基板１上に全面に形成する。この多結晶シ
リコン膜２４に、例えばイオン打込みによってｐ型不純
物、例えばボロンを導入し、さらにアニールを施して前
記多結晶シリコン膜２４からエピタキシャル層３中へｐ
型不純物を拡散させて、ＮＰＮトランジスタのｐ型真性
ベース領域１６Ｉを形成する。前記アニールは、真性ベ
ース領域１６Ｉがグラフトベース領域１６Ｇに達するま
で不純物を拡散させる。

次に、第１７図に示すように、第１６図の工程で形成し
た多結晶シリコン膜２４に、新にｎ型不純物、例えばヒ
素（Ａｓ）をイオン打込みによって導入し、さらにアニ
ールを施してエピタキシャル層３中にｎ型不純物を拡散
させて、ｎ^＋型エミッタ領域２５を形成する。したがっ
て、前記イオン打込みは、ｐ型となっていた多結晶シリ
コン膜２４がｎ型となるまでその多結シリコン膜２４中
にｎ型不純物を導入する。さらに、前記アニールは、真
性ベース領域１６Ｉのエミッタ領域２６となる部分がｎ
型となるまで、多結晶シリコン膜２４からエピタキシャ
ル層３中へｎ型不純物を拡散させる。

領域ＢのＮＰＮトランジスタにおいて、エミッタ領域２
５は方形状をしており、このエミッタ領域２５の周囲を
グラフトベース領域１６Ｇが囲んでいる。真性ベース領
域１６Ｉは、エピタキシャル層３の表面におけるグラフ
トベース領域１６の内側の領域である。なお、第１９図
では、エミッタ領域２５の下の真性ベース領域１６Ｉを
図示していない。エミッタ領域２５の構成を見易くする
ためである。ＮＰＮトランジスタのコレクタ領域半導体
基板１の一部である埋込層２と、エピタキシャル層３の
エミッタ領域２５、グラフトベース領域１６Ｇ及び真性
ベース領域１６Ｉを除いた部分からなる。

以下の工程は、ＰＮＰ及びＮＰＮトランジスタの完成図
である第１８図及び第１９図を用いて行う。すなわち、
第１８図の領域ＡはＰＮＰトランジスタの平面図であ
り、領域ＢはＮＰＮトランジスタの平面図である。第１
９図の領域Ａは第１８図のＡ−Ａ切断線における断面図
であり、第１９図の領域Ｂは第１８図の領域ＢのＢ−Ｂ
切断線における断面図である。なお、第１８図はトラン
ジスタの構成を見易くするためにフィールド絶縁膜４以
外の絶縁膜を図示していない。

第１７図に示した工程によってエミッタ領域２５を形成
した後に、多結晶シリコン膜２４の不要な部分を選択的
にエッチングして、第１８図及び第１９図に示すよう
に、エミッタ電極２６を形成する。エッチングのマスク
には、レジストを用いる。このレジストマスクは、エッ
チング後除去する。

領域Ａにおいて、エミッタ電極１８は、方形状をしてお
りエミッタ領域１４の全表面に接続している。コレクタ
電極１９はエミッタ電極１８を囲んでいるため、リング
状をしている。また、コレクタ電極１９はコレクタ領域
１５の全表面に接続している。

領域Ｂにおいて、エミッタ電極２６は、方形状をしてお
り、エミッタ領域２５の略全面に接続している。ベース
電極２０は、グラフトベース領域１６Ｇの全表面に接続
している。また、ベース電極２０はエミッタ電極２６を
囲んでいるので、リング状をしている。エミッタ電極２
６とベース電極２０とは、第１５図の工程でベース電極
２０を選択的に酸化して形成した絶縁膜２３、すなわち
酸化シリコン膜によって絶縁されている。

次に、半導体基板１上に絶縁膜２７を形成する。この絶
縁膜２７は、例えばＣＶＤによるＰＳＧ膜を形成し、こ
の上に窒化シリコン膜を形成して構成する。次に、領域
Ａ及び領域Ｂの絶縁膜２７、２１を選択的に除去して接
続孔２８を形成する。なお、領域Ａのベース領域及び領
域Ｂのコレクタ領域の接続孔２８は、絶縁膜２７、２１
を除去するとともに、窒化シリコン膜１０Ｂ、酸化シリ
コン膜１０Ａを除去して形成する。レジストをマスクと
したドライエッチングによって行う。なお、第１８図
は、構成を見易くするため、接続孔２８を図示していな
い。次に、例えばスパッタによってアルミニウムからな
る導電層２９を形成する。第１８図はエミッタ領域１４
及びコレクタ領域１５の構成を見易くするため、アルミ
ニウム層からなる導電層２９を図示していない。導電層
２９において、領域Ａの導電層２９Ａはコレクタ電極１
９に接続している。導電層２９Ｂはエミッタ電極１８に
接続している。導電層２９Ｃはエピタキシャル層３のベ
ース領域となる部分に接続している。

領域Ｂの導電層２９Ｄはベース電極２０に接続してい
る。導電層２９Ｅはエミッタ電極２６に接続している。
導電層２９Ｆはコレクタ領域であるエピタキシャル層３
のｎ^＋型の部分に接続している。なお、導電層２９を覆
う最終保護膜は、図示していないが、例えばＣＶＤによ
る酸化シリコン膜、ＰＳＧ膜、窒化シリコン膜を順次積
層して構成する。

以上の説明からわかるように、本実施例のＰＮＰトラン
ジスタは、ＮＰＮトランジスタと同一工程で形成でき
る。

第１８図の領域Ａに示したように、ＰＮＰトランジスタ
のエミッタ領域１４の平面パターンがリング状をしてい
るため、エミッタ領域１４の低面積はその中央部がない
だけ低減される。

一方、エミッタ領域１４の周囲をコレクタ領域１５が囲
んでいるため、エミッタ領域１４とコレクタ領域１５と
の対向する面積が大きくなる。このため、ＰＮＰトラン
ジスタの電流増幅率を高めることができる。これは、以
下の理由による。本実施例のＰＮＰトランジスタがラテ
ラルトランジスタであり、エミッタ領域１４から供給さ
れるキャリア、すなわちホールの有効なものはエミッタ
領域１４の側面からエピタキシャル層２、すなわちベー
ス領域の表面を通ってコレクタ領域１５に流れる。した
がって、エミッタ領域１４とコレクタ領域１５との対向
面積が大きいため、エミッタ領域１４からコレクタ領域
１５に注入されるキャリアは増大する。一方、エミッタ
領域１４の低面からベース領域中へ流れるキャリアはベ
ース電流となり、電流増幅率を低下させるが、前記のよ
うにエミッタ領域１４の低面積が小さいためベース電流
が小さくなるからである。

一方、前記のように、エミッタ領域１４の低面積を低減
したことによって、エミッタ領域１４エピタキシャル層
３の間の容量が低減されている。このため、ＰＮＰトラ
ンジスタの動作速度の高速化が図れる。

一方、ｎ^＋型半導体領域９はその不純物濃度をイオン打
込みによって容易に制御し得る。すなわち、ベース領域
の一部、つまりエミッタ領域１４とコレクタ領域１５と
の間のベース領域の不純物濃度を制御し得る。すなわ
ち、エミッタ領域１４とコレクタ領域１５との間のパン
チスルー耐圧を制御できる。また、ｎ^＋型半導体領域９
は、ＰＮＰトランジスタの電流増幅率を制御する上でも
有効である。ベース電流はベース領域の不純物濃度によ
って変るが、このベース領域の一部である半導体領域９
の不純物濃度の制御性が良いからである。すなわち、Ｐ
ＮＰトランジスタの電気的特性を向上できる。

［実施例II］ 第２０図は実施例IIのＰＮＰトランジスタの平面図であ
り、第２１図は第２０図のＡ−Ａ切断線における断面図
である。なお、第２０図及び第２１図は、ＰＮＰトラン
ジスタの多結晶シリコン膜からなるエミッタ電極１８及
びコレクタ電極１９を形成した時点での平面図及び断面
を示したものである。したがって、前記電極１８、１９
を形成した以後に形成される層間絶縁膜、接続孔、アル
ミニウム層からなる導電層等は図示していない。また、
第２０図はトランジスタの構成を見易すくするために、
フィールド絶縁膜以外の絶縁膜を図示していない。

第２０図及び第２１図において、ｐ^＋型エミッタ領域１
４は、エピタキシャル層３の表面に設けてあり、平面パ
ターンは長方形をしている。ｐ^＋型コレクタ領域１５も
同様に、エピタキシャル層３の表面に設けてあり、平面
パターンは長方形をしている。これらエミッタ領域１４
とコレクタ領域１５の間にｎ^＋型半導体領域９を設けて
いる。したがって、ｎ^＋型半導体領域９もその平面パタ
ーンは長方形をしている。ベース領域として使用される
のは、ｎ^＋型埋込み層２と、エピタキシャル層３のエミ
ッタ領域１４とコレクタ領域１５とを除いた部分であ
る。したがって、前記ｎ^＋型半導体領域９もベース領域
の一部として使用される。なお、エピタキシャル層３に
おいて、符号IIで示した領域は、実施例Ｉと同様に、ア
ルミニウム層からなる導電層２９Ｃとの接続抵抗を低減
させるため、イオン打込みによってｎ^＋型にしたもので
ある。ｐ^＋型チャネルストッパ領域５は、埋込み層２及
びエピタキシャル層３を囲んでいる。

本実施例IIのエミッタ領域１４及びコレクタ領域１５
は、実施例Ｉの第３図における工程でのレジストからな
るマスク１１を長方形状にしておけばよい。このマスク
１１は、その両端部がフィールド絶縁膜４にかかるよう
にする。前記マスク１１の幅を最小加工寸法にすること
によって、エミッタ領域１４とコレクタ領域１５との距
離を最小加工寸法以下にすることができる。また、エミ
ッタ領域１４及びコレクタ領域１５は、前記のように長
方形をしているが、その短径方向における幅は開口１３
によって規定されている。開口１３は、実施例Ｉと同様
に、多結晶シリコン膜１０Ｃをエッチングして、その多
結晶シリコン膜１０Ｃに開口１２を形成する際に決定す
ることがきる。開口１３の前記幅は、０．５［μｍ］程
度と極めて小さい。したがって、エミッタ領域１４及び
コレクタ領域１５の幅は極めて小さくなる。これは、Ｐ
ＮＰトランジスタを微細化を図る上で極めて有効であ
る。

［効果］ 本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）．バイポーラトランジスタのエミッタ領域をリン
グ状にし、このエミッタ領域を囲んでコレクタ領域を設
けたことにより、エミッタ領域の低面積が低減され、か
つエミッタ領域とコレクタ領域との対向面積が増大する
ので、バイポーラトランジスタの電流増幅率の向上を図
ることができる。

（２）．エミッタ領域をリング状にしてこの低面積を低
減したことにより、エミッタ領域の容量が低減されるの
で、トランジスタの動作速度の高速化を図ることができ
る。

（３）．エミッタ領域とこれを囲むコレクタ領域との間
に、それらエミッタ領域及びコレクタ領域と反対導電型
の半導体領域を設けたことにより、前記半導体領域の不
純物濃度が調整可能であるので、エミッタ領域とコレク
タ領域のパンチスルー耐圧を向上できる。

（４）．前記（３）により、エミッタ領域とコレクタ領
域との間のベース領域の不純物濃度を前記反対導電型の
半導体領域によって制御し得るので、電流増幅率を制御
することが可能となり、したがってトランジスタの電気
的特性を向上することができる。

（５）．半導体基板上に形成した多結晶シリコン膜の第
１の部分をエッチングし易くし、その第１の部分の周囲
の第２の部分をエッチングしにくくし、前記第１の部分
と第２の部分との境界部をエッチングしてエミッタ領域
及びコレクタ領域を規定する開口を形成し、この開口を
通してイオン打込みしてＰＮＰトランジスタのエミッタ
領域とコレクタ領域とを形成したことにより、前記開口
の幅が極めて小さいのでエミッタ領域及びコレクタ領域
の微細化を図ることができる。

（６）．前記（４）における多結晶シリコン膜のエッチ
ングし易い第１の部分の幅が微細なことにより、エミッ
タ領域とコレクタ領域との間隔が縮小されるので、トラ
ンジスタの微細化を図ることができる。

（７）．エミッタ電極をエミッタ領域のセルフアライン
で形成し、コレクタ電極をコレクタ領域のセルフアライ
ンで形成したことにより、エミッタ領域とエミッタ電極
及びコレクタ領域とコレクタ電極とのマスク合せ余裕が
不要になるので、トランジスタの微細化を図ることがで
きる。

（８）．ＰＮＰトランジスタをＮＰＮトランジスタと同
一工程で形成できるので、製造工程の短縮を図ることが
できる。

以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。

【図面の簡単な説明】

第１図乃至第１９図は、実施例Ｉのトランジスタの製造
工程を説明するための図であり、第１図乃至第１７図及
び第１９図は製造工程におけるトランジスタの断面図、
第１８図は製造工程におけるトランジスタの平面図であ
る。 第２０図及び第２１図は実施例IIのトランジスタを説明
するための図であり、第２０図はトランジスタの平面
図、第２１図は第２０図に示したトランジスタの断面図
である。 １……半導体基板、２……埋込み層、３……エピタキシ
ャル層、４……フィールド絶縁膜、５……チャネルスト
ッパ領域、６……酸化シリコン膜、１０、１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、２２……マスク、７、１
２、１３……開口、９、１４、１５、１６Ｇ、１６Ｉ、
２５……半導体領域、１１……レジストマスク、１８、
１９、２０、２６……電極、１７、２４……多結晶シリ
コン膜、２１、２３、２７……絶縁膜、２８……接続
孔、２９Ａ、２９Ｂ、２９Ｃ、２９Ｄ、２９Ｅ、２９Ｆ
……アルミニウム層からなる導電層、Ｉ……実施例Ｉの
エピタキシャル層のｎ^＋型化した領域、II……実施例II
のエピタキシャル層のｎ^＋型化した領域。

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上に、同一層からなり第１の部
   分と該第１の部分の側部の第２の部分とでエッチング速
   度が異るマスクを形成し、前記マスクの第１の部分と第
   ２の部分との境界部分をエッチングして開口を形成し、
   該開口を通して半導体基板内に不純物を導入してバイポ
   ーラトランジスタのエミッタ領域を形成することを特徴
   とする半導体集積回路装置の製造方法。
2. 【請求項２】前記マスクは多結晶シリコン層からなり、
   該多結晶シリコン層の第１の部分には不純物を導入し、
   第２の部分には不純物を導入しないことによって第１の
   部分と第２の部分とでエッチング速度を異ならせること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置の製造方法。
3. 【請求項３】前記バイポーラトランジスタはＰＮＰ型で
   あり、ＮＰＮ型バイポーラトランジスタと同一製造工程
   で形成することを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置の製造方法。