JPS5834948B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体記憶装置に関するもので、特にプログ
ラマブル読み出し専用記憶素子（以下ＰＦｊＯＭ素子と
いう。

）を備えた半導体記憶装置に関するものである。

従来、ＦＲＯＭ素子としては種々のものが知られている
。

第１図はこのような従来のＰＲ１ＯＭ素子の断面図であ
る。

以下この図に基づき説明する。Ｐ形の単結晶の半導体基
板１の上にエピタキシャル成長によりＮ形の単結晶半導
体層２が形成され、この半導体層２の表面にＰ形の領域
３及びこの領域３の内に更にＮ＋の領域４がそれぞれ形
成されている。

半導体層２と領域３によってＰＮ接合５、領域３と領域
４によってＰＮ＋接合６がそれぞれ形成される。

半導体層２の主表面には絶縁層７が形成され、その一部
が除去されて半導体層２にオーミックに接続する導電性
層８及び領域４にオーミックに接続する導電性層９がそ
れぞれ形成されている。

なお１０はＮ＋形埋込領域、１１は素子間分離用のＰ形
半導体領域である。

ここで導電性層８と９の間に印加する書き込み電圧が、
それぞれＰＮ接合５又はＰＮ＋接合６の降伏電圧以下で
ある場合、ＰＮ接合５又はＰＮ接合６には逆方向電流が
流れるのみであり、両導電性層間は高抵抗状態になって
いる。

しかし書き込み電圧がそれぞれ降伏電圧以上となった場
合、半導体層２、領域３、領域４を迫って電流が流れ又
はこの逆方向に電流が流れ、ＰＮ接合５又はＰＮ＋接合
６の位置で発熱が生じ、接合部分の一部が溶融して接合
が破壊され、その部分が導通状態となる。

又は、条件によっては、前記発熱により導電性層の金属
が領域３，４内に人ってきて、共晶金属が形成され、そ
の部分が抵抗性になって接合が破壊され導通状態となる
。

このように接合部が導通状態になると導電性層８と９の
間が低抵抗状態になる。

従って、両導電性層間の高抵抗状態と低抵抗状態を記憶
情報に対応させることにより、ＦＲＯＭ素子として使用
することができる。

ところで、書き込み電圧は周辺回路の設計を容易にする
ため低い方が望ましい。

しかし従来型ＦＲＯＭ素子では、降伏電圧以上の書き込
み電圧が必要で書き込み前の高抵抗状態を余裕をもって
確保するため降伏電圧の高いことが必要だったので、書
き込み電圧を低くするには限界があり、高い書き込み電
圧を要するという第１の欠点があった。

また従来型のＦＲＯＭ素子においては、半導体層２が半
導体基板１に直接又はＮ 形埋込領域１０を介して接触
しているため、書き込みのため両導電性層間に降伏電圧
以上の電圧を印加しＰＮ接合５又はＰＮ 接合６が発熱
した際に、その熱が領域３、半導体層２、Ｎ 形埋込領
域１０を経て半導体基板１に達するが、この半導体基板
１は熱伝導率が大きく、しかも体積も大きいため 、伝
熱された熱は半導体基板１に吸収されてしまう。

従って、情報を書き込むには、接合部で十分な発熱をお
こさせるために、大きな電力を要するという第２の欠点
もあった。

上記第２の欠点を改善するために、ＰＮ接合部で発生し
た熱を熱伝導率の高い半導体基板に伝達させないように
したＦＲＯＭ素子が提案されている。

第２図はこのような従来のＦＲＯＭ素子の断面図である
。

図において、シリコン単結晶基板１２上に熱伝導率の小
さいシリコン酸化膜１３が形成され、このシリコン酸化
膜１３上には更に非晶質の半導体からなるＮ 形の領域
１４及びＰ形の領域１５が横形のＮ ＰＮ 接合配列
で形成されている。

そしてこれらの表面には熱伝導率の小さいシリコン酸化
膜１６が気相成長法により形成され、このシリコン酸化
膜１６の一部を除去して領域１４にそれぞれオーミック
に接続する導電性層１７が形成されている。

この第２の従来例は、接合部が熱伝導率の小さな物質で
あるシリコン酸化膜１３，１６で覆われているため、接
合部で発生した熱が不必要に外部に放散しないので、第
１の従来例に比べれば少ない電力で効率的に情報を書き
込めるという利点をもっている。

しかしながら、第２の従来例では、情報書き込みの原理
が第１の従来例と同じであり、書き込み電圧がＰＮ接合
の降伏電圧以上でなければならず、高い書き込み電圧を
要するという第１の欠点は依然改善されていない。

本発明の第１の目的は、書き込み電圧が小さいＦＲＯＭ
素子を備えた半導体記憶装置を提供することにある。

この第１６の目的を達成するために、本発明は、半導体
領域に対し電界効果又は電流注入効果をおこさせるため
の制御電極を備えたことを特徴とする。

また、本発明の第２の目的は、書き込み電圧及び書き込
み時の電力が小さいＦＲＯＭ素子を備えた半導体記憶装
置を提供することにある。

この第２の目的を達成するために、上記制御電極を備え
、かつ、熱伝導率の小さな物質からなる領域を、半導体
領域の接合部に近接して配したことを特徴とする。

以下本発明を実施例に基づいて詳細に説明する。

第３図は、低い書き込み電圧及び低い電力で情報を書き
込みできる本発明に係る半導体記憶装置の第１の実施例
の要部断面図である。

石英ガラスからなる基板１８の主面１９上にＮ 形シリ
コン単結晶領域２０．Ｐ形シリコン単結晶領域２１゜＋ Ｎ 形シリコン単結晶領域２２が横方向に並んで形成さ
れている。

領域２０と領域２１はＰＮ 接合２３を形成するよう
連接されており、領域２１と領域２２はＰＮ 接合２
４を形成するよう連接されている。

そして領域２１に電界効果をおこさせるに充分な１００
Ａ〜２０００人のシリコン酸化膜２５が領域２０，２１
，２２の表面上に形成され、シリコン酸化膜２５上には
モリブデン等からなる制御電極２６が形成されている。

各領域と制御電極２６を含んで主面１９上には熱伝導率
の小さい絶縁膜であるシリコン酸化膜２７が形成されて
いるが、領域２０，２２上のシリコン酸化膜２５．２７
の一部が除去されて、領域２０．２２にそれぞれオーミ
ック接続するアルミニウム等からなる導電性層２８．２
９が形成されており、また制御電極２６上のシリコン酸
化膜２７の一部が除去されて、電極２６に接続するアル
ミニウム等からなる導電性層３０が形成されている。

このような半導体記憶装置は次のような工程によって製
造される。

先ず基板１８の主面１９上に気相成長法により非晶質シ
リコン薄膜を堆積し、次いでフォトエツチング法を用い
て領域２０゜２１．２２になる部分のみをパターニング
して残し、次いで、この残った非晶質シリコン薄膜をレ
ーザーアニール法により単結晶化し、次いでイオン注入
法を用いて各領域に所望の不純物を所望の濃度で導入す
る。

例えば領域２０、及び２２には、ヒ素を１０２０〜１０
１０２１ａｔｏ／ｃｗＬ３の濃度になるように導入し、
領域２１にはホウ素を１０１５〜１１０１７ａｔｏ／ｃ
ｒＩ１３の濃度になるように導入する。

次いで熱酸化法によりシリコン酸化膜２５を形成し、そ
の上に真空蒸着法でモリブデン薄膜を形成した後パター
ニングして制御電極２６を形成する。

更に、気相成長法によりシリコン酸化膜２７を形成しシ
リコン酸化膜２γの所望部分をエツチング除去し、次い
で真空蒸着法によりアルミニウム膜を形成した後、パタ
ーニングして導電性層２８゜２９．３０をそれぞれ形成
する。

この半導体記憶装置ば２端子Ｎ ＰＮ形半導体からな
るＰＲ，０Ｍ素子を構成する。

このようなＦＲＯＭ素子の導電性層２８と２９の間に書
き込み電圧を印加した場合の電圧−電流特性は図４のよ
うになる。

先ず制御電極２６に制御電圧を印加しない場合の電圧−
電流特性について説明する。

書き込み電圧が降伏電圧ＶＢ以下では、書き込み電圧の
極性によってＰＮ接合２３又は２４が非導通状態になっ
て電流を阻止するので電流はほとんど流れず高抵抗状態
になっているが、一旦書き込み電圧がｖＢを越えるとＰ
Ｎ 接合２３又は２４が発熱で降伏して破壊され導通状
態になって電流が流れ始める。

即ちこの電流はイに示す曲線のように流れ初め負性抵抗
特性を示し次いで低抵抗特性で瞬時に大電流が流れる。

一定時間通電すると、ＰＮ接合２３又は２４の部分が発
熱して領域２０又は２２に含まれている高濃度の不純物
であるヒ素が領域２１に拡散し、更に領域２２又は２０
に達してＰＮ 接合２３又は２４が破壊され低抵抗状態
になってハで示す曲線のような電圧−電流特性になる。

従って、制御電極２６に制御電圧を印加しない場合には
、情報を書き込むためにＰＮ 接合の降伏電圧ｖＢ以
上の高い電圧を導電性層２８と２９の間に印加しなけれ
ばならない。

次に制御電極２６に制御電圧を印加した場合の電圧−電
流特性について説明する。

制御電極２６に正の制御電圧を印加した場合には、領域
２１に電子が誘起され、導電性層２８と２９間に印加す
る書き込み電圧に応じた電流が流れるため、電圧−電流
特性は口に示す曲線となる。

そして、所望の電流を一定時間通電するとＰＮ 接合
２３又は２４の部分が発熱して領域２０又は２２に含ま
れている高濃度の不純物であるヒ素が領域２１に拡散し
、更に領域２２又は２０に達してＰＮ 接合２３又は
２４が破壊され、低抵抗状態になってハで示す曲線のよ
うな電圧−電流特性になる。

また各領域の寸法や不純物濃度によっては、導電性層２
８又は２９の金属と領域２０又は２２及び領域２１とか
らなる共晶合金が領域２０又は２２及び領域２１に形成
され、ＰＮ 接合２３又は２４が破壊され低抵抗状態
になりハで示す曲線のような電圧−電流特性になる。

従って、制御電極２６に正の制御電圧を印加した場合に
は、前記降伏電圧ｖＢよりはるかに小さい電圧Ｖｐで情
報を書き込むことができる。

即ち、制御電極２６に制御電圧を印加することにより、
書き込み電圧を大幅に低減することができる。

なお、上記実施例では、領域２０，２１．２２に単結晶
半導体を用いているが、制御電極２６により電界効果を
おこしうる他の半導体、例えば多結晶半導体又は非晶質
半導体を用いても同様に書き込み電圧の低減化を達成で
きることはいうまでもない。

また、第１の実施例においては、領域２０，２２はＮ＋
形半導体で領域２１ばＰ形半導体であるが、逆に領域２
０，２２がＰ形半導体で領域２１がＮ形半導体であって
もＰＮ接合２３，２４が形成されるので、制御電極２６
に印加する制御電圧により書き込み電圧を低減化できる
ことはいうまでもない。

更に、第１の実施例において領域２１と領域２０．２２
は導電型の異なる半導体であるが、領域２１を真性半導
体又は、領域２０．２２と同一導電型のキャリアが僅か
に存在する半導体で構成しても、本発明を十分に実施す
ることができる。

即ち、このような構成でも、書き込み前の高抵抗状態が
得られ、これを低抵抗状態に変化させることが可能だか
らである。

その他、ＰＮ接合を他の同様な効果をもつ接合例えばシ
ョットキ接合に置きかえても本発明は十分実施可能であ
る。

この場合には、第１の実施例において領域２０また２２
の一方を導電性層で形成する構成にすればよい。

以上述べたように、第１の実施例によれば制御電極２６
に印加する制御電圧により情報の書き込み電圧を大幅に
低減できるという利点があるが、更に第１の実施例にお
いては、接合２３．２４が熱伝導率の小さい物質である
石英ガラス基板１８及びシリコン酸化膜２５．２７で覆
われているため、接合２３．２４で発生する熱が外部に
放散し難く、従って少ない電力で情報の書き込みができ
るという利点がある。

第１の実施例は、ＭＯＳ−ＦＥＴと類似の電界効果を用
いて、制御電極により書き込み電圧を制御するようにし
たものであるが、バイポーラトランジスタと類似の電流
注入効果を用いて制御電圧により書き込み電圧を制御す
ることもできる。

第５図はこのような第２の実施例の要部断面図である。

図において第３図と同−又は相当部分は同一符号を用い
、その説明は省略する。

領域２１にはシリコン酸化膜２７の一部を除去してアル
ミニウム等からなる制御電極３１がオーミックに接続さ
れている。

このようなＦＲＯＭ素子の電圧〜電流特性は第６図のよ
うになる。

制御電極３１にＰＮ 接合２３又は２４が逆バイアス
となるような電圧を印加した状態で導電性層２８と２９
の間に書き込み電圧を印加するとイに示す曲線のように
降伏電圧ＶＢ□を越えてから大電流が流れる。

また制御電極３１に制御電圧を印加しない状態では口に
示す曲線のように降伏電圧■３□を越えてから大電流が
流れる。

また制御電極３１にＰＮ 接合２３．２４が順バイア
スとなるような制御電圧を印加した状態では、ハに示す
曲線のように降伏電圧ＶＢ３を越えてから大電流が流れ
る。

そしてそれぞれの電流による発熱でＰＮ＋接合部は破壊
され、二に示す曲線のように低抵抗状態になって情報が
書き込まれる。

このように制御電極に印加する制御電圧の状態によって
、情報の書き込みに必要な最大電圧は異なり、しかもｖ
Ｂｌ〉■Ｂ２〉■Ｂ３の関係になる。

従って、制御電極にＰＮ 接合を順バイアスとするよ
うな制御電圧を印加することにより低い書き込み電圧で
情報と書き込むことが可能になる。

第７図はＰＮＰＮ接合を有する第３の実施例の要部断面
図である。

図において第３図と同−又は相当部分には同一符号を用
いその説明は省略する。

基板１８の主面１９上にはＰ形シリコン単結晶の領域３
２．Ｎ形シリコン単結晶の領域３３．Ｐ形シリコン単結
晶の領域３４．Ｎ形シリコン単結晶の領域３５がＰＮＰ
Ｎ接合を形成するように横方向に配列され、領域３４に
はシリコン酸化膜２７の一部を除去してアルミニウム等
からなる制御電極３６がオーミック接続されている。

なお導電性層２８及び２９はシリコン酸化膜２７の一部
を除去して、領域３２及び３５にそれぞれオーミック接
続されている。

このようなＦＲＯＭ素子の電圧−電流特性は第８図のよ
うになる。

導電性層２８に正の書き込み電圧を印加し、導電性層２
９をアース電位にした状態において、制御電極３６の制
御電圧を零（アース電位）にすると、領域３３と３４の
ＰＮ接合が逆バイアスとなって書き込み電圧を大きくし
ないと電流が流れないためイに示す曲線のように降伏電
圧ＶＢＩを越えてから大電流が流れる。

これに対し、制御電極３６に正の制御電圧を印加すると
電流の注入により領域３３と３４のＰＮ接合の降伏電圧
が低下し、口に示す曲線のように降伏電圧ＶＢ２を越え
てから大電流が流れる。

そしてそれぞれの電流による発熱でＰＮ接合部は破壊さ
れ、／＼に示すように低抵抗状態になって情報が書き込
まれる。

従って、制御電極に導電性層２９に対して正の制御電圧
を印加することにより、低い書き込み電圧で情報を書き
込むことが可能になる。

第２、第３の実施例において、領域２０，２１゜２２．
２３に単結晶半導体を用いているが、制御電極により電
流が注入される他の半導体、例えば多結晶半導体又は非
晶質半導体を用いても、同様に書き込み電圧の低減化を
達成できることはいうまでもない。

その他第２、第３の実施例において、ＰＮ接合を他の同
様な効果を持つ接合例えばショットキ接合に置きかえて
も本発明は十分実施可能である。

この場合においては第２の実施例においては、領域２０
又は２２の一方を、第３の実施例においては領域２０又
は２３の一方を導電性層で形成する構成にすればよい。

以上述べたように、第２、第３の実施例によれば制御電
極３１又は３６に印加する制御電圧により情報の書き込
み電圧を大幅に低減できるという利点があるが、更に第
２、第３の実施例においては、ＰＮ接合が熱伝導の小さ
な物質である石英ガラス基板１８及びシリコン酸化膜２
７で覆われているため、ＰＮ接合で発生する熱が外部に
放射し難く、従って少ない電力で情報の書き込みができ
るという利点がある。

以上のように、本発明に係る半導体記憶装置は、制御電
極を有しているために、低電圧で情報を書き込むことが
できるという大きな利点を有している。

更にＰＮ接合の周辺を熱伝導率の小さな物質を覆ってい
るため、低電力で情報を書き込むことが可能である。

従って本発明を用いて、ＰＲＯＭ回路装置を構成すると
、低電圧、低電力で情報書き込み動作が可能なため周辺
回路の設計が容易になり、信頼性が向上し、更には高密
度化ができる等数多くの優れた効果がある。

【図面の簡単な説明】

第１図、第２図はそれぞれ従来の半導体記憶装置の断面
図、第３図は本発明に係る半導体記憶装置の一実施例の
要部断面図、第４図はその電圧電流特性、第５図は他の
実施例の要部断面図で第６図はその電圧−電流特性、第
７図は他の実施例の要部断面図で第８図はその電圧−電
流特性である。 １８・・・・・・基板、２０，２２・・・・・・Ｎ＋形
シリコン単結晶薄膜の領域、２１・・・・・・Ｐ形シリ
コン単結晶薄膜の領域、２３ 、２４・・・・・・ＰＮ
″−接合、２５゜２７・・・・・・シリコン酸化膜、２
６・・・・・制御電極、２８ 、２９・・・・・・導電
性層。

Claims (1)

1. 【特許請求の範囲】 １ 第１の半導体領域と、これに接する第２の半導体領
   域と、第２の半導体領域に接し半導体又は導体からなる
   第３の領域を有し、第１の半導体領域と第３の領域の間
   に書き込み電圧を印加し上記各領域の接合部を破壊する
   ことにより、高抵抗状態を低抵抗状態に変化させ情報を
   記憶する半導体記憶装置において、上記第２の半導体領
   域に対し電界効果又は電流注入効果をおこさせるための
   制御電極を備えたことを特徴とする半導体記憶装置。 ２ 第１の半導体領域と、これに接する第２の半導体領
   域と、第２の半導体領域に接し半導体又は導体からなる
   第３の領域を有し、第１の半導体領域と第３の領域の間
   に書き込み電圧を印加し、上記各領域の接合部を破壊す
   ることにより、高抵抗状態を低抵抗状態に変化させ情報
   を記憶する半導体記憶装置において、上記第２の半導体
   領域に対し電界効果又は電流注入効果をおこさせるため
   の制御電極を備えかつ、熱伝導率の小さな物質からなる
   領域を上記各領域の接合部に近接して配したことを特徴
   とする半導体記憶装置。