JP5561190B2 - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法、並びに、半導体装置を用いた電子装置に関する。

半導体素子（半導体チップ）の回路基板への接続方法の１つに、フリップチップ接続がある。フリップチップ接続では、例えば、半導体素子と回路基板の一方或いは双方にはんだバンプ等の突起電極（接続端子）を設け、その突起電極を用いて、半導体素子と回路基板の接続を行う。近年では、このようなフリップチップ接続が、あるチップの上に別のチップを積層して接続するチップオンチップ（Chip On Chip）構造の半導体装置にも適用されている。

尚、チップオンチップ構造の半導体装置に関しては、あるチップにそれを貫通する貫通電極を形成し、その上に別のチップを、その接続端子が、下のチップの貫通電極に接続されるように、フリップチップ接続する技術も知られている。

特開２００７−１８０５２９号公報

半導体素子の突起電極と、その半導体素子を接続する回路基板或いは半導体素子といった電子素子の突起電極とを互いに接続するフリップチップ接続においては、突起電極同士を接続する際に位置ずれが発生し、未接続や短絡等の接続不良を招く場合があった。例えば、半導体素子とそれを接続する電子素子の間で、一方の突起電極が他方の突起電極の側方にずれてしまうような位置ずれや、平面方向に回転するような位置ずれが発生し、接続不良が引き起こされる場合があった。

本発明の一観点によれば、第１突起電極を有する半導体素子と、第２突起電極を有する電子素子と、前記半導体素子と前記電子素子の間に設けられた基板とを含み、前記基板が第１貫通孔を有し、前記第１突起電極と前記第２突起電極とが前記第１貫通孔内で、はんだ部を介して接続されている半導体装置が提供される。

突起電極同士の位置ずれが抑制され、位置ずれによる接続不良の発生が抑制された、接続信頼性の高い半導体装置が実現可能になる。

半導体装置の構成例を示す図である。 第１の実施の形態に係る半導体装置の一例の説明図である。 突起電極及びその付近の構成例を示す図である。 中間の半導体素子を用いない場合の説明図（その１）である。 中間の半導体素子を用いない場合の説明図（その２）である。 中間の半導体素子を用いない場合の説明図（その３）である。 第１の実施の形態に係る半導体装置の一例を示す図（その１）である。 第１の実施の形態に係る半導体装置の一例を示す図（その２）である。 電子装置の構成例を示す図（その１）である。 電子装置の構成例を示す図（その２）である。 第２の実施の形態に係る半導体装置の一例を示す図である。 第３の実施の形態に係る半導体装置の一例を示す図（その１）である。 第３の実施の形態に係る半導体装置の一例を示す図（その２）である。 第３の実施の形態に係る半導体装置の一構成例を示す図である。 第３の実施の形態に係る半導体装置の形成方法の一例を示す図（その１）である。 第３の実施の形態に係る半導体装置の形成方法の一例を示す図（その２）である。 第４の実施の形態に係る半導体装置の一例の説明図である。 第４の実施の形態に係る半導体装置の一構成例を示す図である。 貫通孔を有する半導体素子の一例の第１形成工程を説明する図である。 貫通孔を有する半導体素子の一例の第２形成工程を説明する図である。 貫通孔を有する半導体素子の一例の第３形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第１形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第２形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第３形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第４形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第５形成工程を説明する図である。 貫通孔を有する半導体素子の別例の第６形成工程を説明する図である。 貫通孔及び凹部を有する半導体素子の一例の第１形成工程を説明する図である。 貫通孔及び凹部を有する半導体素子の一例の第２形成工程を説明する図である。 貫通孔及び凹部を有する半導体素子の一例の第３形成工程を説明する図である。 貫通孔及び凹部を有する半導体素子の一例の第４形成工程を説明する図である。 貫通孔及び凹部を有する半導体素子の一例の第５形成工程を説明する図である。 第１変形例の説明図である。 第２変形例の説明図である。 第３変形例の説明図である。 第４変形例の説明図である。 第５変形例の説明図である。

図１は半導体装置の構成例を示す図である。尚、図１には、半導体装置の要部断面を模式的に図示している。
図１に示す半導体装置１は、半導体素子２、電子素子３、及び基板４を含む。

半導体素子２は、例えば、半導体チップであり、少なくとも一方の面に突起電極２ａを有している。電子素子３は、例えば、半導体素子（半導体チップ）又は回路基板であり、少なくとも一方の面に突起電極３ａを有している。

基板４には、板状の部材、例えば、半導体素子、回路基板、樹脂基板又はセラミック基板が用いられる。このような基板４の所定部位には、突起電極２ａ，３ａが挿入可能なサイズを有する貫通孔４ａが設けられている。

半導体素子２の突起電極２ａと、電子素子３の突起電極３ａとは、基板４に設けられた貫通孔４ａ内において、はんだ等の接続部５によって互いに接続されている。
このように半導体装置１では、対向する突起電極２ａ，３ａ同士が基板４の貫通孔４ａ内で接続されるため、突起電極２ａ，３ａの、互いの側方への位置ずれが抑制されている。更に、対向する突起電極２ａ，３ａが貫通孔４ａ内で接続されるため、これら突起電極２ａ，３ａに隣接して別の電極が設けられていた場合でも、当該別の電極と、これら突起電極２ａ，３ａとの短絡が抑制されるようになる。

上記半導体装置１では、半導体素子２と電子素子３の間の位置ずれ及び短絡の発生が抑制されるため、それらの接続信頼性が高められるようになる。
以下、半導体装置について、より詳細に説明する。

まず、第１の実施の形態について説明する。
ここでは、２つの半導体素子に設けた突起電極同士を接続する、いわゆるチップオンチップ構造の半導体装置を例に、図面を参照して詳細に説明する。

図２は第１の実施の形態に係る半導体装置の一例の説明図である。尚、図２（Ａ），（Ｂ）は突起電極同士を接続する前の状態の一例を示す要部断面模式図、図２（Ｃ）は突起電極同士を接続した後の状態の一例を示す要部断面模式図である。

図２（Ｃ）に示す半導体装置１０は、対向する突起電極２１，３１同士が接続される２つの半導体素子２０，３０と、それらの間に設けられる半導体素子４０を含む。
半導体素子２０は、図２（Ａ）に示すように、その一方の面の所定位置に設けられた、少なくとも１つの突起電極２１（ここでは一例として３つの突起電極２１を図示）を有している。図２（Ａ）に示すように、もう一方の半導体素子３０の突起電極３１と接続される前の突起電極２１は、半導体素子２０の表面から延びる、銅（Ｃｕ）等を用いたポスト部２１ａと、そのポスト部２１ａの先端に設けられたはんだ部２１ｂとを有している。はんだ部２１ｂは、製法上、熱処理が施され、半球状になっている。

半導体素子３０も同様に、図２（Ａ）に示すように、その一方の面に設けられた、少なくとも１つの突起電極３１（ここでは一例として３つの突起電極３１を図示）を有している。図２（Ａ）に示すように、もう一方の半導体素子２０の突起電極２１と接続する前の突起電極３１は、半導体素子３０の表面から延びる、Ｃｕ等を用いたポスト部３１ａと、そのポスト部３１ａの先端に設けられたはんだ部３１ｂとを有している。はんだ部３１ｂは、製法上、熱処理が施され、半球状になっている。半導体素子３０の突起電極３１は、半導体素子２０の突起電極２１と対応する位置に設けられている。

半導体素子２０，３０の突起電極２１，３１は、いわゆるポスト電極（ピラー電極）である。
ここで、突起電極及びその付近の構成例を図３に示す。尚、図３には、一例として、図２（Ａ）に示した半導体素子２０のＸ部の構成例を模式的に示している。

半導体素子２０は、シリコン（Ｓｉ）基板等の半導体基板６１の表層部に、トランジスタ等の素子が形成された素子領域６２を有する。半導体基板６１上には、素子領域６２に形成されている素子に電気的に接続された導電部６３ａ（配線、ビア）、及び導電部６３ａを覆う絶縁部６３ｂを含む、配線層６３が設けられている。ここでは一例として、第１配線層６４、第２配線層６５、第３配線層６６、第４配線層６７が積層された配線層６３を示している。配線層６３上には、絶縁部６３ｃ内の導電部６３ｄを介して設けられたアルミニウム（Ａｌ）等の電極６８、及び電極６８を部分的に覆う、１層又は複数層からなる保護膜６９が設けられている。この保護膜６９から表出する電極６８に接続されるように、ポスト部２１ａ及びはんだ部２１ｂを含む突起電極２１が設けられている。

尚、この図３には、図２（Ａ）のＸ部の構造を例示したが、半導体素子２０の、突起電極２１を含んだ他の部分の構造も、これと同様の構造とすることができる。また、半導体素子３０の、突起電極３１を含んだ部分の構造も、これと同様の構造とすることができる。

上記のような半導体素子２０，３０の間に設けられる半導体素子４０は、図２（Ａ）に示すように、突起電極２１，３１と対応する位置に、貫通孔４１（ここでは一例として３つの貫通孔４１を図示）を有している。更に、半導体素子４０には、半導体素子３０と対向される面に、はんだ等の複数のバンプ４２が設けられている。ここでは一例として、半球状のバンプ４２を例示している。

半導体素子４０は、必ずしも半導体装置１０内の回路の一部として機能するものであることを要しない。半導体素子４０が、そのような回路の一部として機能するものではない場合、即ちダミー素子である場合、半導体素子４０のバンプ４２は、電気接続のための端子として（図２の例では下側の半導体素子３０との接続端子として）は用いられない。

図２（Ｃ）に示すような半導体装置１０を形成する場合には、まず、図２（Ａ）に示すような、上側に設けられる半導体素子２０、下側に設けられる半導体素子３０、及び中間に設けられる半導体素子４０が用意される。

そして、図２（Ｂ）に示すように、下側の半導体素子３０の突起電極３１と、中間の半導体素子４０の貫通孔４１との位置合わせが行われる。半導体素子４０は、そのバンプ４２の配設面が、半導体素子３０の突起電極３１の配設面と対向するように配置され、位置合わせが行われる。位置合わせ後、半導体素子４０が、その貫通孔４１に突起電極３１が挿入されるように、半導体素子３０の上方に搭載される。

半導体素子４０は、このように半導体素子３０の上方に搭載されたときに、突起電極３１のポスト部３１ａの先端部及びはんだ部３１ｂが、貫通孔４１内に収容され、貫通孔４１から突出しないように、バンプ４２を含めた厚みが設定される。或いは、ポスト部３１ａの先端部及びはんだ部３１ｂが、貫通孔４１内に収容され、貫通孔４１から突出しないように、ポスト部３１ａ及びはんだ部３１ｂの高さが設定される。

半導体素子４０のバンプ４２は、その全てが半導体素子３０の表面に当接していてもよく、或いは、１つ又は２つ以上が半導体素子３０の表面から離間していてもよい。ここではいずれのバンプ４２も半導体素子３０の表面に当接している場合を例示している。半導体素子４０にバンプ４２が設けられていることで、半導体素子４０は、半導体素子３０と接触する場合、バンプ４２の位置で点接触するようになる。各突起電極３１をその根元まで、バンプ４２を有しない半導体素子４０に設けた貫通孔４１に挿入する場合に比べ、各突起電極３１をそのはんだ部３１ｂを含む先端部が貫通孔４１内に収容されるように、貫通孔４１に挿入し易くなる。例えば、半導体素子３０，４０の平坦度が異なっていたり、貫通孔４１の一部に他と形状が僅かに異なるものがあったりしても、各突起電極３１をそのはんだ部３１ｂを含む先端部が貫通孔４１内に収容されるように、貫通孔４１に挿入させ易くなる。

半導体素子４０を半導体素子３０の上方に搭載した後は、図２（Ｂ）に示すように、突起電極３１及び貫通孔４１と、半導体素子２０の突起電極２１との位置合わせが行われる。半導体素子２０は、その突起電極２１の配設面が、突起電極３１及び貫通孔４１の配設面と対向するように配置され、位置合わせが行われる。位置合わせ後、半導体素子２０が、その突起電極２１が貫通孔４１に挿入されるように、半導体素子３０，４０の上方に搭載される。

半導体素子４０は、その貫通孔４１から突起電極３１が突出しないように設けられ、そのような貫通孔４１内に残る上部のスペースに、突起電極２１が挿入される。半導体素子４０は、突起電極２１のポスト部２１ａの先端部及びはんだ部２１ｂが、貫通孔４１内の当該スペースに収容されるように、バンプ４２を含めた厚みが設定される。或いは、ポスト部２１ａの先端部及びはんだ部２１ｂが、貫通孔４１内に収容されるように、ポスト部２１ａ及びはんだ部２１ｂの高さが設定される。これにより、突起電極２１，３１の、はんだ部２１ｂ，３１ｂを含む先端部が共に、貫通孔４１内に収容された状態が得られる。

このような状態からリフローを行い、はんだ部２１ｂ，３１ｂを溶融させて一体化することで、はんだ部２１ｂ，３１ｂが一体化された接続部５０、及びポスト部２１ａ，３１ａを介して、半導体素子２０，３０が接続される。このとき、ポスト部２１ａ，３１ａの先端部、及び接続部５０は、半導体素子２０，３０の間に設けられた半導体素子４０の貫通孔４１内にある。

このような方法を用いて半導体装置１０を形成する場合、半導体素子２０の突起電極２１を、半導体素子３０の突起電極３１が突出しないように設けられた、半導体素子４０の貫通孔４１に挿入する。そのため、突起電極２１，３１を貫通孔４１内で対向させることができ、リフローまでに突起電極２１，３１が互いの側方にずれてしまうのを抑制することができる。更に、リフローまでに半導体素子２０，３０が回転方向（θ方向）にずれてしまうのを抑えることができる。

図４〜図６は中間の半導体素子を用いない場合の説明図である。尚、図４及び図６は、接続する半導体素子の要部断面模式図であり、図５は、接続する半導体素子の要部平面模式図である。

上記のような貫通孔４１を有する半導体素子４０を用いない場合には、まず、図４（Ａ）に示すように、半導体素子２０の突起電極２１と、半導体素子３０の突起電極３１との位置合わせが行われる。そして、対向する突起電極２１，３１のはんだ部２１ｂ，３１ｂを接触させ、リフローが行われる。しかし、突起電極２１，３１は、例えば、その先端のはんだ部２１ｂ，３１ｂが半球状になっている。そのため、突起電極２１，３１同士が凸面同士で接触し、リフローしてはんだを溶融させるまでに、半導体素子２０の重みや振動等によって、半導体素子２０，３０間に、図４（Ｂ）に示すような側方への位置ずれが生じる場合がある。また、側方への位置ずれに限らず、半導体素子２０，３０の間で、図５に示すようなθ方向への位置ずれが生じる場合もある（半導体素子３０を点線で図示）。

尚、このような側方やθ方向への位置ずれは、図６（Ａ）に示すように半導体素子２０，３０の双方に、いわゆるマイクロバンプ等の高さの低い突起電極２３，３３を設けた場合にも同様に起こり得る。また、半導体素子２０，３０のいずれか一方、例えば図６（Ｂ）に示すように半導体素子３０の方に、高さの低い突起電極３３を設けた場合にも同様に起こり得る。半導体素子２０，３０間の位置ずれは、それらの突起電極２１，３１のはんだ部２１ｂ，３１ｂが半球状でない場合であっても、上記のような振動等によって同様に起こり得る。

これに対し、上記の半導体装置１０では、貫通孔４１を有する半導体素子４０を用いており、その形成時には、貫通孔４１に互いの突起電極２１，３１が挿入されるようにし、それらを貫通孔４１内で接続する。そのため、リフロー前の突起電極２１，３１の側方への位置ずれ、半導体素子２０，３０のθ方向への位置ずれを、効果的に抑制することができる。

更に、突起電極２１，３１は、貫通孔４１内で接続される。そのため、ある位置のポスト部２１ａ，３１ａ及び接続部５０と、その位置に隣接する位置の別のポスト部２１ａ，３１ａ及び接続部５０との間で、リフロー後に短絡が生じるのを抑えることができる。

また、半導体装置１０では、突起電極２１，３１として、ポスト電極を用いる。そのため、接続部５０と半導体素子２０，３０の表面との間は、それぞれ突起電極２１，３１に相当する距離だけ離れるようになる。その結果、リフロー時や、得られた半導体装置１０の動作時に、接続部５０に生じるせん断応力を低減することができる。

以上、半導体装置１０の構成及びその形成方法の一例について説明した。尚、半導体装置１０に用いられる半導体素子２０，３０，４０の構成は、上記の例に限定されるものではない。例えば、半導体素子２０，３０のサイズ、半導体素子２０，３０に設ける突起電極２１，３１の数や配置は、上記の例には限定されない。半導体素子４０のサイズ、貫通孔４１の数や配置、バンプ４２の数や配置も、上記の例には限定されない。また、ここでは図示を省略するが、半導体素子２０，３０の表面には、突起電極２１，３１に接続された再配線が形成されていてもよい。

半導体装置１０に用いる半導体素子４０について更に述べる。
図７は第１の実施の形態に係る半導体装置の一例を示す図である。尚、図７には、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。

半導体素子４０の貫通孔４１は、半導体素子２０，３０の突起電極２１，３１が挿入されるためには、突起電極２１，３１の径と同じかそれよりも大きな径で形成される。貫通孔４１の径が、突起電極２１，３１の径よりも大きい場合には、貫通孔４１の側壁（内壁）と、ポスト部２１ａ，３１ａや接続部５０との間に、隙間が設けられ得る。このような隙間により、ポスト部２１ａ，３１ａや接続部５０を、貫通孔４１の側壁に接触させないようにすることもできる。但し、仮に貫通孔４１の側壁に導電性を有する領域が存在し、そのような領域にポスト部２１ａ，３１ａや接続部５０が接触したときには、半導体装置１０の動作に不具合が生じる可能性がある。

このような観点から、半導体素子４０の貫通孔４１は、その側壁を絶縁性としておくことができる。例えば、図７に示すように、半導体素子４０の貫通孔４１の側壁を、絶縁膜４３で被覆しておく。これにより、半導体素子４０と、ポスト部２１ａ，３１ａや接続部５０との電気的な接触を、効果的に抑制することができる。

尚、図７には、貫通孔４１の側壁と、半導体素子４０の表裏面の一部に、絶縁膜４３を形成している場合を例示したが、絶縁膜４３は、少なくとも貫通孔４１の側壁を被覆するように設けていればよい。また、半導体素子４０の表面又は裏面に、全体的に（表面又は裏面に接続端子（例えばバンプ４２）等の導電部が設けられる場合には、そのような部分を除く領域に）、絶縁膜４３を形成してもよい。

また、半導体装置１０の半導体素子２０，３０の間には、アンダーフィル等の樹脂を設けるようにしてもよい。
図８は第１の実施の形態に係る半導体装置の一例を示す図である。尚、図８には、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。

半導体素子４０の貫通孔４１（ここでは側壁を絶縁膜４３で被覆した貫通孔４１）内で接続された半導体素子２０，３０の間には、図８に示すように、樹脂７０を設けてもよい。樹脂７０には、エポキシ樹脂等、アンダーフィルとして用いられる材料を用いることができる。樹脂７０は、例えば、突起電極２１，３１の接続後に貫通孔４１内に残る隙間を含む、半導体素子２０，３０間のスペースに、充填される。樹脂７０を設けることで、半導体装置１０の、熱的応力、物理的応力に対する接続信頼性の、一層の向上が図られるようになる。

また、上記のような半導体装置１０は、回路基板に搭載することができる。
図９及び図１０は第１の実施の形態に係る半導体装置を回路基板に搭載した装置（電子装置）の構成例を示す図である。尚、図９及び図１０にはそれぞれ、第１の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。

図９に示す電子装置１００は、回路基板（搭載基板）１０１と、その回路基板１０１にワイヤボンディングされた半導体装置１０を含む。この電子装置１００では、半導体素子４０を挟んで半導体素子２０に接続された半導体素子３０と、回路基板１０１とが、金（Ａｕ）等のワイヤ１０２を用いて電気的に接続されている。半導体素子３０は、例えば、その突起電極３１や内部回路と接続されている配線３４を備えており、その配線３４にワイヤ１０２の一端が接続される。

ここで、半導体素子４０は、例えばダミー素子とすることができ、その場合、バンプ４２は、半導体素子３０との接続端子としては機能しない。半導体素子４０は、半導体装置１０内の回路の一部として機能する半導体素子（アクティブ素子）であってもよく、その場合には、バンプ４２が半導体素子３０との接続端子として機能し得る。半導体素子４０にアクティブ素子を用いる場合は、その半導体素子４０が有する機能、バンプ４２の配置等に応じ、半導体素子３０に所定パターンの配線３４が形成される。

尚、図９には、半導体素子４０の貫通孔４１の側壁が絶縁膜４３で被覆されている場合を例示している。また、図９に示す半導体素子２０，３０間のスペースには、アンダーフィル等の樹脂が設けられてもよい。また、図９に示す回路基板１０１上の半導体装置１０及びワイヤ１０２（半導体素子２０，３０間のスペースに樹脂を設けていない場合にはそのスペースを含んでもよい）を、封止樹脂等の樹脂を用いて封止してもよい。

図１０に示す電子装置１１０は、回路基板（搭載基板）１１１と、その回路基板１１１にはんだボール１１２を用いて接続された半導体装置１０を含む。半導体素子３０は、例えば、シリコン貫通ビア（Through Silicon Via，ＴＳＶ）等の貫通電極３５を備えており、そのような貫通電極３５がはんだボール１１２を介して回路基板１１１に電気的に接続される。

上記図９の電子装置１００について述べたのと同様、この図１０の電子装置１１０についても、半導体素子４０には、ダミー素子のほか、アクティブ素子を用いることができる。半導体素子４０にアクティブ素子を用いる場合、バンプ４２は、半導体素子３０との接続端子として機能し得る。半導体素子３０には、半導体素子４０の形態に応じた所定パターン、例えば図１０に示すようなバンプ４２と貫通電極３５とを接続する配線３６が形成される。

尚、図１０においても、半導体素子４０の貫通孔４１の側壁が絶縁膜４３で被覆されている場合を例示している。また、図１０に示す半導体素子２０，３０間のスペース、或いは半導体素子３０と回路基板１１１の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。また、図１０に示す回路基板１１１上の半導体装置１０（半導体素子２０，３０間のスペース、及び半導体素子３０と回路基板１１１の間のスペースに樹脂を設けていない場合にはそれらのスペースを含んでもよい）を、樹脂を用いて封止してもよい。

次に、第２の実施の形態について説明する。
以上の説明では、半導体素子２０，３０を接続する構造において、それらの間に半導体素子４０を設ける場合を例にした。このような半導体素子４０は、半導体素子と、回路基板等の電子素子とを接続する構造においても、同様に適用することができる。

図１１は第２の実施の形態に係る半導体装置の一例を示す図である。尚、図１１（Ａ）は突起電極同士を接続する前の状態の一例を示す要部断面模式図、図１１（Ｂ）は突起電極同士を接続した後の状態の一例を示す要部断面模式図である。

図１１に示す半導体装置１４０は、半導体素子２０、回路基板（搭載基板）１５０、及び半導体素子２０と回路基板１５０の間に設けられた半導体素子４０を含む。回路基板１５０には、その内部及び表面に所定パターンの導電部が設けられた、樹脂基板、セラミック基板、半導体基板等を用いることができる。回路基板１５０には、図１１（Ａ）に示すように、半導体素子２０の突起電極２１（或いは半導体素子４０の貫通孔４１）と対応する位置に、突起電極２１と接続される突起電極１５１が設けられる。突起電極２１と接続する前の突起電極１５１は、ポスト部１５１ａと、その先端に設けられた半球状のはんだ部１５１ｂを含んでいる。

このような回路基板１５０の上に、図１１（Ａ）に示すように、突起電極１５１が貫通孔４１に挿入されるようにして半導体素子４０が搭載され、その貫通孔４１に、半導体素子２０の突起電極２１が挿入される。突起電極２１，１５１が貫通孔４１に挿入された状態でリフローを行うことで、図１１（Ｂ）に示すような、接続部（はんだ部２１ｂ，１５１ｂが一体化された部分）１６０によって双方のポスト部２１ａ，１５１ａが接続された構造が得られる。

突起電極２１，１５１が貫通孔４１内で接続されるため、突起電極２１，１５１の位置ずれを抑制することができ、また、隣接する突起電極２１，１５１間の短絡を抑制することができる。

半導体装置１４０の半導体素子４０には、ダミー素子のほか、アクティブ素子を用いることができる。図１１には、半導体素子４０にアクティブ素子を用いている場合を例示しており、バンプ４２が、回路基板１５０に設けられた電極１５２との接続端子として用いられている。

尚、図１１には、半導体素子４０の貫通孔４１の側壁が絶縁膜４３で被覆されている場合を例示している。また、図１１に示す半導体素子２０と回路基板１５０の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。

次に、第３の実施の形態について説明する。
以上の説明では、貫通孔４１を有する半導体素子４０（ダミー素子、アクティブ素子）のような基板を用いる場合を例にしたが、同様の貫通孔を有する別の基板を用いることもできる。

図１２及び図１３は第３の実施の形態に係る半導体装置の一例を示す図である。尚、図１２及び図１３にはそれぞれ、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。

図１２に示す半導体装置１７０は、半導体素子２０，３０間に、貫通孔１８１を有する、樹脂基板やセラミック基板等の基板１８０が設けられた構造を有する。また、図１３に示す半導体装置１９０は、半導体素子２０と回路基板１５０の間に、基板１８０が設けられた構造を有する。

図１２及び図１３には、基板１８０の、半導体素子３０及び回路基板１５０との対向面に、バンプ１８２を設けている場合を例示しているが、このようなバンプ１８２を設けない構成とすることも可能である。基板１８０には、単体の樹脂基板やセラミック基板を用いることができるほか、その内部や表面に所定パターンの導電部が設けられた樹脂基板やセラミック基板、即ち回路基板を用いることもできる。尚、基板１８０の形態により、貫通孔１８１を形成しただけではその側壁に導電部が露出してしまうような場合には、当該側壁を上記のような絶縁膜４３で被覆すればよい。

このような基板１８０を用いた場合にも、上記同様、図１２の半導体装置１７０では突起電極２１，３１が、図１３の半導体装置１９０では突起電極２１，１５１が、貫通孔１８１内で接続される。それにより、上記のような位置ずれや短絡を抑制することができる。

尚、図１２に示す半導体素子２０，３０の間のスペース、図１３に示す半導体素子２０と回路基板１５０の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。
図１４は第３の実施の形態に係る半導体装置の一構成例を示す図である。尚、図１４には、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。

図１４に示す半導体装置１７０Ａは、半導体素子２０Ａ，３０Ａ間に、貫通孔１８１Ａを有する、樹脂基板１８０Ａが設けられた構造を有する。突起電極２１Ａ，３１Ａは、貫通孔１８１Ａ内で接続されている。半導体装置１７０Ａにおいて、半導体素子２０Ａは、例えばメモリ素子（メモリチップ）であり、半導体素子３０Ａは、例えばロジック素子（ロジックチップ）である。

樹脂基板１８０Ａは、その内部や表面に所定パターンの導電部が設けられており、回路基板として機能する。図１４には、そのような導電部のうち、樹脂基板１８０Ａの表面の所定位置に設けられた配線１８３Ａを図示している。配線１８３Ａには、はんだボール１８４Ａが接続されている。

樹脂基板１８０Ａの、半導体素子３０Ａとの対向面には、バンプ１８２Ａが設けられている。バンプ１８２Ａは、樹脂基板１８０Ａの内部の導電部や、表面の配線１８３Ａに接続されている。一方、半導体素子３０Ａの、樹脂基板１８０Ａとの対向面には、内部の素子や突起電極３１Ａに接続された配線３７Ａが設けられている。配線３７Ａには、樹脂基板１８０Ａのバンプ１８２Ａが接続されている。

半導体素子２０Ａ，３０Ａの間、即ち、半導体素子２０Ａと樹脂基板１８０Ａの間、半導体素子３０Ａと樹脂基板１８０Ａの間、及び貫通孔１８１Ａ内には、樹脂７０Ａが充填されている。

このような半導体装置１７０Ａを、そのはんだボール１８４Ａを介して回路基板に接続することで、半導体装置１７０Ａを含む電子装置を得ることができる。
図１４に示すような半導体装置１７０Ａは、例えば、次の図１５及び図１６に示すような方法を用いて形成することができる。

図１５及び図１６は第３の実施の形態に係る半導体装置の形成方法の一例を示す図である。尚、図１５及び図１６には、各形成工程の要部断面を模式的に図示している。
まず、半導体素子２０Ａ，３０Ａ、及び樹脂基板１８０Ａが用意される。そして、図１５（Ａ）に示すように、樹脂基板１８０Ａの貫通孔１８１Ａと、半導体素子３０Ａの突起電極３１Ａの位置合わせを行う。位置合わせ後、図１５（Ｂ）に示すように、半導体素子３０Ａを、その突起電極３１Ａが貫通孔１８１Ａに挿入されるように、樹脂基板１８０Ａの上に搭載する。このとき、樹脂基板１８０Ａのバンプ１８２Ａと、半導体素子３０Ａの配線３７Ａとを接続する。

次いで、図１５（Ｃ）に示すように、半導体素子３０Ａを搭載した樹脂基板１８０Ａを上下反転させる。そして、その貫通孔１８１Ａの位置に、半導体素子２０Ａの突起電極２１Ａの位置を合わせる。位置合わせ後、半導体素子２０Ａを、図１５（Ｄ）に示すように、突起電極３１Ａが挿入されている貫通孔１８１Ａに突起電極２１Ａが挿入されるように、樹脂基板１８０Ａの上に搭載する。更に、リフローを行うことで、貫通孔１８１Ａ内において、突起電極２１Ａ，３１Ａを接続する。即ち、貫通孔１８１Ａ内でポスト部２１Ａａ，３１Ａａ同士が、はんだ部２１Ａｂ，３１Ａｂが一体化した接続部５０Ａで接続された、図１６（Ａ）のような構造を得る。

このようにして半導体素子２０Ａ，３０Ａを、間に樹脂基板１８０Ａを挟んで接続した後は、図１６（Ｂ）に示すように、半導体素子２０Ａと樹脂基板１８０Ａの間、半導体素子３０Ａと樹脂基板１８０Ａの間に、樹脂７０Ａを充填する。この樹脂７０Ａの充填の際には、貫通孔１８１Ａ内に残る隙間にも、樹脂７０Ａが充填される。

樹脂７０Ａの充填後は、図１６（Ｃ）に示すように、樹脂基板１８０Ａの配線１８３Ａに、はんだボール１８４Ａを接続する。これにより、図１４に示すような半導体装置１７０Ａが得られる。

半導体装置１７０Ａを回路基板に搭載して電子装置を形成する場合には、半導体装置１７０Ａを、そのはんだボール１８４Ａを用いて当該回路基板に接続すればよい。
次に、第４の実施の形態について説明する。

以上の説明では、２つの半導体素子の突起電極同士を、それら２つの半導体素子間に設けた、貫通孔を有する基板の、その貫通孔内で接続する場合を例にした。このように貫通孔内で突起電極同士を接続する構造は、３つ以上の半導体素子の場合にも、実現することができる。

図１７は第４の実施の形態に係る半導体装置の一例の説明図である。尚、図１７（Ａ）は半導体素子接続前の状態の一例を示す要部断面模式図、図１７（Ｂ）は半導体素子接続後の状態の一例を示す要部断面模式図である。

図１７（Ｂ）に示すように、半導体装置２００は、積層して接続された４つの半導体素子２１０，２２０，２３０，２４０を含む。
１層目の半導体素子２１０は、図１７（Ａ）に示すように、その上面に設けられた突起電極２１１及び凹部２１２を有している。突起電極２１１は、ポスト部２１１ａ、及びその先端に設けられた半球状のはんだ部２１１ｂを有している。凹部２１２には、その底面に電極２１２ａが設けられている。

２層目の半導体素子２２０は、図１７（Ａ）に示すように、その上下面にそれぞれ設けられた突起電極２２１、上面に設けられた凹部２２２、及び上下面間を貫通する貫通孔２２３を有している。突起電極２２１は、ポスト部２２１ａ、及びその先端に設けられた半球状のはんだ部２２１ｂを有している。凹部２２２には、その底面に電極２２２ａが設けられている。

３層目の半導体素子２３０は、図１７（Ａ）に示すように、その下面に設けられた突起電極２３１、上面に設けられた凹部２３２、及び上下面間を貫通する貫通孔２３３を有している。突起電極２３１は、ポスト部２３１ａ、及びその先端に設けられた半球状のはんだ部２３１ｂを有している。凹部２３２には、その底面に電極２３２ａが設けられている。

４層目の半導体素子２４０は、図１７（Ａ）に示すように、その下面に設けられた突起電極２４１を有している。突起電極２４１は、ポスト部２４１ａ、及びその先端に設けられた半球状のはんだ部２４１ｂを有している。

これらの半導体素子２１０，２２０，２３０，２４０を積層して接続する際には、例えば、２層目の半導体素子２２０が、その貫通孔２２３に１層目の半導体素子２１０の突起電極２１１が挿入されるように、半導体素子２１０の上に搭載される。このとき、半導体素子２２０の下面の突起電極２２１は、半導体素子２１０の凹部２１２に挿入される。半導体素子２１０，２２０は、このように搭載されたときに、突起電極２１１が貫通孔２２３から突出しないように、予め形成されている。

次いで、３層目の半導体素子２３０が、その貫通孔２３３に２層目の半導体素子２２０の上面にある突起電極２２１が挿入されるように、半導体素子２２０の上に搭載される。このとき、半導体素子２３０の突起電極２３１のうち、一部は突起電極２１１が挿入されている半導体素子２２０の貫通孔２２３に挿入され、一部は半導体素子２２０の凹部２２２に挿入される。半導体素子２２０，２３０は、このように搭載されたときに、突起電極２２１が貫通孔２３３から突出しないように、予め形成されている。

次いで、４層目の半導体素子２４０が、３層目の半導体素子２３０の上に搭載される。このとき、半導体素子２４０の突起電極２４１のうち、一部は突起電極２２１が挿入されている半導体素子２３０の貫通孔２３３に挿入され、一部は半導体素子２３０の凹部２３２に挿入される。

このようにして半導体素子２１０，２２０，２３０，２４０を積層した後、リフローを行う。これにより、図１７（Ｂ）に示すように、突起電極２１１，２３１が貫通孔２２３内で接続され、突起電極２２１，２４１が貫通孔２３３内で接続される。即ち、ポスト部２１１ａ，２３１ａが、はんだ部２１１ｂ，２３１ｂが一体化した接続部２５１で接続され、ポスト部２２１ａ，２４１ａが、はんだ部２２１ｂ，２４１ｂが一体化した接続部２５２で接続される。更に、このリフロー時に、図１７（Ｂ）に示すように、突起電極２２１が凹部２１２の電極２１２ａに、突起電極２３１が凹部２２２の電極２２２ａに、突起電極２４１が凹部２３２の電極２３２ａに、それぞれ接続される。

このようにして、図１７（Ｂ）に示すような、半導体素子２１０，２２０，２３０，２４０が積層され、接続された半導体装置２００が得られる。
尚、半導体素子２２０，２３０の貫通孔２２３，２３３の側壁は、絶縁膜で被覆されていてもよい。各半導体素子２１０，２２０，２３０，２４０の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。

ここでは４つの半導体素子２１０，２２０，２３０，２４０を積層して接続した半導体装置２００を例示したが、このような例に従い、５つ以上の半導体素子を積層して接続した半導体装置を得ることも可能である。

このように異なる半導体素子同士を、貫通孔内或いは凹部内で接続するため、上記のような位置ずれや短絡を抑制することができ、接続信頼性の高い半導体装置２００を得ることができる。更に、突起電極を貫通孔内及び凹部内に挿入してから接続するため、位置ずれを抑制することができると共に、３つ以上の半導体素子を、１回のリフローで同時に接続することができる。即ち、上記のような貫通孔及び凹部を用いない場合には、例えば、半導体素子を積層していくたびに、リフローを行って接続していくことを要し、そのたびごとに、半導体素子間の位置ずれが生じ得る。上記のように貫通孔及び凹部を利用することにより、位置ずれを抑制した半導体装置を、一括リフローにより効率的に形成することができる。

尚、ここでは半導体素子を積層する場合を例にして説明したが、積層する素子の中に、回路基板のような電子素子が含まれていてもよい。例えば、上記４つの半導体素子２１０，２２０，２３０，２４０のうち、半導体素子２１０，２２０，２３０のいずれかが回路基板に置き換えられたような電子装置であっても、上記同様の効果を得ることが可能である。

図１８は第４の実施の形態に係る半導体装置の一構成例を示す図である。尚、図１８には、第４の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図１８に示す半導体装置３００は、４つの半導体素子３１０，３２０，３３０，３４０が積層され、接続された構造を有している。

１層目と２層目の半導体素子３１０，３２０は、トランジスタ等の素子や配線層が形成されている領域（回路領域）３１０ａ，３２０ａの面が対向するように配置されている。３層目と４層目の半導体素子３３０，３４０は、回路領域３３０ａ，３４０ａの面が対向するように配置されている。

１層目の半導体素子３１０は、回路領域３１０ａの面側に設けられた、突起電極３１１、凹部３１２及び電極３１２ａを有している。突起電極３１１には、再配線３１４（一部は電極３１２ａに接続）が接続されている。

２層目の半導体素子３２０は、回路領域３２０ａ及びその反対の面側にそれぞれ設けられた突起電極３２１と、回路領域３２０ａの反対の面側に設けられた凹部３２２及び電極３２２ａを有している。突起電極３２１には、再配線３２４（一部は電極３２２ａに接続）が接続されている。更に、半導体素子３２０は、貫通孔３２３を有している。

３層目の半導体素子３３０は、回路領域３３０ａと反対の面側に設けられた突起電極３３１と、回路領域３３０ａの面側に設けられた凹部３３２及び電極３３２ａを有している。突起電極３３１及び電極３３２ａには、再配線３３４が接続されている。更に、半導体素子３３０は、貫通孔３３３を有している。

４層目の半導体素子３４０は、回路領域３４０ａの面側に設けられた突起電極３４１を有している。突起電極３４１には、再配線３４４が接続されている。
１層目と３層目の半導体素子３１０，３３０の間で対向する突起電極３１１，３３１は、２層目の半導体素子３２０の貫通孔３２３に挿入され、その貫通孔３２３内で接続されている。即ち、貫通孔３２３内で、接続部３５１により、ポスト部３１１ａ，３３１ａが接続されている。

２層目と４層目の半導体素子３２０，３４０の間で対向する突起電極３２１，３４１は、３層目の半導体素子３３０の貫通孔３３３に挿入され、その貫通孔３３３内で接続されている。即ち、貫通孔３３３内で、接続部３５２により、ポスト部３２１ａ，３４１ａが接続されている。

２層目の半導体素子３２０の、回路領域３２０ａの面側の突起電極３２１は、１層目の半導体素子３１０の凹部３１２に挿入され、電極３１２ａに接続されている。即ち、ポスト部３２１ａと電極３１２ａが、はんだ部３２１ｂを介して接続されている。

３層目の半導体素子３３０の一部の突起電極３３１は、２層目の半導体素子３２０の凹部３２２に挿入され、電極３２２ａに接続されている。即ち、ポスト部３３１ａと電極３２２ａが、はんだ部３３１ｂを介して接続されている。

４層目の半導体素子３４０の一部の突起電極３４１は、３層目の半導体素子３３０の凹部３３２に挿入され、電極３３２ａに接続されている。即ち、ポスト部３４１ａと電極３３２ａが、はんだ部３４１ｂを介して接続されている。

４つの半導体素子３１０，３２０，３３０，３４０の接続は、１回のリフローで同時に行うことができる。
このような構成を有する半導体装置３００における、信号伝播経路の一例を、図１８に点線の矢印で示す。半導体装置３００では、上記のように接続された４つの半導体素子３１０，３２０，３３０，３４０が協働し、所定の処理機能を実現する。

貫通孔３２３，３３３及び凹部３１２，３２２，３３２を利用することにより、半導体素子３１０，３２０，３３０，３４０の位置ずれや短絡が抑制された半導体装置３００を得ることができる。また、そのような半導体装置３００を、１回のリフローで効率的に、形成することができる。

続いて、上記のような貫通孔、或いは貫通孔と凹部の両方を有する、半導体素子の形成方法の一例について、説明する。
まず、貫通孔を有する半導体素子の一例の形成方法を、図１９〜図２１を参照して順に説明する。尚、図１９〜図２１には、各形成工程の要部断面を模式的に図示している。

図１９は貫通孔を有する半導体素子の一例の第１形成工程を説明する図である。
ここでは、図１９（Ａ）に示すように、ポスト部４０１ａと、その先端に設けたはんだ部４０１ｂとを含む突起電極４０１の形成まで行った半導体素子４００の、裏面側（突起電極４０１側と反対側）に、接着剤５００を用いてサポート基板５０１を貼り付ける。ここで、半導体素子４００は、アクティブ素子であり、その回路領域（トランジスタ等の素子や配線層が形成されている領域）の面側に突起電極４０１が形成されている。次いで、図１９（Ｂ）に示すように、半導体素子４００の表面側（突起電極４０１側）にレジスト５０２を形成する。そして、図１９（Ｃ）に示すように、そのレジスト５０２に、フォトリソグラフィ技術を用いて、貫通孔を形成する領域に開口部５０２ａを形成する。

図２０は貫通孔を有する半導体素子の一例の第２形成工程を説明する図である。
レジスト５０２に開口部５０２ａを形成した後は、図２０（Ａ）に示すように、そのレジスト５０２をマスクにして、ドライエッチングにより、半導体素子４００に孔４０３ａを形成する。その後、図２０（Ｂ）に示すように、レジスト５０２を剥離し、図２０（Ｃ）に示すように、今度は半導体素子４００の表面側（突起電極４０１側）に、接着剤５０３を用いてサポート基板５０４を貼り付ける。

図２１は貫通孔を有する半導体素子の一例の第３形成工程を説明する図である。
サポート基板５０４を貼り付けた後は、図２１（Ａ）に示すように、バックグラインドを行い、半導体素子４００を所定の厚みとなるように薄型化する。このとき、先に表面側から形成していた孔４０３ａが表出するようになり、半導体素子４００に貫通孔４０３が形成される。バックグラインド後は、図２１（Ｂ）に示すように、ＳｉＯ₂等の絶縁膜４０４を形成する。絶縁膜４０４は、例えば、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜４０４の形成後、接着剤５０３及びサポート基板５０４を剥離することで、図２１（Ｃ）に示すような半導体素子４００ａを得ることができる。半導体素子４００ａの貫通孔４０３には、他の電子素子が備える突起電極が挿入される。

尚、ここでは、半導体素子４００ａ（４００）をアクティブ素子としたが、ダミー素子であっても同様に行うことができる。
また、ここでは、ポスト部４０１ａを含む突起電極４０１を有する半導体素子４００ａの形成方法を例示したが、このようなポスト電極を有さない半導体素子に貫通孔を形成する場合も、これと同様に行うことができる。例えば、上記第１，第２の実施の形態で述べたような、接続する２つの半導体素子間に設ける基板である半導体素子４０（ダミー素子、アクティブ素子）も、この図１９〜図２１に示したような方法の例に従って形成することが可能である。

次に、貫通孔を有する半導体素子の別例の形成方法を、図２２〜図２７を参照して順に説明する。尚、図２２〜図２７には、各形成工程の要部断面を模式的に図示している。
図２２は貫通孔を有する半導体素子の別例の第１形成工程を説明する図である。

図２２（Ａ），（Ｂ）に示すように、ポスト部６０１ａと、その先端に設けたはんだ部６０１ｂとを含む突起電極６０１の形成まで行った半導体素子６００の、表面側（突起電極４０１側）に、接着剤７００を用いてサポート基板７０１を貼り付ける。ここで、半導体素子６００は、アクティブ素子であり、その回路領域の面側に突起電極６０１が形成されており、所定の厚みに薄型化されている。サポート基板７０１を貼り付けた後は、図２２（Ｃ）に示すように、半導体素子６００の裏面側（突起電極６０１側と反対側）にレジスト７０２を形成する。

図２３は貫通孔を有する半導体素子の別例の第２形成工程を説明する図である。
レジスト７０２の形成後は、図２３（Ａ）に示すように、そのレジスト７０２に、フォトリソグラフィ技術を用いて、貫通孔を形成する領域に開口部７０２ａを形成する。開口部７０２ａを形成した後は、図２３（Ｂ）に示すように、レジスト７０２をマスクにしたドライエッチングにより、半導体素子６００に貫通孔６０３を形成する。貫通孔６０３の形成後、図２３（Ｃ）に示すように、レジスト７０２を剥離する。

図２４は貫通孔を有する半導体素子の別例の第３形成工程を説明する図である。
レジスト７０２の剥離後は、熱酸化法、ＣＶＤ法等を用いて、図２４（Ａ）に示すように、ＳｉＯ₂等の絶縁膜６０４を形成する。絶縁膜６０４の形成後は、図２４（Ｂ）に示すように、シード層６０５を形成し、図２４（Ｃ）に示すように、レジスト７０３を形成する。

図２５は貫通孔を有する半導体素子の別例の第４形成工程を説明する図である。
レジスト７０３の形成後は、図２５（Ａ）に示すように、再配線を形成する領域に開口部７０３ａを形成する。そして、図２５（Ｂ）に示すように、開口部７０３ａのシード層６０５上に、めっき法を用いて、再配線６０６を形成する。再配線６０６の形成後、図２５（Ｃ）に示すように、レジスト７０３を剥離する。

図２６は貫通孔を有する半導体素子の別例の第５形成工程を説明する図である。
レジスト７０３の剥離後は、図２６（Ａ）に示すように、改めてレジスト７０４を形成し、図２６（Ｂ）に示すように、突起電極を形成する領域に開口部７０４ａを形成する。そして、図２６（Ｃ）に示すように、開口部７０４ａの再配線６０６上に、めっき法を用いて、ポスト部６０７ａを形成し、更に、そのポスト部６０７ａ上にはんだ部６０７ｂを形成して、突起電極６０７を形成する。突起電極６０７の高さは、レジスト７０４の厚み、めっき時の条件（めっき時間、電流密度等）等を制御することにより、調整することができる。

図２７は貫通孔を有する半導体素子の別例の第６形成工程を説明する図である。
突起電極６０７の形成後は、図２７（Ａ）に示すように、レジスト７０４を剥離する。そして、図２７（Ｂ）に示すように、レジスト７０４の剥離後に表出するシード層６０５を、エッチングにより除去する。エッチング後、リフローを行ってはんだ部６０７ｂを成形し、接着剤７００及びサポート基板７０１を剥離することで、図２７（Ｃ）に示すような半導体素子６００ａを得ることができる。半導体素子６００ａの貫通孔６０３には、他の電子素子が備える突起電極が挿入される。

尚、ここでは、半導体素子６００ａ（６００）をアクティブ素子としたが、ダミー素子であっても同様に行うことができる。
また、ここでは、表裏面に突起電極６０１，６０７を有する半導体素子６００ａの形成方法を例示したが、裏面の突起電極６０７のみを有する半導体素子も、この図２２〜図２７に示したような方法の例に従って形成することが可能である。即ち、突起電極６０１を有さない半導体素子６００を用いて、図２２〜図２７に示したような方法を実施すればよい。

次に、貫通孔及び凹部を有する半導体素子の一例の形成方法について説明する。
尚、貫通孔を形成する工程までは、上記図２２及び図２３について述べたのと同様に行うことができる。ここでは、それ以降の工程の一例について、図２８〜図３２を参照して順に説明する。尚、図２８〜図３２には、各形成工程の要部断面を模式的に図示している。

図２８は貫通孔及び凹部を有する半導体素子の一例の第１形成工程を説明する図である。
上記図２２及び図２３のようにして、貫通孔６０３を形成し、レジスト７０２の剥離まで行った後は、図２８（Ａ）に示すように、改めてレジスト７０５を形成し、図２８（Ｂ）に示すように、凹部を形成する領域に開口部７０５ａを形成する。開口部７０５ａを形成した後は、図２８（Ｃ）に示すように、レジスト７０５をマスクにしたドライエッチングにより、半導体素子６００に凹部６０８を形成する。

図２９は貫通孔及び凹部を有する半導体素子の一例の第２形成工程を説明する図である。
凹部６０８の形成後は、図２９（Ａ）に示すように、レジスト７０５を剥離し、熱酸化法、ＣＶＤ法等を用いて、図２９（Ｂ）に示すように、絶縁膜６０４を形成する。絶縁膜６０４の形成後は、図２９（Ｃ）に示すように、シード層６０５を形成する。

図３０は貫通孔及び凹部を有する半導体素子の一例の第３形成工程を説明する図である。
シード層６０５の形成後は、図３０（Ａ）に示すように、レジスト７０３を形成し、図３０（Ｂ）に示すように、再配線を形成する領域と凹部６０８に開口部７０３ａを形成する。そして、図３０（Ｃ）に示すように、開口部７０３ａのシード層６０５上に、めっき法を用いて、再配線６０６、及び凹部６０８内の電極６０９を形成する。その後、レジスト７０３は剥離する。

図３１は貫通孔及び凹部を有する半導体素子の一例の第４形成工程を説明する図である。
再配線６０６及び電極６０９の形成後は、図３１（Ａ）に示すように、改めてレジスト７０４を形成し、図３１（Ｂ）に示すように、突起電極を形成する領域に開口部７０４ａを形成する。そして、図３１（Ｃ）に示すように、開口部７０４ａの再配線６０６上に、めっき法を用いて、ポスト部６０７ａを形成し、更に、そのポスト部６０７ａ上にはんだ部６０７ｂを形成して、突起電極６０７を形成する。

図３２は貫通孔及び凹部を有する半導体素子の一例の第５形成工程を説明する図である。
突起電極６０７の形成後は、図３２（Ａ）に示すように、レジスト７０４を剥離する。そして、図３２（Ｂ）に示すように、レジスト７０４の剥離後に表出するシード層６０５を、エッチングにより除去する。エッチング後、リフローを行ってはんだ部６０７ｂを成形し、接着剤７００及びサポート基板７０１を剥離することで、図３２（Ｃ）に示すような半導体素子６００ｂを得ることができる。半導体素子６００ｂの貫通孔６０３及び凹部６０８には、他の電子素子が備える突起電極が挿入される。

尚、半導体素子６００ｂ（６００）は、アクティブ素子であっても、ダミー素子であってもよい。
また、ここでは、表裏面に突起電極６０１，６０７を有する半導体素子６００ｂの形成方法を例示したが、裏面の突起電極６０７のみを有する半導体素子も、この図２８〜図３２に示したような方法の例に従って形成することが可能である。

以上、複数の電子素子を積層して接続する半導体装置に関して説明した。半導体装置は、上記形態に限らず、適宜その形態を変更することも可能である。
図３３は第１変形例の説明図である。尚、図３３には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。

図３３に示すように、対向する半導体素子８１０と電子素子（半導体素子、回路基板等）８２０の、突起電極８１１，８２１同士を接続する場合、必ずしもそれら突起電極８１１，８２１の双方にはんだ部８１１ｂ，８２１ｂが設けられていることを要しない。例えば、図３３（Ａ）に示すように、半導体素子８１０の突起電極８１１にのみ、ポスト部８１１ａ上にはんだ部８１１ｂを設け、電子素子８２０の突起電極８２１は、ポスト部８２１ａのみを有する構成とすることができる。また、図３３（Ｂ）に示すように、電子素子８２０の突起電極８２１にのみ、ポスト部８２１ａ上にはんだ部８２１ｂを設け、半導体素子８１０の突起電極８１１は、ポスト部８１１ａのみを有する構成とすることもできる。図３３に示すような構成であっても、突起電極８１１，８２１同士を、基板（半導体素子、樹脂基板、セラミック基板等）８３０の貫通孔８３１内で、接続することが可能である。

図３４は第２変形例の説明図である。尚、図３４には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。
図３４に示すように、半導体素子８１０と電子素子８２０の間に設ける基板８３０には、その両面にバンプ８３２を設けてもよい。例えば、突起電極８１１，８２１同士を貫通孔８３１内で接続させたときに、上面のバンプ８３２が半導体素子８１０に接触し、下面のバンプ８３２が電子素子８２０に接触するような構成とすることができる。基板８３０をアクティブ素子とするような場合には、そのような上下両面のバンプ８３２を半導体素子８１０及び電子素子８２０との接続端子として用いることができる。

図３５は第３変形例の説明図である。尚、図３５は、基板の要部平面模式図である。
基板８３０の貫通孔８３１とバンプ８３２の配置（換言すれば、半導体素子８１０及び電子素子８２０の突起電極８１１，８２１と、基板８３０のバンプ８３２の配置）は、例えば、図３５に示すような配置とすることが可能である。例えば、図３５（Ａ）のように、貫通孔８３１とバンプ８３２を交互に配列させることができる。また、図３５（Ｂ）のように、中央部のバンプ８３２を囲むように、外周部に貫通孔８３１を配列させることもできる。いずれの場合であっても、半導体素子８１０と電子素子８２０の接続時の位置ずれや短絡を効果的に抑制することが可能である。

尚、貫通孔８３１は、基板８３０に全体的に配置されていなくても、基板８３０内に複数（２つ以上）設けられていれば、位置ずれ等に対する一定の効果を得ることが可能である。

図３６は第４変形例の説明図である。尚、図３６には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。
基板８３０に設けられる貫通孔８３１は、円筒状に限らない。例えば、図３６（Ａ）のように、半導体素子８１０側の開口径が大きいテーパ状の貫通孔８３１Ａとしたり、図３６（Ｂ）のように電子素子８２０側の開口径が大きいテーパ状の貫通孔８３１Ｂとしたりすることもできる。また、図３６（Ｃ）のように、半導体素子８１０側の開口と、電子素子８２０側の開口の間に、それらの開口よりも小さい径の部分を含む、くびれ状の貫通孔８３１Ｃとすることもできる。

尚、このように円筒状、テーパ状、くびれ状等とすることができる、基板８３０の貫通孔８３１の径は、その最細部で、突起電極８１１，８２１の径の等倍以上、２倍未満となるように設定することが好ましい。これにより、貫通孔８３１に突起電極８１１，８２１を挿入し、位置ずれ等を効果的に抑制することが可能になる。

図３７は第５変形例の説明図である。尚、図３７には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。
半導体素子８１０及び電子素子８２０の突起電極８１１，８２１は、ポスト電極に限らない。例えば、図３７（Ａ），（Ｂ）のように、半導体素子８１０の突起電極としてＡｕ等のスタッドバンプ８１１Ａを用い、そのスタッドバンプ８１１Ａと、電子素子８２０のポスト電極である突起電極８２１とを、はんだ部８２１ｂを介して貫通孔８３１内で接続するようにしてもよい。

尚、半導体素子８１０にはポスト電極の突起電極８１１を用い、電子素子８２０の突起電極としてスタッドバンプを用いることも可能である。また、半導体素子８１０及び電子素子８２０の双方にスタッドバンプを用いることも可能である。

以上説明した実施の形態に関し、更に以下の実施例を開示する。
＜実施例１＞
直径３０μｍ、ピッチ５０μｍ、高さ３５μｍのＣｕポスト部の先端に、約１０μｍのスズ銀（ＳｎＡｇ）はんだが形成された突起電極を有する、平面サイズ３．５ｍｍ×７ｍｍの半導体素子（ここでは「第１の半導体素子」という）を準備する。

更に、この第１の半導体素子の突起電極と同じサイズ及び構造で同じ配置パターンの突起電極を有する、平面サイズ１５ｍｍ×１５ｍｍの、Ｓｉを用いた搭載基板（ここでは「Ｓｉ搭載基板」という）を準備する。

また、貫通孔を有する半導体素子（ここでは「第２の半導体素子」という）として、アクティブ層を設けないＳｉ基板を用いる。第２の半導体素子は、次のように形成する。まず、Ｓｉ基板の表面に、ドライエッチングで、第１の半導体素子と同じパターンで、開口径３５μｍの孔を形成する。その後、Ｓｉ基板の裏面研削により、Ｓｉ基板の厚さを５０μｍまで薄型化する。このとき、先に表面から形成した孔が表出し、貫通孔が形成される。その後、Ｓｉ基板の裏面（研削面）及び貫通孔内に、低温ＣＶＤ法又は熱酸化法により、絶縁膜を形成する。これにより、第２の半導体素子を得る。この第２の半導体素子に接続端子を形成する場合には、予めＳｉ基板表面に回路パターン及びバンプ等を形成しておき、それから上記のように貫通孔、絶縁膜の形成を行うようにすればよい。

Ｓｉ搭載基板に第１の半導体素子を実装する際には、まず、Ｓｉ搭載基板上に、貫通孔を形成した第２の半導体素子を、その貫通孔と、Ｓｉ搭載基板の突起電極との位置を合わせて、フリップチップボンダで搭載する。次いで、第１の半導体素子の突起電極と、第２の半導体素子の貫通孔との位置合わせを行い、第１の半導体素子をフリップチップボンダで搭載する。その後、窒素雰囲気のリフロー炉で２４０℃まで加熱し、Ｓｉ搭載基板と第１の半導体素子を接続する。

比較のため、貫通孔を形成した第２の半導体素子を用いず、Ｓｉ搭載基板に第１の半導体素子を搭載し、リフロー炉で加熱を行い、それらの接続を行う。
このようにして、Ｓｉ搭載基板と第１の半導体素子を、第２の半導体素子を用いて接続したサンプルと、第２の半導体素子を用いずに接続したサンプルを、それぞれ１０個ずつ作製し、電気的導通を測定した。その結果、第２の半導体素子を用いたサンプルは、導通不良がなく、１０個のサンプルのいずれも、Ｓｉ搭載基板と第１の半導体素子とを接続することが可能であった。一方、第２の半導体素子を用いなかったサンプルは、１０個のサンプルのうち、２つで導通不良が発生した。この結果より、Ｓｉ搭載基板と第１の半導体素子を接続する際に第２の半導体素子を用いることの優位性が確認された。

＜実施例２＞
上記第１の半導体素子の突起電極と同じサイズ及び構造で同じ配置パターンの突起電極を有する、平面サイズ３５ｍｍ×３５ｍｍの、樹脂を用いた搭載基板（ここでは「樹脂製搭載基板」という）を準備する。このような樹脂製搭載基板に、上記第２の半導体素子を用いて、上記第１の半導体素子を実装する。

その際は、まず、樹脂製搭載基板上に、貫通孔を形成した第２の半導体素子を、その貫通孔と、樹脂製搭載基板の突起電極との位置を合わせて、フリップチップボンダで搭載する。次いで、第１の半導体素子の突起電極と、第２の半導体素子の貫通孔との位置合わせを行い、第１の半導体素子をフリップチップボンダで搭載する。その後、窒素雰囲気のリフロー炉で２４０℃まで加熱し、樹脂製搭載基板と第１の半導体素子を接続する。

比較のため、貫通孔を形成した第２の半導体素子を用いず、Ｓｉ搭載基板に第１の半導体素子を搭載し、リフロー炉で加熱を行い、それらの接続を行う。
このようにして、樹脂製搭載基板と第１の半導体素子を、第２の半導体素子を用いて接続したサンプルと、第２の半導体素子を用いずに接続したサンプルを、それぞれ１０個ずつ作製し、電気的導通を測定した。その結果、第２の半導体素子を用いたサンプルは、導通不良がなく、１０個のサンプルのいずれも、Ｓｉ搭載基板と第１の半導体素子とを接続することが可能であった。一方、第２の半導体素子を用いなかったサンプルは、１０個のサンプルのうち、２つで導通不良が発生した。この結果より、樹脂製搭載基板と第１の半導体素子を接続する際に第２の半導体素子を用いることの優位性が確認された。

以上説明したように、２つの電子素子（半導体素子、回路基板等）の間に、貫通孔を設けた基板（半導体素子、樹脂基板、セラミック基板等）を介在させ、その貫通孔内で、２つの電子素子の突起電極を接続する。これにより、搭載時の位置ずれを抑制でき、電子素子間の接続信頼性を向上させることが可能となる。

また、３つ以上の電子素子を積層して接続する場合においても、中間に介在させる電子素子（基板）の貫通孔がガイドの役割を果たし、電子素子を積層する際の荷重、振動等による、下に積層されている電子素子の位置ずれが抑制される。そのため、３つ以上の電子素子を積層しておき、それらを一括リフローで接続することが可能となり、生産性の向上にも寄与する。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１突起電極を有する第１半導体素子と、
第２突起電極を有する電子素子と、
前記第１半導体素子と前記電子素子の間に設けられた基板と、
を含み、
前記基板は、第１貫通孔を有し、
前記第１突起電極と前記第２突起電極とは、前記第１貫通孔内で接続されている、
ことを特徴とする半導体装置。

（付記２） 前記第１貫通孔の側壁が絶縁性であることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１半導体素子は、第２貫通孔を有し、
前記基板は、前記第２貫通孔に挿入された第３突起電極を有している、
ことを特徴とする付記１又は２に記載の半導体装置。

（付記４） 前記電子素子は、凹部を有し、
前記基板は、前記凹部に挿入された第４突起電極を有している、
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置。

（付記５） 前記第１突起電極は、第１ポスト部を有し、
前記第２突起電極は、第２ポスト部を有し、
前記第１貫通孔内に、前記第１ポスト部と前記第２ポスト部の先端同士を接続する接続部を有することを特徴とする付記１乃至４のいずれかに記載の半導体装置。

（付記６） 前記電子素子は、第２半導体素子であることを特徴とする付記１乃至５のいずれかに記載の半導体装置。
（付記７） 前記電子素子は、回路基板であることを特徴とする付記１乃至５のいずれかに記載の半導体装置。

（付記８） 前記基板は、第３半導体素子であることを特徴とする付記１乃至７のいずれかに記載の半導体装置。
（付記９） 前記基板は、回路基板、樹脂基板又はセラミック基板であることを特徴とする付記１乃至７のいずれかに記載の半導体装置。

（付記１０） 前記第１半導体素子と前記電子素子の間、及び前記第１貫通孔内が、絶縁性部材で充填されていることを特徴とする付記１乃至９のいずれかに記載の半導体装置。

（付記１１） 前記第１突起電極及び前記第２突起電極の径は、前記第１貫通孔の径よりも小さいことを特徴とする付記１乃至１０のいずれかに記載の半導体装置。
（付記１２） 前記第１突起電極及び前記第２突起電極の少なくとも一方は、スタッドバンプであることを特徴とする付記１乃至１１のいずれかに記載の半導体装置。

（付記１３） 前記基板は、導電部を有し、前記導電部が、前記第１半導体素子及び前記電子素子の少なくとも一方と電気的に接続されていることを特徴とする付記１乃至１２のいずれかに記載の半導体装置。

（付記１４） 第１突起電極を有する電子素子の上方に、第１貫通孔を有する基板を、前記第１突起電極が前記第１貫通孔に挿入されるように配置する工程と、
前記基板の上方に、第２突起電極を有する半導体素子を、前記第２突起電極が前記第１貫通孔に挿入されるように配置する工程と、
前記第１貫通孔内で、前記第１突起電極と前記第２突起電極とを接続する工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記１５） 前記半導体素子は、第２貫通孔を有し、
前記基板は、第３突起電極を有し、
前記基板の上方に前記半導体素子を配置する工程は、前記第２突起電極を前記第１貫通孔に挿入すると共に、前記第３突起電極を前記第２貫通孔に挿入する工程を含むことを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６） 前記電子素子は、凹部を有し、
前記基板は、第４突起電極を有し、
前記電子素子の上方に前記基板を配置する工程は、前記第１突起電極を前記第１貫通孔に挿入すると共に、前記第４突起電極を前記凹部に挿入する工程を含むことを特徴とする付記１４又は１５に記載の半導体装置の製造方法。

（付記１７） 前記第１突起電極は、第１ポスト部を有し、
前記第２突起電極は、第２ポスト部を有し、
前記第１突起電極と前記第２突起電極とを接続する工程は、前記第１貫通孔内で、前記第１ポスト部と前記第２ポスト部の先端同士を接続部で接続する工程を含むことを特徴とする付記１４乃至１６のいずれかに記載の半導体装置の製造方法。

（付記１８） 半導体装置と、
前記半導体装置が搭載された回路基板と、
を備え、
前記半導体装置は、
第１突起電極を有する半導体素子と、
第２突起電極を有する電子素子と、
前記半導体素子と前記電子素子の間に設けられた基板と、
を含み、
前記基板は、貫通孔を有し、
前記第１突起電極と前記第２突起電極とは、前記貫通孔内で接続されている、
ことを特徴とする電子装置。

１，１０，１４０，１７０，１７０Ａ，１９０，２００，３００ 半導体装置
２，２０，２０Ａ，３０，３０Ａ，４０，２１０，２２０，２３０，２４０，３１０，３２０，３３０，３４０，４００，４００ａ，６００，６００ａ，６００ｂ，８１０ 半導体素子
２ａ，３ａ，２１，２１Ａ，２３，３１，３１Ａ，３３，１５１，２１１，２２１，２３１，２４１，３１１，３２１，３３１，３４１，４０１，６０１，６０７，８１１，８２１ 突起電極
３，８２０ 電子素子
４，１８０，８３０ 基板
４ａ，４１，１８１，１８１Ａ，２２３，２３３，３２３，３３３，４０３，６０３，８３１，８３１Ａ，８３１Ｂ，８３１Ｃ 貫通孔
５，５０，５０Ａ，１６０，２５１，２５２，３５１，３５２ 接続部
２１ａ，２１Ａａ，３１ａ，３１Ａａ，１５１ａ，２１１ａ，２２１ａ，２３１ａ，２４１ａ，３１１ａ，３２１ａ，３３１ａ，３４１ａ，４０１ａ，６０１ａ，６０７ａ，８１１ａ，８２１ａ ポスト部
２１ｂ，２１Ａｂ，３１ｂ，３１Ａｂ，１５１ｂ，２１１ｂ，２２１ｂ，２３１ｂ，２４１ｂ，３２１ｂ，３３１ｂ，３４１ｂ，４０１ｂ，６０１ｂ，６０７ｂ，８１１ｂ，８２１ｂ はんだ部
３４，３６，３７Ａ，１８３Ａ 配線
３５ 貫通電極
４２，１８２，１８２Ａ，８３２ バンプ
４３，４０４，６０４ 絶縁膜
６１ 半導体基板
６２ 素子領域
６３ 配線層
６３ａ，６３ｄ 導電部
６３ｂ，６３ｃ 絶縁部
６４ 第１配線層
６５ 第２配線層
６６ 第３配線層
６７ 第４配線層
６８，１５２，２１２ａ，２２２ａ，２３２ａ，３１２ａ，３２２ａ，３３２ａ，６０９ 電極
６９ 保護膜
７０，７０Ａ 樹脂
１００，１１０ 電子装置
１０１，１１１，１５０ 回路基板
１０２ ワイヤ
１１２，１８４Ａ はんだボール
１８０Ａ 樹脂基板
２１２，２２２，２３２，３１２，３２２，３３２，６０８ 凹部
３１０ａ，３２０ａ，３３０ａ，３４０ａ 回路領域
３１４，３２４，３３４，３４４，６０６ 再配線
４０３ａ 孔
５００，５０３，７００ 接着剤
５０１，５０４，７０１ サポート基板
５０２，７０２，７０３，７０４，７０５ レジスト
５０２ａ，７０２ａ，７０３ａ，７０４ａ，７０５ａ 開口部
６０５ シード層
８１１Ａ スタッドバンプ

Claims (10)

1. 第１突起電極を有する半導体素子と、
   第２突起電極を有する電子素子と、
   前記半導体素子と前記電子素子の間に設けられた基板と、
   を含み、
   前記基板は、第１貫通孔を有し、
   前記第１突起電極と前記第２突起電極とは、前記第１貫通孔内で、はんだ部を介して接続されている、
   ことを特徴とする半導体装置。
2. 前記第１貫通孔の側壁が絶縁性であることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体素子は、第２貫通孔を有し、
   前記基板は、前記第２貫通孔に挿入された第３突起電極を有している、
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記電子素子は、凹部を有し、
   前記基板は、前記凹部に挿入された第４突起電極を有している、
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記第１突起電極は、第１ポスト部を有し、
   前記第２突起電極は、第２ポスト部を有し、
   前記はんだ部は、前記第１貫通孔内で、前記第１ポスト部と前記第２ポスト部の先端同士を接続することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
6. 第１突起電極を有する電子素子の上方に、第１貫通孔を有する基板を、前記第１突起電極が前記第１貫通孔に挿入されるように配置する工程と、
   前記基板の上方に、第２突起電極を有する半導体素子を、前記第２突起電極が前記第１貫通孔に挿入されるように配置する工程と、
   前記第１貫通孔内で、前記第１突起電極と前記第２突起電極とを、はんだ部を介して接続する工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 前記半導体素子は、第２貫通孔を有し、
   前記基板は、第３突起電極を有し、
   前記基板の上方に前記半導体素子を配置する工程は、前記第２突起電極を前記第１貫通孔に挿入すると共に、前記第３突起電極を前記第２貫通孔に挿入する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記電子素子は、凹部を有し、
   前記基板は、第４突起電極を有し、
   前記電子素子の上方に前記基板を配置する工程は、前記第１突起電極を前記第１貫通孔に挿入すると共に、前記第４突起電極を前記凹部に挿入する工程を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記第１突起電極は、第１ポスト部を有し、
   前記第２突起電極は、第２ポスト部を有し、
   前記第１突起電極と前記第２突起電極とを接続する工程は、前記第１貫通孔内で、前記第１ポスト部と前記第２ポスト部の先端同士を前記はんだ部で接続する工程を含むことを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
10. 半導体装置と、
    前記半導体装置が搭載された回路基板と、
    を備え、
    前記半導体装置は、
    第１突起電極を有する半導体素子と、
    第２突起電極を有する電子素子と、
    前記半導体素子と前記電子素子の間に設けられた基板と、
    を含み、
    前記基板は、貫通孔を有し、
    前記第１突起電極と前記第２突起電極とは、前記貫通孔内で、はんだ部を介して接続されている、
    ことを特徴とする電子装置。
    

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