JP3726586B2 - 半導体装置及びその製造方法、回路基板、電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及び半導体装置に関し、特に複数の半導体チップを１つのパッケージ内に実装するＭｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（以下、ＭＣＰと言う）における半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体業界においては、ＬＳＩの高性能化、大規模化の観点から、複数の半導体チップを１つのパッケージ内に実装するＭＣＰの開発が進められている。以下、従来のＭＣＰにおいて複数の半導体チップを積層配置する場合について図７を用いて説明する。
【０００３】
図７は、従来のＭＣＰにおいて複数の半導体チップを積層配置させた場合の断面図である。従来のＭＣＰにおける半導体チップ１ａ、１ｂ、１ｃの配置形態は、それぞれの半導体チップを所定の間隔を保持させて配置するとともに、ワイヤなどの電極部材を用いて半導体チップの外部にて電気的導通を図る形態が一般的である。半導体チップ１ａ、１ｂ、１ｃ間の間隔保持は、図７に示すようにラック部材６ａ、６ｂ、６ｃ（図７のハッチング部分）にて行わせている。前記ラック部材６ａ、６ｂ、６ｃは、凹部形状となっており、凹部にて半導体チップ１ａ、１ｂ、１ｃを支持している。このように、半導体チップ１ａ、１ｂ、１ｃ間の間隔保持をさせることにより、半導体チップ間相互における望ましくない電気回路の形成の防止を行わせている。また、図７に示すように、それぞれの半導体チップ１ａ、１ｂ、１ｃ周囲を樹脂７ａ、７ｂ、７ｃにて封止させる。これにより、半導体チップ１ａ、１ｂ、１ｃを外界から遮断して、内部電極の保護を図っている。
【０００４】
また、それぞれの半導体チップ１ａ、１ｂ、１ｃはワイヤを介して半導体チップ１ａ、１ｂ、１ｃ外部にて接続され、導通経路を形成している。すなわち、半導体チップ１ａを例にとって説明すると、半導体チップ１ａの電極部には、インナワイヤ２ａの一端部が接続されている。前記ワイヤ２ａは、前記半導体チップ１ａの外方に向って延在し、他端部をアウタワイヤ３ａにて接続されている。そして、アウタワイヤ３ａの他端部は、ベース基板上５のジョイント部４に接続されている。他の半導体チップ１ｂ、１ｃもそれぞれインナワイヤ２ｂ、２ｃやアウタワイヤ３ｂ、３ｃを介してジョイント部４に接続されている。これにより、半導体チップ１ａ、１ｂ、１ｃ間の電気的導通を行わせているのである。
【０００５】
従来は、以上のような複数の半導体チップの積層配置を行わせていた。
【０００６】
【発明が解決しようとする課題】
しかし、従来の方法では、以下のような問題があった。ＭＣＰにおいては、積層配置するそれぞれの半導体チップ間隔をできるだけ小さくして（望ましくは半導体チップサイズで積層して）、実装体積や重量のコンパクト化を図ることが望まれている。しかし、従来においては上記したように、各半導体チップ間の絶縁保持を図るために、半導体チップ間にラック部材を配置せざるを得なかった。このため、前記ラック部材のスペースを確保させることが、積層した半導体チップの重量や実装体積のコンパクト化において問題となっていた。
【０００７】
また、従来においては、半導体チップにワイヤを接続することにより、半導体チップ間の電気的導通をさせていた。このとき、ワイヤと半導体チップとの接触箇所において接続不良が発生すると、半導体チップの機能が発揮できないという事態が発生する。このため、ワイヤにて電気的導通を行わせることは、半導体チップの機能発揮という信頼性の観点から問題となっていた。
【０００８】
本発明は、前記従来技術の欠点を解消するためになされたもので、半導体チップ積層配置間隔を半導体チップサイズで行わせることを可能として、実装体積や重量のコンパクト化を図ることができる半導体装置の製造方法及び半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体装置の、前記複数の半導体チップは、貫通孔が形成されてなる第１の半導体チップと、貫通孔が形成されていない第２の半導体チップとからなり、前記第１の半導体チップに形成されてなる前記貫通孔の内壁面には導電部が形成されてなり、前記第１の半導体チップに形成されてなる前記導電部と、前記第２の半導体チップに形成されてなる電極の少なくとも一部が、前記第１の半導体チップに形成された前記貫通孔に挿入され、前記第１の半導体チップの両面に前記第２の半導体チップが積層され、各々の半導体チップが電気的に接続するように構成した。上記構成においては、第１の半導体チップの電極どうしを、第２の半導体チップの導電部を介して電気的に接続することができる。このため、半導体チップ間の電気的導通に用いていたワイヤやラック部材が不要となり、半導体チップのサイズ間隔で積層配置することができる。従って、実装体積や重量のコンパクト化を図ることができる。これにより、ＭＣＰの高密度化、高集積化、高性能化に大きく貢献することができる。また、半導体チップの電極部を導電部と直接接触させることにより導通経路を確保させることにより、半導体チップの機能発揮の信頼性を従来に比して高めることができる。前記導電部と半導体チップとの導通は、バンプにより行うのが好ましい。バンプは前記導電部に接触していれば、導通経路を確保させることができるため、導通を確保させるためのバンプの量は少量でよい。
【００１０】
前記導電部は、前記貫通孔に形成されてなる遮蔽部の表面に形成することができる。これにより、第１の半導体チップに形成した電極との接触面積を大きくすることができる。また、前記第1の半導体チップと導電部との間に遮蔽部を設けることで、第１の半導体チップに形成した電気回路へのリーク電流を防止でき、当該電気回路を保護することができる。
【００１１】
また、前記第１の半導体チップに形成されてなる前記導電部同士が電気的に接続するように複数の前記半導体チップを積層することができる。これにより、第２の半導体チップどうしのみならず、第１の半導体チップと第２の半導体チップとの電気的導通をも行わせることができる。
【００１２】
複数の半導体チップを積層した半導体装置において、前記複数の半導体チップの各々には貫通孔が形成されてなり、前記貫通孔の内壁面には導電部が形成されてなり、前記各半導体チップに形成されてなる前記導電部同士が電気的に接続するように複数の各半導体チップが積層されてなる構成とした。これにより、複数の半導体チップを介して、電気的接続を行わせることができる。
【００１３】
前記導電部は、アルミニウム、銅、金、パラジウム、銀、白金のいずれかからなることが好ましい。
【００１４】
本発明に係る半導体装置の製造方法においては、基板の第１の面に凹部を形成する工程と、前記凹部の表面に遮蔽部を形成する工程と、前記遮蔽部の表面に導電部を形成する工程と、前記導電部が形成された前記基板の前記第１の面と対向する第２の面側から前記基板を研磨する工程と、を少なくとも有する構成とした。
【００１５】
また、複数の半導体チップのうち少なくとも一つの半導体チップに凹部を形成する工程と、前記凹部の表面に遮蔽部を形成する工程と、前記遮蔽部の表面に導電部を形成する工程と、前記導電部が形成された前記半導体チップの前記第１の面と対向する第２の面側から前記半導体チップを研磨し、貫通穴とする工程と、他の半導体チップに突起電極を形成する工程と、前記貫通穴が形成されてなる少なくとも一つの前記半導体チップの両面に、前記突起電極を有する前記他の半導体チップを積層し、前記突起電極を、前記貫通穴に挿入して、電気的に導通させる工程と、を少なくとも有する構成とした。
【００１６】
また、前記導電部を有する半導体チップには、遮蔽部を前記導電部の外周側に設ける構成とした。これにより、導電部を有する半導体チップと導電部との電気的絶縁を遮蔽部にて確保させることができる。このため、前記半導体チップ内部への漏電を防止させることができる。
【００１７】
また、前記凹部をレーザ光により形成することができる。レーザ光は貫通力において優れている。このためレーザー光を照射させることにより、前記穴の形成を短時間に行うことができる。これにより、厚い層の半導体チップにおいても貫通孔を容易に形成させることができるため、前記穴を研削して貫通孔とする工程を不要とすることができる。
【００１８】
また、前記凹部をドライエッチングにより形成することができる。これにより、貫通孔の形状を高い精度にて形成させることができる。
【００１９】
前記凹部をレーザ光とウエットエッチングにより形成することができる。
【００２０】
また、前記遮蔽部は、Ｐ型原子をドーピングすることにより形成する構成とした。これにより、熱拡散において開発されていた技術を利用することができ、遮蔽部を形成する処理速度を大きくすることができる。Ｐ型原子としては、ホウ素またはインジウムを好ましく用いることができる。また、遮蔽部は導電機能を有することもできる。すなわち、半導体チップに用いるウェハの極性とは異なるイオンをドープすることにより、リークを防止した遮蔽部で且つ遮蔽部自体は導電機能を有することができるようになる。
【００２１】
また、前記前記導電部をメッキ法により形成することができる。これにより導電部の形成を容易に行うことができる。導電部のメッキは、金、銀もしくは銅により行うことが好ましい。
【００２２】
【発明の実施の形態】
本発明の実施形態を添付した図面に従って詳細に説明する。図１は本実施形態における半導体装置２０の作成工程を示す説明図である。本実施形態においては、図１（ａ）に示すように３つの半導体チップを積層配置させる場合について説明する。
【００２３】
まず、本実施形態においては、図１（ａ）に示すように３つの半導体チップを積層することによって半導体装置が形成されている。すなわち、最上部に位置する半導体チップ２２（以下、「上チップ２２」という）、中央に位置する半導体チップ２４（以下、「中チップ２４」という）、最下部に位置する半導体チップ２６（以下、「下チップ２６」という）により半導体装置２０が形成されている。本実施形態においては、中チップ２４が貫通孔３２を有する第1の半導体チップとなり、上チップ２２と下チップ２６とが第２の半導体チップとなっている。
【００２４】
図１（ｂ）に示すように、上チップ２２と下チップ２６にはそれぞれバンプ２８、３０が形成されている。前記バンプ２８、３０は中チップ２４に対向する面に形成されている。そして、バンプ２８，３０は、上チップ２２と下チップ２６に形成された電極パターンに接続するように形成されている。
【００２５】
また、中チップ２４には、図１（ｂ）に示すように厚さ方向に貫通する貫通孔３２を設けている。前記貫通孔３２の内壁面には、上チップ２２、下チップ２６との電気的な導通をとるための導電部３６が形成されている。本実施形態においては、前記導電部３６は金属メッキにより形成している。
【００２６】
本実施形態においては、中チップ２４と前記導電部３６との間に遮蔽部３４が形成されている。遮蔽部３４は中チップ２４にイオンドープすることにより形成され、中チップ２４内への電流のリークを防止している。本実施形態では、中チップ２４としてＮ型の半導体チップを用いているため、Ｐ型のイオンをドープすることにより遮蔽部３４が形成される、なお、詳細な製造方法については別途説明する。
【００２７】
このように形成されている各半導体チップ２２、２４、２６を図１（ｂ）に示すように積層する。すなわち、上チップ２２に形成されているバンプ２８は導電部３６と電気的に接続する。一方、下チップ２６に形成されているバンプ３０は導電部３６と電気的に接続する。従って、各半導体チップ同士（上チップ２２と下チップ２６）が中チップ２４を介して電気的に接続されることになる。各半導体チップが電気的に導通し、積層して図１（ｃ）に示すような構成となる。なお、これらの半導体チップ２２，２４，２６は図示しない半田ボールを有したフレキシブル基板に配置されて実装される。
【００２８】
次に、本実施形態における第1の半導体チップ（中チップ２４）の作成方法について図２を用いて説明する。図２は、本実施形態における中チップ２４の作成手順を示す説明図である。
【００２９】
まず、図２（ａ）に示すように、中チップ２４を形成させる半導体基板に凹部３１を形成する。凹部３１はレーザー加工により加工され、所定の深さの凹部が形成される。この深さは、後述する図２（ｃ）の工程にて基板の背面から基板全体をカットする際、凹部３１が貫通することを考慮して深さが設定される。また、基板を背面よりカットしたときに割れ、撓みなどが生じるため、このような問題を考慮して基板に形成される凹部３１の深さ（もしくは中チップ２４をカットしたときの厚み）を設定している。なお、凹部３１（貫通孔３２）の形成場所としては、上下の半導体チップ２２，２６の導通をさせる配線に近接する箇所が好ましい。
【００３０】
本実施形態においては半導体基板（中チップ２４）に凹部（穴部）３１を形成する工程をレーザにより加工する方法を説明したが、これ以外にもドライエッチングによる加工方法、レーザ加工により所定の深さに凹部を形成する第１段階とウエットエッチングにより凹部をさらに加工する第２段階とを組み合わせて加工する加工方法、がある。いずれの加工方法も用いることができ、半導体基板の特性、厚さにより各加工方法を適宜選択して用いることができる。ドライエッチングにおいては、半導体基板（中チップ２４）表面に対して垂直な貫通孔３２を形成することができるため、貫通孔３２の占有面積を減らすことができるとともに、嵌合が容易であるという利点がある。また、レーザ加工した後に、ウエットエッチングでさらに加工すると、貫通孔３２の内壁面を滑らかに形成することができる利点がある。
【００３１】
次に、図２（ｂ）に示すように、半導体基板に形成した凹部３１の表面に遮蔽部３４を形成する。遮蔽部３４は所定の膜厚となるようにイオンドープすることにより、凹部３１の表面に図２（ｂ）のように形成される。本実施形態では中チップ２４とする半導体基板にＮ型の部材を用いているため、Ｐ型のイオンを用いてイオンドープし遮蔽部３４を形成する。このような遮蔽部３４を形成することにより中チップ２４内部への電流のリークを防止することができる。特に、電位を高くした場合に有効である。
【００３２】
本実施形態においては、ホウ素、またはインジウムを用いてイオンドープを行い、遮蔽部３４を形成している。遮蔽部３４の形成にあたりイオンドープする材料はこれに限られるものではなく、半導体基板の特性に対してＰ型のイオンを各種ドープすることができる。また、Ｐ型のイオンのドープ量としては、単位立方ｃｍ当たり１×１０¹⁵〜１×１０²⁰個の範囲が好ましい。
【００３３】
また、本実施形態では遮蔽部３４をイオンドープにより形成したが、遮蔽部３４の形成方法はこれに限られるものではなく、例えば凹部３１の表面に絶縁膜を形成することにより遮蔽部３４として形成させることも可能である。この場合、絶縁膜の材料としては、例えばスパッタリング、蒸着、ＣＶＤ等により形成することができるＳｉＯ２、ＳｉＮを好ましく用いることが可能である。また、本実施形態においては、Ｎ型の半導体基板（中チップ２４）を使用したため、Ｐ型イオンをドープすることにより遮蔽部３４を形成したが、Ｐ型の半導体基板を使用する場合には、Ｎ型イオンをドープすることにより遮蔽部３４を形成することになる。
【００３４】
次に、図２（ｃ）に示すように、遮蔽部３４を形成した半導体基板を薄く加工する。図示されているように半導体基板の裏面（下面）を研磨することにより、半導体基板の厚さを薄くするとともに、先の工程にて形成した凹部３１を開口して貫通孔３２として形成する工程を兼ねるものである。
【００３５】
次に、図２（ｄ）に示すように、遮蔽部３４の表面に導電部３６を形成する。導電部３６は金属メッキによって形成され、電気的導通が必要な厚みで形成されている。前記導電部３６の材質としては、メッキ法を用いる場合には金、銀、銅などを好ましく用いることができる。また、スパッタリング、蒸着、ＣＶＤ法等を用いて前記導電部３６を形成する場合には、アルミニウム、パラジウム、白金などを好ましく用いることができる。以上のようにして半導体基板から中チップ２４を形成することができる。
【００３６】
また、中チップ２４に形成される貫通孔３２は、図１に示した上チップ２２（もしくは下チップ２６）に形成されるバンプ２８（もしくはバンプ３０）の大きさに基づいて形成される。すなわち、本実施形態においては、図１のように貫通孔３２にバンプ２８，３０を挿入するような形で３つの半導体チップ２２，２４，２６を積層する場合、バンプ２８，３０の直径と貫通孔３２の直径とをほぼ同じ大きさに形成し、バンプ２８，３２と貫通孔３２の嵌合が正確になされるようにして導電経路を確保させている。
【００３７】
また、導電部３６は、図のように遮蔽部３４の表面であって、貫通孔３２内部に形成されているが、中チップ２４の上面側もしくは下面側にも形成することができる。すなわち、遮蔽部３４の上面にも形成することが可能である。このように形成することにより、図１に示したように、中チップ２４に隣接する半導体チップ（上チップ２２や下チップ２６）に形成されるバンプ２８，３０の径を貫通孔３２の径よりも大きくすることができ、この場合には中チップ２４上面に形成された導電部３６との接続が可能となる。
【００３８】
図３に本実施形態における導通経路３８を示す説明図である。上チップ２２の電極回路からバンプ２８を通して、導通経路３８に流入する。導通経路３８に流入した電流３８は、そのまま内壁に沿って導電部３６の上部から下部へと流通して、貫通孔３２下端にて接触しているバンプ３０に流入する。そして、下チップ２６のバンプ３０を通して、下チップ２６内に電流が流れるのである。上記したように、中チップ２４側には、遮蔽部３４が設けてある。このため、導電部３６を流れる電流は、中チップ２４内への流入を防止される（図３のリーク電流４０）。従って、中チップ２４に形成した回路内に漏電して悪影響を及ぼす心配はない。
【００３９】
このように本発明においては、半導体チップの積層配置を半導体チップサイズで行わせることができる。このため、実装体積や重量のコンパクト化を大幅に行わせることができる。そして本実施形態においては、３つの半導体チップを積層配置させる場合について説明したが、これに限らず複数の半導体チップを積層配置して、導通経路を確保させる場合にも好適に用いることができる。すなわち、電極部を有した第２の半導体チップ（実施形態では上チップ２２と下チップ２６）間に、貫通孔を有した第１の半導体チップ（実施形態では中チップ２４）を、複数（たとえば２つないし３つ等）配置して、第２の半導体チップ間の導通をとる構成とすることもできる。
【００４０】
また、図４には、本発明の実施の形態に係る半導体装置２０を実装した回路基板１０００を示している。回路基板１０００には、例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置２０の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００４１】
なお、半導体装置２０は、実装面積をベア半導体チップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００４２】
そして、この回路基板１０００を備える電子機器として、図５にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板１０００を備えているため、性能を向上させることができる。また、前記回路基板１０００を備える電子機器としては、これに限らず、例えば図６に示した携帯電話１３００にも好ましく用いることができる。
【００４３】
【発明の効果】
以上説明したように、本発明における半導体装置の製造方法及び半導体装置においては、半導体チップ積層配置間隔を半導体チップサイズで行わせることができる。このため、実装体積や重量のコンパクト化を大幅に行わせることができる。
【００４４】
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の製造方法を示す概略説明図である。
【図２】本発明の実施形態における第1の半導体チップの作成手順を示す説明図である。
【図３】本発明の実施形態における導通経路の説明図である。
【図４】本発明に係る半導体装置を実装した回路基板の説明図である。
【図５】本発明に係る半導体装置を備えたノート型パーソナルコンピュータの説明図である。
【図６】本発明に係る半導体装置を備えた携帯電話の説明図である。
【図７】従来におけるＭＣＰの説明図である。
【符号の説明】
１ 半導体チップ
２ インナワイヤ
３ アウタワイヤ
４ ジョイント部
５ ベース基板
６ ラック部材
７ 樹脂
２０ 半導体装置
２２ 上チップ
２４ 中チップ
２６ 下チップ
２８ バンプ
３０ バンプ
３２ 貫通孔
３４ 遮蔽部
３６ 導電部
３８ 導通経路
４０ リーク電流経路
１０００ 回路基板
１２００ パーソナルコンピュータ
１３００ 携帯電話

Claims (14)

1. 複数の半導体チップを積層した半導体装置において、
   前記複数の半導体チップは、貫通孔が形成されてなる第１の半導体チップと、突起電極を有する第２の半導体チップとからなり、
   前記第１の半導体チップに形成されてなる前記貫通孔の内壁面には導電部が形成されてなり、
   前記第２の半導体チップに形成された前記突起電極の少なくとも一部を前記貫通孔に挿入して前記第１の半導体チップの両面に前記第２の半導体チップを配置し、前記第１の半導体チップの両面に配置された前記第２の半導体チップと前記第１の半導体チップ各々を電気的に接続したことを特徴とする半導体装置。
2. 前記導電部は、前記貫通孔に形成されてなる遮蔽部の表面に形成されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体チップに形成されてなる前記導電部同士が電気的に接続するように複数の前記第１の半導体チップを積層してなることを特徴とする請求項１に記載の半導体装置。
4. 前記導電部は、アルミニウム、銅、金、パラジウム、銀、白金のいずれかからなることを特徴とする請求項１乃至３に記載の半導体装置。
5. 複数の半導体チップを積層してなる半導体装置の製造方法において、
   前記複数の半導体チップのうち少なくとも一つの半導体チップに、導電部を有する貫通穴を形成し、第１の半導体チップを得る工程と、
   前記第１の半導体チップと異なる半導体チップのうち、少なくとも二つの半導体チップに、突起電極を形成し、第２の半導体チップを得る工程と、
   前記第１の半導体チップの前記貫通穴に、前記第２の半導体チップの前記突起電極を挿入し前記第２の半導体チップを積層する第１の積層工程と、
   前記第１の積層工程において前記第２の半導体チップを積層した前記第１の半導体チップの反対の面に前記第２の半導体チップを積層する第２の積層工程とを有し、
   前記複数の半導体チップを積層し電気的に導通させることを特徴とする半導体装置の製造方法。
6. 前記複数の半導体チップの基板の、第１の面に凹部を形成する工程と、
   前記凹部の表面に遮蔽部を形成する工程と、
   前記導電部が形成された前記基板の前記第１の面と対向する第２の面側から前記基板を研磨する工程と
   前記遮蔽部の表面に導電部を形成する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記凹部をレーザ光により形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記凹部をドライエッチングにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
9. 前記凹部をレーザ光とウエットエッチングにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
10. 前記遮蔽部をイオンドーピングにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
11. 前記貫通孔にイオンドーピングを行い、導電機能を有する遮蔽部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
12. 前記導電部をメッキ法により形成することを特徴とする請求項６に記載の半導体装置の製造方法。
13. 請求項１乃至４のいずれかに記載の半導体装置を実装した回路基板。
14. 請求項１３に記載の回路基板を搭載した電子機器。

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