JP2009277895A - シリコンインターポーザ及びその製造方法 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 154
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 154
- 239000010703 silicon Substances 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000008569 process Effects 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 4
- 230000001681 protective effect Effects 0.000 claims description 44
- 238000007747 plating Methods 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 66
- 239000010949 copper Substances 0.000 description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 239000010931 gold Substances 0.000 description 12
- 229910052737 gold Inorganic materials 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical group [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2924/01006—Carbon [C]
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- H01L2924/01033—Arsenic [As]
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Abstract
【解決手段】シリコンウエハ10の素子部14が形成された表面に、貫通孔10aの平面配置に合わせて開口穴が形成された保護膜16を形成する工程と、保護膜16をマスクとして前記シリコンウエハ10をエッチングして貫通孔10aを形成する工程と、熱酸化により前記貫通孔10aの内壁面に酸化膜18を形成する工程と、前記保護膜16に前記素子部14に連通するコンタクトホール161を形成する工程と、前記シリコンウエハ10の両面に配線を形成する工程とを備え、前記配線を形成する工程において、前記コンタクトホール161に形成されるコンタクト部を介して前記素子部と電気的に接続される配線を形成することを特徴とする。
【選択図】図2
Description
すなわち、シリコン基板の両面に配線が形成され、シリコン基板を厚さ方向に貫通して設けられた貫通電極を介して、シリコン基板の両面間において前記配線が電気的に接続されたシリコンインターポーザであって、前記シリコン基板の表面に不純物の拡散層からなる素子部が形成されるとともに、該素子部の表面が保護膜によって被覆され、前記素子部が形成された面に形成された配線と前記素子部とが、前記保護膜に設けられたコンタクト部を介して電気的に接続され、前記貫通電極は、前記シリコン基板に形成された貫通孔の内壁面を被覆する熱酸化膜によりシリコン基板と電気的に絶縁して設けられていることを特徴とする。
また、前記保護膜としてSiN膜を使用したシリコンインターポーザはとくに好適に用いられる。
また、前記めっきシード層としてTiシード層を形成した後、前記保護膜に形成したコンタクトホールの位置に合わせしてレーザ光を照射し、前記Tiシード層を局所的に加熱することによってTiと前記素子部とを合金化させることによって、Tiシード層と素子部とをオーミック接合とすることができ、素子部と配線とを確実に電気的に接続することができるとともに、シリコンウエハを局所的に加熱することによって、シリコンウエハに不要な熱応力を発生させずに配線を形成することが可能となる。
また、前記保護膜を形成する工程において、前記保護膜としてSiN膜を形成することにより、保護膜がマスクとして好適に用いられるとともに、素子部の保護として好適に用いられる。
図1は、シリコンインターポーザの基材となるシリコンウエハ10の表面に、不純物の拡散層を形成して素子部を形成し、貫通電極を形成するための貫通孔をシリコンウエハ10に形成するまでの工程を示す。
図2(a)は、貫通孔10aに電気的な絶縁膜として酸化膜18を形成する工程である。本実施形態では、シリコンウエハ10を大気中で1100℃、5時間加熱して酸化膜18を形成した。酸化膜18の膜厚は0.5μm程度である。
酸化膜18はシリコンウエハ10の外部に露出している面、具体的には、貫通孔10aの内壁面と、素子部14が形成された面と反対面に形成される。酸化膜(SiO2膜)は緻密な絶縁膜として形成され、シリコンウエハ10の露出面に均一な厚さに形成される。貫通孔10aが細径であったり、貫通孔10aのアスペクト比が大きい場合であっても、確実に酸化膜18を形成することができるという利点がある。
本実施形態においては、シリコンウエハ10の素子部14が形成された面を保護膜16によって被覆したことにより、酸化膜18を形成する熱酸化工程において素子部14を熱から保護することができるという利点がある。とくに、保護膜16としてSiN層を使用した場合は、SiN層は耐熱性が高いことから、素子部14を熱から保護する作用が効果的に作用するという利点がある。
貫通電極20は、シリコンウエハ10の素子部14が形成された面と反対側の面(他方の面)に銅箔を張り、銅箔をめっき給電層とする電解銅めっきによって貫通孔10aに銅めっきを充填することによって形成することができる。別の方法としては、貫通孔10aの内壁面に無電解銅めっきによってめっきシード層を形成し、めっきシード層をめっき給電層とする電解銅めっきを施すことにより、貫通孔10aを銅めっきによって充填して形成することができる。
図2(c)は、シリコンウエハ10の保護膜16によって被覆した面に、コンタクトホールを形成する部位が開口するレジストパターン22を形成した状態を示す。レジストパターン22には、素子部14に接続する部位とシリコンの基材に接続する部位とに開口穴22a、22bを形成する。
図2(d)は、ドライエッチングにより、レジストパターン22をマスクとして保護膜16をエッチングし、保護膜16にコンタクトホール161、162を形成した状態を示す。コンタクトホール161は底面に素子部14の表面が露出するように形成する。コンタクトホール162は、底面にシリコンウエハ10の基材が露出するように形成する。
図3(a)は、シリコンウエハ10の両面にめっきシード層24を形成し、電極配置にしたがってレジストパターン26、27を形成し、めっきシード層24をめっき給電層とする電解めっきにより電極28a、28b、30a、30bを形成した状態を示す。レジストパターン26、27は、電極28a、28b、30a、30bを形成する平面配置に合わせて、めっきシード層24が底面に露出するパターンに形成する。
シリコンウエハ10の素子部14を形成した面(一方の面)には、素子部14とコンタクト部281を介して電気的に接続された電極28aと、シリコンウエハ10の基材とコンタクト部282を介して電気的に接続された電極28bが形成され、他方の面には電極30a、30bが形成される。
シリコンウエハ10の一方の面に形成された電極28aおよび電極28bと、他方の面に形成された電極30aおよび電極30bは、それぞれ貫通電極20を介して電気的に接続される。
金バンプ32a、32bを形成した後、シリコンウエハ10をシリコンインターポーザの単位領域ごとに切断し、個片のシリコンインターポーザ100を得る。
シリコン基板101の一方の面に形成された電極28aは、コンタクト部281を介して素子部14に電気的に接続し、電極28bは、コンタクト部282を介してシリコン基板101に電気的に接続する。電極28a、28bには、接続用のバンプとして金バンプ32a、32bが接合される。
なお、電極28a、28bに接続用のバンプを設けない状態でシリコンインターポーザとすることもできる。また、シリコン基板101の他方の面に設けた電極30a、30bに、あらかじめ接続用のバンプを設けてシリコンインターポーザとすることもできる。
こうして、LED34はシリコンインターポーザ100を介して実装基板40に電気的に接続された状態で実装される。電極28aには素子部14が電気的に接続され、電気回路としては、LED34の電極36a、36bと並列に素子部(ダイオード)14が配置されたものとなる。
図5は、保護膜16にコンタクトホール161、162を形成した後、シリコンウエハ10の両面に電極28a、28b、30a、30bを形成する工程における他の工程例を示す。
図5(a)は、シリコンウエハ10の両面にめっきシード層の下層としてTiシード層24aを形成した状態を示す。前述したように、このTiシード層24aは、素子部14と電極28aとの電気的接続を確実にするために設けられる。素子部14と電極28aとはオーミック接合する必要があり、Tiシード層24aはTiと素子部14とを合金化させてオーミック接合となるために設けている。Tiシード層と素子部(不純物拡散層)とを合金化させるには、500℃程度に加熱してアニール処理する必要がある。
本実施形態は、このようにシリコンウエハ10全体を加熱することを回避するため、図5(b)に示すように、シリコンウエハ10とTiシード層24aとが接触する部位、すなわち、コンタクトホール161、162を形成した部位のみを局所的にレーザ加熱してアニールする。
電極28a、28b、30a、30bを形成した後の工程は、前述した図3、4に示す工程と変わらない。
また、シリコンインターポーザに形成する素子部も、上記例のようにpn構造からなるダイオードを形成する場合に限らず、不純物拡散層を適宜構成とすることによって受光素子などを形成することも可能であり、キャパシタ構造、抵抗体構造を作り込むことも可能である。
また、シリコンインターポーザの基材の表面に形成する電極(配線)についても、シリコンインターポーザに搭載する半導体素子製品に応じて、適宜設計することができる。
前述した発明の製造工程は、不純物がドープされたシリコンインターポーザに熱酸化膜を形成したい場合にとくに有効である。また、熱酸化膜は絶縁信頼性を向上させる上で有効であるという特徴がある。
10a 貫通孔
12 レジストパターン
12a 開口穴
14 素子部
16 保護膜
16a 開口穴
18 酸化膜
20 貫通電極
22 レジストパターン
22a、22b 開口穴
24 めっきシード層
24a Tiシード層
26、27 レジストパターン
28a、28b、30a、30b 電極
32a、32b 金バンプ
36a、36b 電極
40 実装基板
42a、42b 配線
100 シリコンインターポーザ
101 シリコン基板
161、162 コンタクトホール
281、282 コンタクト部
Claims (7)
- シリコン基板の両面に配線が形成され、シリコン基板を厚さ方向に貫通して設けられた貫通電極を介して、シリコン基板の両面間において前記配線が電気的に接続されたシリコンインターポーザであって、
前記シリコン基板の表面に不純物の拡散層からなる素子部が形成されるとともに、該素子部の表面が保護膜によって被覆され、
前記素子部が形成された面に形成された配線と前記素子部とが、前記保護膜に設けられたコンタクト部を介して電気的に接続され、
前記貫通電極は、前記シリコン基板に形成された貫通孔の内壁面を被覆する熱酸化膜によりシリコン基板と電気的に絶縁して設けられていることを特徴とするシリコンインターポーザ。 - 前記保護膜は、SiN膜であることを特徴とする請求項1記載のシリコンインターポーザ。
- シリコンウエハの、不純物の拡散層からなる素子部が形成された表面に、貫通孔の平面配置に合わせて開口穴が形成された保護膜を形成する工程と、
前記保護膜をマスクとして前記シリコンウエハをエッチングし、シリコンウエハを厚さ方向に貫通する貫通孔を形成する工程と、
熱酸化により前記貫通孔の内壁面に酸化膜を形成する工程と、
前記保護膜に前記素子部に連通するコンタクトホールを形成する工程と、
前記シリコンウエハの両面に配線を形成する工程とを備え、
前記配線を形成する工程において、前記コンタクトホールに形成されるコンタクト部を介して前記素子部と電気的に接続される配線を形成することを特徴とするシリコンインターポーザの製造方法。 - 前記保護膜にコンタクトホールを形成する工程においては、前記素子部に連通するコンタクトホールと、前記シリコンウエハに連通するコンタクトホールとを形成し、
前記配線を形成する工程においては、前記各々のコンタクトホールに形成されるコンタクト部を介して、前記素子部と電気的に接続される配線、および前記シリコンウエハと電気的に接続される配線を形成することを特徴とする請求項3記載のシリコンインターポーザの製造方法。 - 前記シリコンウエハの両面に配線を形成する工程においては、
前記保護膜を形成した面に、めっきシード層を形成する工程と、
前記配線の平面配置にしたがってレジストパターンを形成する工程と、
前記めっきシード層をめっき給電層とする電解めっきにより前記配線となる導体部を形成する工程とを備え、
前記めっきシード層を形成する工程においては、めっきシード層を前記素子部に接触するTiシード層と、該Tiシード層に積層されるCuシード層の2層に形成することを特徴とする請求項3または4記載のシリコンインターポーザの製造方法。 - 前記めっきシード層としてTiシード層を形成した後、
前記保護膜に形成したコンタクトホールの位置に合わせしてレーザ光を照射し、前記Tiシード層を局所的に加熱することによってTiと前記素子部とを合金化させることを特徴とする請求項5記載のシリコンインターポーザの製造方法。 - 前記保護膜を形成する工程において、前記保護膜としてSiN膜を形成することを特徴とする請求項3〜6のいずれか一項記載のシリコンインターポーザの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008127918A JP5343245B2 (ja) | 2008-05-15 | 2008-05-15 | シリコンインターポーザの製造方法 |
US12/465,898 US8026610B2 (en) | 2008-05-15 | 2009-05-14 | Silicon interposer and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008127918A JP5343245B2 (ja) | 2008-05-15 | 2008-05-15 | シリコンインターポーザの製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009277895A true JP2009277895A (ja) | 2009-11-26 |
JP2009277895A5 JP2009277895A5 (ja) | 2011-03-24 |
JP5343245B2 JP5343245B2 (ja) | 2013-11-13 |
Family
ID=41315404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008127918A Expired - Fee Related JP5343245B2 (ja) | 2008-05-15 | 2008-05-15 | シリコンインターポーザの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8026610B2 (ja) |
JP (1) | JP5343245B2 (ja) |
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US12107194B2 (en) | 2018-12-27 | 2024-10-01 | Wavelord Co., Ltd. | Semiconductor light-emitting device |
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Also Published As
Publication number | Publication date |
---|---|
US8026610B2 (en) | 2011-09-27 |
JP5343245B2 (ja) | 2013-11-13 |
US20090283914A1 (en) | 2009-11-19 |
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