KR20160009692A - 적층 다이 조립체용 인터포저에서의 전하 손상 보호 - Google Patents

적층 다이 조립체용 인터포저에서의 전하 손상 보호 Download PDF

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Abstract

일반적으로 인터포저(600, 700, 800)에 관한 장치가 개시된다. 이러한 장치에서, 인터포저(600, 700, 800)는 복수의 전도체들(208, 451-459, 603-606) 및 복수의 전하 유인 구조체들(610, 620, 710, 720, 810, 820)을 갖는다. 복수의 전하 유인 구조체들(610, 620, 710, 720, 810, 820)은 적층 다이(200)를 제공하기 위해 인터포저(600, 700, 800)에 결합될 적어도 하나의 집적 회로 다이(202)를 보호하게 된다. 복수의 전도체들(208, 451-459, 603-606)은 복수의 기판-관통 비아들(208)을 포함한다.

Description

적층 다이 조립체용 인터포저에서의 전하 손상 보호{CHARGE DAMAGE PROTECTION ON AN INTERPOSER FOR A STACKED DIE ASSEMBLY}
다음의 설명은 집적 회로 디바이스("IC들")에 관한 것이다. 특히, 다음의 설명은 IC의 적층 다이 조립체를 위한 전하 손상 보호를 갖는 인터포저에 관한 것이다.
집적 회로들은 시간이 지남에 따라 더욱 밀도 있게 되어 왔다. 즉, 더욱 많은 로직 특성들이 주어진 크기의 IC에서 구현되어 왔다. 불행하게도, 단일 다이 IC상에 모든 컴포넌트들을 구비하는 것은 문제가 되어 왔다. 다행스럽게도, 다수의 다이들이 적층 다이 IC("적층 다이")를 제공하도록 적층될 수 있다. 이러한 적층 다이는 유사한 단일 다이 IC를 형성하고자 하는 것에 비해 여러 가지 이점들 중에서도 특히, 낮은 전력 소비, 낮은 누설 전류, 높은 성능 및/ 또는 더 작은 IC 크기를 허용할 수 있다. 그러나, 하나 이상의 집적 회로 다이를, 적층 다이를 형성하기 위해 인터포저에 부착함으로써, 단일 다이 IC의 형성에는 존재하지 않는 이러한 하나 이상의 집적 회로 다이에 연관된 손상의 위험들이 존재한다. 이들 손상의 위험들은 적층 다이들의 수율 및/또는 신뢰성을 감소시킬 수 있다.
따라서, 적층 다이의 수율 및/또는 신뢰성을 높이기 위해 그러한 손상의 위험들중 하나 이상을 완화하는 것이 바람직하고 유용하다.
장치는 일반적으로 디바이스 인터포저에 관한 것이다. 그러한 디바이스에 있어서, 상기 인터포저는 복수의 전도체 및 복수의 전하 유인 구조체를 갖는다. 복수의 전하 유인 구조체들은 적층 다이를 제공하기 위해 인터포저에 결합되도록 적어도 하나의 집적 회로 다이를 보호하는 것이다. 상기 복수의 전도체들은 복수의 기판 관통 비아들을 포함한다.
방법은 일반적으로 인터포저의 형성에 관한 것이다. 이러한 방법에서, 인터 포저용 기판이 얻어진다. 복수의 기판 관통 비아들 및 복수의 전하 유인 구조체들이 기판에 형성된다. 상기 복수의 기판 관통 비아의 부분이 전하 유인 구조체에 상기 복수의 기판 관통 비아로부터 상기 복수의 전하 유인 구조체들로의 복수의 하전 입자의 전도를 위해 상기 복수의 전하 유인 구조체들에 결합된다.
다른 실시 예들이 하기의 상세한 설명 및 특허 청구의 범위를 고려함으로써 인지될 것이다.
첨부 도면들은 예시적인 장치(들) 및/또는 방법(들)을 나타낸다. 그러나, 첨부 도면들은 특허 청구의 범위를 제한하는 것으로 간주 되어서는 아니되며, 단지 설명과 이해를 위한 것이다.
도 1은 예시적인 원주형의 필드 프로그램가능 게이트 어레이("FPGA") 구조체를 도시하는 간략화된 블록도이다.
도 2a 내지 2c은 웨이퍼 스케일 또는 칩 스케일 제조 조립체를 이용하여 측단면도로부터 적층 다이의 형성을 위한 예시적인 공정 흐름을 각각 도시하는 블록도이다.
도 3a 및 3b는 각각 평면도 및 저면도로서 예시적인 인터포저 웨이퍼를 각각 도시하는 블록도이다.
도 4a는 도 2a 내지 도 2c의 적층 다이의 단면도의 예시적인 부분을 도시하는 블록도이다.
도 4b는 도 3의 인터포저 웨이퍼 일 수 있는 인터포저의 단면도의 예시적인 부분을 도시하는 블록도이다.
도 5는 도 2a 내지 도 2c의 조립체의 인-시츄 프로세스 홀딩을 위한 예시적인 툴 스테이지 또는 웨이퍼 홀딩 척의 측 단면도를 도시하는 블록도이다.
도 6 내지 8은 각각의 예시적인 인터포저들 또는 이의 부분들의 단면도를 도시하는 블록도이다.
도 9 내지 11은 도 6 내지 8의 인터포저들의 형성에 대응하는 예시적인 프로세스 흐름을 도시하는 각각의 흐름도이다
도 12는 다른 예시적인 인터포저 또는 이의 부분의 측단면도를 도시한 블록도이다.
도 13은 도 12의 인터포저의 예시적인 회로를 도시하는 블록/회로도이다.
다음의 설명에서, 다수의 특정 세부 사항이 본 명세서에 기재된 특정 실시 예에 대한 보다 상세한 설명을 제공하기 위해 제시된다. 그러나, 이들 예들 중 하나 이상의 다른 예들 및/또는 변형들이 하기에 주어진 모든 특정 세부 사항 없이도 실시 될 수 있음이 당업자에게 명백할 것이다. 다른 경우들에서, 여기에 제시된 실시 예들에 대한 설명을 모호하게 하지 않도록 하기 위해 잘 알려진 특징들은 상세하게 설명하지 않는다. 설명의 편의를 위해, 여러 블록도들에서 동일한 참조 부호들이 동일한 구성요소들을 참조하도록 사용되지만, 그러나 대안적인 실시 예들에서 상기 구성요소들은 다를 수 있다.
여러 도면들에서, 예시적으로 도시된 예들을 설명하기 전에 이해를 도모하기 위해 일반적인 소개가 제공된다.
최근에, 다수의 다이들이 적층 다이를 형성하도록 패키징되어 왔으며, 그러한 적층 다이는 하나 이상의 집적 회로 다이들이 결합되는 인터포저 다이("인터포저")를 포함한다. 이러한 인터포저를 비용 효율적인 방식으로 제작하기 위해 이러한 인터포저는 패시브 다이로서 만들어져왔다. 일반적으로, 패시브 다이는 어떤 액티브 디바이스도 갖지 않는 다이이다. 불행히도, 패시브 다이와 같은 그러한 인터포저는 ESD 보호 및/또는 전하 보호를 갖지 못하고 그리고/또는 안테나 규칙을 적용함으로써 설계되지 않을 수 있고, 이러한 패시브 다이에 ESD 보호를 추가하는 것은 그러한 인터포저의 형성에 상당한 비용을 추가할 수 있다. 또한, 이러한 인터포저는 예를 들어 플라즈마 방전등의 실질적인 이온 전하들뿐만 아니라 처리에서 ESD를 사용하는 프로세싱에 노출될 수 있다. 이러한 인터포저는 하전 입자를 수집 할 수 있기 때문에 집적 회로 다이에 결합할 때 방전의 소스가 될 수 있다. 베어 집적 회로 다이는 이의 모든 핀들이 그러한 방전들 중 하나 이상에 대해 보호 및/또는 충분히 보호되지 않을 수 있으며, 따라서 이러한 집적 회로 다이는 그러한 집적 회로 다이로의 인터포저 표면 전하의 그러한 방전에 의해 손상될 수 있다.
그러한 손상들을 완화하기 위해, 하나 이상의 전하 유인 구조체들을 갖는 인터포저가 하기에 설명된다. 이들 전하 유인 구조체들은 그러한 인터포저에 "적층 된" 하나 이상의 집적 회로 다이에 보호를 제공할 수 있다. 이들 전하 유인 구조체들은 트랜지스터 및 다이오드의 전통적인 의미에서 액티브 컴포넌트들이 아니며, 따라서 그러한 인터포저들은 그러한 전하 유인 구조체들을 비용 효과적인 방식으로 제조될 수 있다. 예를 들어, 그러한 전하 유인 구조체들은 큰 특징이 될 수 있으며, 따라서 이들의 제조를 위한 첨단 리소그래피를 포함하지 않을 수 있다. 또한, 이러한 전하 유인 구조체들은 이러한 인터포저들 상에 액티브 디바이스가 없기 때문에, 더 완화된 이주 제어 및 기타 프로세스 파라미터들로 형성될 수 있다. 더욱이, 열적 예산들은 액티브 회로들을 포함하지 않기 때문에 패시브 인터포저에 대해 전혀 문제가 되지 않을 수 있다.
상기 일반적인 이해를 감안함과 함께, 인터포저들 및 이들의 형성에 대한 다양한 실시 예들이 아래에 일반적으로 설명된다.
하나 이상의 전술한 실시 예들은 특정 유형의 IC를 사용하여 설명되기 때문에 그러한 IC에 대한 상세한 설명이 하기에 제공된다. 그러나, 다른 유형의 IC들이 여기에 기재된 기술들 중 하나 이상으로부터 혜택을 누릴 수 있음을 이해해야 한다.
프로그램가능 로직 디바이스들("PLD들")은 특정 로직 기능들을 수행하도록 프로그램될 수 있는 공지된 유형의 집적 회로이다. PLD의 한 유형인 필드 프로그램가능 게이트 어레이("FPGA")는 전형적으로, 프로그램가능 타일들(tiles)의 어레이를 포함한다. 이러한 프로그램 가능 타일들은 예를 들어, 입력/출력 블록들("LOB들"), 구성가능 로직 블록들("CLB들"), 전용 랜덤 액세스 메모리 블록들("BRAM들"), 배율기들, 디지털 신호 처리 블록들("DSP들"), 프로세서들, 클럭 매니저들, 지연 로크 루프들("DLL들") 등을 포함할 수 있다. 여기에서 사용되는 용어 "포함" 및 "포함하는"은 제한 없이 포함함을 의미한다.
각각의 프로그램가능 타일은 전형적으로 프로그램가능 상호 접속부 및 프로그램가능 로직 둘 다를 포함한다. 프로그램가능 상호 접속부는 전형적으로, 프로그램가능 상호 접속 포인트들("PIP들")에 의해 상호 접속된 다양한 길이의 다수의 상호 접속 라인들을 포함한다. 프로그램가능 로직은 예를 들어, 함수 발생기들, 레지스터들, 산술 로직 등을 사용하여 사용자 설계 로직을 구현한다.
프로그램 가능 상호 접속부 및 프로그램 가능 로직은 전형적으로, 프로그램 가능 요소들의 구성 방법을 정의하는 내부 구성 메모리 셀들내로 구성 데이터의 스트림을 로딩함으로써 프로그램된다. 구성 데이터는 메모리로부터 (예를 들어, 외부 PROM으로부터) 메모리로부터 판독되거나 외부 디바이스에 의해 FPGA내로 기록될 수 있다. 이후, 개별 메모리 셀들의 집합 상태들이 FPGA의 기능을 결정한다.
PLD의 또 다른 유형은 복합 프로그램가능 로직 디바이스 즉, CPLD이다. CPLD는 2개 이상의 "기능 블록"을 포함하는데, 이들은 서로 연결되고 상호 접속 스위치 메트릭스에 의해 입/출력("I/O") 소스에 연결된다. CPLD의 각 기능 블록은, 프로그램가능 로직 어레이들("PLA들")과 프로그램가능 로직 어레이("PAL") 디바이스들에 사용되는 것과 유사한 2-레벨 AND/OR 구조체를 포함한다. CPLD들에서, 구성 데이터는 전형적으로 비 휘발성 메모리에서 온 칩에 저장된다. 일부 CPLD들에서, 구성 데이터는 비 휘발성 메모리에서 온 칩에 저장되고, 초기 구성(프로그래밍) 시퀀스의 일부로서 휘발성 메모리에 다운로드 된다.
이들 프로그램가능 로직 디바이스들("PLD들") 모두에 있어서, 상기 디바이스의 기능은 그 목적을 위해 디바이스에 제공되는 데이터 비트들에 의해 제어된다. 데이터 비트들은 휘발성 메모리(예를 들면, FPGA들과 일부 CPLD들에서와 같이 정적메모리 셀들), 또는 비-휘발성 메모리(예를 들어, 일부 CPLD들과 같이 플래시 메모리), 또는 일부 다른 유형의 메모리 셀에 저장될 수 있다.
다른 PLD들은 디바이스 상의 다양한 구성 요소들을 프로그램가능하게 상호 접속하는 금속 층과 같은 그러한 처리 층을 적용함으로써 프로그램된다. 이들 PLD들은 마스크 프로그램가능 디바이스로서 알려져 있다. PLD들은 또한, 예를 들어 퓨즈 또는 안티 퓨즈 기술을 사용하는 다른 방식들로 구현될 수 있다. 용어 "PLD" 및 "프로그램 가능 로직 디바이스"는 (비록 이에만 한정되는 것은 아니지만) 이들 예시적인 디바이스들 뿐만 아니라, 단지 부분적으로 프로그램가능한 포괄적인 디바이스들을 포함한다. 예를 들면, PLD의 한 유형은 하드-코딩된 트랜지스터 로직 및 상기 하드-코딩된 트랜지스터 로직을 프로그램가능하게 상호 접속하는 프로그램가능 스위치 패브릭의 조합을 포함한다.
전술한 바와 같이, 고급 FPGA들은 여러 가지 다른 유형의 프로그램가능 로직 어레이 블록들을 포함할 수 있다. 예를 들면, 도 1은 다수의 서로 다른 프로그램가능 타일들을 포함하는 FPGA 아키텍처(100)을 도시한 것이며, 상기 다수의 프로그램가능 타일들은 멀티 기가비트 트랜시버("MGT들")(101), 구성가능 로직 블록들("CLB들")(102), 랜덤 액세스 메모리 블록들("BRAM들")(103), 입력/출력 블록들("IOB들")(104), 구성 및 클럭킹 로직("CONFIG/CLOCKS")(105), 디지털 신호 처리 블록들("DSP들")(106), 특수 입력/출력 블록들("I/O")(107)(예를 들어, 구성 포트들 및 클럭 포트들), 과 그리고 디지털 클럭 매니저들, 아날로그-디지털 컨버터, 시스템 모니터링 로직들과 같은 그러한 기타 프로그램가능 로직(108)을 포함한다. 일부 FPGA들은 또한 전용 프로세서 블록들("PROC")(110)을 포함한다.
일부 FPGA들에서, 각각의 프로그램 가능 타일은 각각의 인접 타일에 있는 대응하는 상호 접속 요소들로/부터 표준화된 접속들을 갖는 프로그램 가능 상호 접속 요소("INT")(111)를 포함한다. 그러므로, 상기 프로그램 가능 상호접속 요소들은 함께, 예시된 FPGA에 대한 프로그램 가능 상호 접속 구조체를 구현한다. 프로그램 가능 상호 접속 요소(111)는 또한, 도 1의 상부에 포함된 예들로 보인 바와 같이 동일 타일 내에서 프로그램 가능 로직 요소로/로부터 접속들을 포함한다.
예를 들어, CLB(102)는 사용자 로직과 단일 프로그램 가능 상호 접속 요소 ("INT")(111)를 구현하도록 프로그램될 수 있는 구성가능 로직 요소("CLB")를 포함할 수 있다. BRAM(103)은 하나 이상의 프로그램가능 상호 접속 요소들에 추가적으로 BRAM 로직 요소("BRL")(113)를 포함할 수 있다. 전형적으로, 타일에 포함되는 상호 접속 요소들의 수는 타일의 높이에 따라 달라진다. 도시된 실시 예에서, BRAM 타일은 5개의 CLB와 동일 높이를 갖지만 다른 수(예컨대, 4개)가 또한 이용될 수 있다. DSP 타일(106)은 프로그램 가능 상호 접속 요소들의 적절한 수에 추가적으로 DSP 로직 요소("DSPL")(114)를 포함할 수 있다. IOB(104)는 예컨대, 프로그램 가능 상호 접속 요소(111)의 하나의 경우에 추가적으로 입력/출력 로직 요소("IOL")의 2개의 경우를 포함할 수 있다. 당업자에게 명확한 바와 같이, 예컨대 I/O 로직 요소 (115)에 연결되는 실제 I/O 패드들은 전형적으로, 입력/출력 로직 요소(115)의 영역에 국한되지 않는다.
도시된 실시 예에서, (도 1에 보인) 다이의 중앙 부근의 수평 영역은 구성, 클럭 및 기타 제어 로직을 위한 것이다. 이 수평 영역 또는 칼럼으로부터 연장되는 수직 칼럼(109)은 FPGA의 아래에 걸쳐 클럭 및 구성 신호들을 분포시키는데 이용된다.
도 1에 도시한 아키텍춰를 이용하는 일부 FPGA는 FPGA의 대부분을 구성하는 정규적인 원형 구조체를 방해하는 추가적인 로직 블록들을 포함한다. 이 추가적인 로직 블록들은 프로그램 가능 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 프로세서 블록(110)은 CLB들 및 BRAM들의 여러 개의 칼럼들에 걸쳐 있을 수 있다.
주목할 사항으로서, 도 1은 단지 예시적인 FPGA 아키텍춰를 도시하고자 한 것이다. 예를 들어, 로우(row)에서의 로직 블록의 수, 로우들의 상대적인 폭, 로우들의 수 및 순서, 로우에 포함된 로직 블록들의 유형, 로직 블록들의 상대적인 사이즈 및 도 1의 상부에 포함된 상호 접속/로직 구현들은 순전히 예시적인 것이다. 예를 들어, 실제 FPGA에서, CLB들의 1개 이상의 인접 로우는 전형적으로, 사용자 로직의 효과적인 구현을 용이하게 하기 위해 CLB들이 나타나는 곳마다 포함되지만, 인접 CLB의 로우의 수는 FPGA의 전체 크기에 따라 변화한다.
비록 다음의 설명은 FPGA 또는 기타 SoC를 제공하도록 적층 다이의 측면에서 제시되지만, 다음의 설명은 FPGA들, SoC들 또는 적층 다이의 임의의 특정 유형으로만 한정되지 않는다. 오히려, 다음의 설명은 다음의 설명으로부터 명백해지는 이유들로 인터포저를 갖는 그 어떤 적층 다이에도 적용된다.
도 2a 내지 2c은 웨이퍼 스케일 또는 칩 스케일 제조 조립체("조립체")(250)를 이용하여 측단면도로부터 다중 다이 또는 적층 다이 IC ("적층 다이")(200)의 형성을 위한 예시적인 공정 흐름을 도시하는 각각의 블록도이다. 도 2a에서, 조립체(250)는 하나 이상의 집적 회로 다이들(202)이 부착된 캐리어(201)를 갖는다. 집적 회로 다이(202)는 복수의 마이크로 범프(204)를 통해 인터포저(203)에 결합 될 수 있다. 집적 회로 다이(202)는 FPGA 다이, 전원 다이, 메모리 다이, 광 인터페이스 다이 및/또는 그래픽 프로세서 다이 중 하나 이상을 포함하거나 혹은 임의의 다른 유형(들)의 집적 회로 다이를 포함할 수 있다. 하나 이상의 그러한 직접 회로 다이(202)는 추가적으로 상세하게 후술하는 바와 같이 인터포저(203)로부터 표면 전하 방전으로 인한 손상에 취약할 수 있다.
추가적으로 상세하게 후술하는 바와 같이 인터포저(203)는 여전히 인터포저 웨이퍼의 일부분 일 수 있다. 즉, 인터포저 웨이퍼는 이 시점에서 다이싱되거나 되지 않았을 수도 있다. 이것은 일반적으로 칩-온-웨이퍼 즉, CoW 흐름이라 칭해진다. 선택에 따라서는, 인터포저(203)는 이 시점에서 인터포저 웨이퍼로부터 다이싱되었을 수 있으며, 그 후 하나 이상의 집적 회로 다이가 부착되었을 수 있다. 이것은 일반적으로 칩-온-칩 즉, CoC 흐름이라 칭해진다. 이러한 흐름들 중 어느 하나에서 언더필이 집적 회로 다이들 사이에 주입될 수 있고, 몰드 화합물이 집적 회로 다이(202)들을 서로 효과적으로 바인딩하는데 사용될 수 있다. 그러나, 그러한 언더필 및 몰드 화합물은 명확성 및 비 제한의 목적으로 여기에 예시적으로 도시하지않는다. 또한, 명확성 및 비 제한의 목적으로, 비록 CoW 또는 CoC 흐름이 사용될 수도 있지만 CoW 흐름이 사용되는 것으로 가정한다.
인터포저(203)는 기판 관통 비아들("TSV들")(208)을 포함할 수 있다. 실리콘 기판의 경우, 때때로 TSV들은 실리콘-관통 비아로서 칭해진다. 명확성 및 비 제한 목적으로 실리콘 기판이 사용되는 것으로 가정하지만, 그러나, 다른 경우들에서 다른 유형의 물질 또는 물질의 조합이 반도체 기판으로서 사용될 수 있다. 특히, 명확성 및 비 제한 목적으로, 이러한 실리콘 기판은 저농도의 p-형("P") 도핑된 기판인 것으로 가정한다. 그러나, 다른 경우들에서, n-형 도핑된 기판이 사용될 수있지만, 그러나 n-형 기판의 사용은 다음의 설명으로부터 알 수 있는 바와 같이, 충분히 낮은 항복 전압을 제공하기 위해 도핑 구조체 및/또는 레이아웃에 영향을 미칠 수 있다.
TSV들(208)의 일부가 하나 이상의 집적 회로 다이(202)와의 전기적 통신을 위해 마이크로 범프(204)의 부분에 결합 될 수 있다. 명확성 및 비 제한 목적으로, TSV들(208)은 도 2a 내지 2c에서 마이크로 범프들(204)에 직접 결합되는 것으로 예시적으로 도시되지만, 그러나 아래에서 추가로 상세히 설명되는 바와 같이, 하나 이상의 전도체 층들 및/또는 하나 이상의 비아 전도체 층들이 하나 이상의 마이크로 범프(204)로의 이러한 결합을 위한 상호 접속을 제공하도록 인터포저(203)에 형성될 수 있다. 이들 상호 접속들은 하나 이상의 접지 버스 및 하나 이상의 전력 버스를 포함할 수 있다. 명확성 및 비 제한의 목적으로, 단일의 접지 버스 및 전력 버스가 추가적으로 상세하게 하기에 설명된다.
이 시점에서, 인터포저(203)의 저면(209)("후방 표면") 또는 인터포저 웨이퍼의 후방 표면이 예시적으로 도시된 바와 같이 위로 면하고, 인터포저(203)의 상면(211)("전방 표면") 또는 인터포저 웨이퍼의 전방 표면이 예시적으로 도시된 바와같이 아래로 면한다. 이들 라인을 따라, 도 3a 및 3b는 각각 평면도와 배면도로부터의 인터포저 웨이퍼("웨이퍼")(300)를 예시적으로 도시하는 각각의 블록도이다. 웨이퍼(300)는 복수의 인터포저들(203)을 포함할 수 있다. 도 3a에서, 웨이퍼(300)의 전방 표면(211)이 예시적으로 도시된다. 비록 후방 표면(209)의 전하 축적이 인터포저(203)를 참조로 하여 하기에 일반적으로 설명되지만, 인터포저 웨이퍼(300)에서의 전방 표면(211)의 전하 축적이 도 3a에 예시적으로 도시된 바와 같이 전방 표면(211)에서의 전하(205) 및/또는 전하(206)로 발생할 수 있다.
도 3b에서, 웨이퍼(300)의 후방 표면(209)이 예시적으로 도시된다. 인터포저 웨이퍼(300)에서의 후방 표면(209)의 전하 축적이 도 3b에 예시적으로 도시된 바와 같이 후방 표면(209)에서의 전하(205) 및/또는 전하(206)로 발생할 수 있다.
때때로 적층 실리콘 상호 접속 기법 즉, SSIT로서 칭해지는 적층 다이(200) 제조 시, 인터포저 또는 인터포저 웨이퍼는 하전 입자, 전자, 및 다른 형태의 에너지("전하")에 노출된다. 이들 전하들은 양전하 및/또는 음전하를 포함할 수 있다.
이러한 전하들은 (이들에 제한되는 것은 아니지만은) 하전 입자 또는 전자에 의 노출의 다른 가능한 소스들 중에서도 특히, 플라즈마 강화 화학 기상 퇴적("PECVD")에의 노출, 플라즈마 에칭("건식 에칭")의 플라즈마에의 노출 및/또는 처리로부터의 정전 방전을 포함하는 다수의 가능한 소스들로부터 올 수 있다.
도 2a 내지 2c, 3a 및 3b를 동시에 참조하면, 일반적으로 양전하(205) 및 음전하(206)로서 도시된 바와 같은 그러한 전하들이 인터포저의 후방 표면(209)과 전방 표면(203)을 수집할 수 있다. 마이크로 범프(204)가 이 시점에서 캡슐화 될 수 있음을 상기하면, 정전기 또는 기타 전기 방전에의 노출은 그러한 제조에서 이 시점에서 그러한 캡슐화 외부로부터 있을 수 있다. 이들 전하(205) 및/또는 (206)는 그러한 후방 표면(209)과 소스-드레인 접합부들 사이에 혹은 보다 일반적으로 하나 이상의 집적 회로 다이(202)에 형성된 트랜지스터 또는 기타 디바이스들의 p-n 접합 또는 n-p접합 ("p-n"은 달리 명시적으로 표시하지 않는 한 상호 교환적으로 p-n 또는 n-p 혹은 이들 둘 다를 지칭하는 것으로 사용된다) 사이에 전위차(207)를 초래할 수 있다.
이 시점에서, 인터포저(203)는 "패시브" 인터포저로서 지칭되는 것으로 가정한다. 종래의 집적 회로 다이에 있어서, 트랜지스터들은 금속 및 게이트 크기의 면적 비율을 제한하는 안테나 규칙에 의해 플라즈마 손상으로부터 보호될 수 있다. 또한, 종래의 집적 회로 다이는 정전기 방전("ESD") 보호 회로를 가질 수 있다. 그러나, 적층 다이에 있어서, 인터포저의 형성 비용을 줄이기 위해, 인터포저들은 오직 패시브 컴포넌트들만 가질 수 있다. 예를 들어, 패시브 인터포저는 단지 마이크로 범프들, 금속 상호 접속들, TSV들, 언더 범프 금속화("UMB"), 및 C4 볼들만을 가질 수 있다. 이들 패시브 컴포넌트들은 저항-용량("RC")지연을 줄이기 위해, 큰 폭, 길이, 및/또는 높이를 가질 수 있다. 또한, 인터포저의 고밀도 금속 레이아웃은 높은 안테나 비율을 상당히 위험하게 할 수 있다.
이에 따라, 만약 전하들(205 및/또는 206)이 집적 회로 다이(202)의 p-n 접합부들에 대한 전도성 경로를 제공받는다면, 이러한 전하들은 심각한 손상을 일으킬 수 있는바, 이러한 손상은 그 연관 디바이스가 후속적으로 조기에 고장나게 할 수 있거나 동작불능이 되게 할 수 있다. 이에 따라, 도 4a은 도 2a 내지 도 2c의 적층 다이(200)의 단면도의 예시적 일부분(400)을 도시한 블록도이다.
도 4a에서, TSV(208)는 인터포저(203)의 기판(560)(이것은 이전에 설명된 바와 같은 실리콘 P- 기판일 수 있음) 내에 형성될 수 있다. 인터포저(203)의 TSV(208)는 전도성 층에 결합될 수 있고, 여기서 TSV(208)는 구리로 형성될 수 있으며, 하나 이상의 장벽 층들(402) 및 유전체 층(401)을 가질 수 있다. 이러한 예에서, 전도성 층(451)은 TSV(208)에 결합된다. 전도성 층(451)(이것은 금속 층일 수 있음)은 예를 들어, 전도성 비아 층(454)을 통해 예를 들어, 전도성 층(452)(이것은 금속 층일 수 있음)에 결합될 수 있다. 금속 층(452)은 전도성 비아 층(455)에 결합될 수 있다. 비아 층들(454 및 455)은 모두 금속 비아 층들일 수 있다. 금속 층들(451 및 452) 및 비아 층들(454 및 455)은 모두 구리-기반 전도성 층들일 수 있다.
금속 비아 층(455)은 마이크로 범프(204)를 통해 집적 회로 다이(202)의 금속 층(411)에 결합될 수 있다. 금속 층(411)은, 비아 층들(415 및 416)과 같은 하나 이상의 금속 비아 층들을 통해, 예를 들어, 금속 층들(412 및 413)과 같은 하나 이상의 다른 금속 층들에 각각 결합될 수 있다. 비아 층(417)과 같은 또 하나의 다른 비아 층은 금속 층(413)을 금속 층(414)에 결합시키는데 사용될 수 있다. 금속 층(414)은 트랜지스터들(418)의 게이트 적층들(gate stacks), 소스 영역들, 드레인 영역들 및/또는 바디 영역들에 결합될 수 있다. 집적 회로 다이(202)의 기판(419)에는 소스 및 드레인 영역들(422)을 포함하는 복수의 p-n 접합부들(421)이 형성될 수 있다.
추가적으로, 이러한 전하는 전방 표면(211) 상에 축적될 수 있고, 따라서 하나 이상의 상부 집적 회로 다이들의 마이크로 범프 부착 전에, 인터포저 웨이퍼(300) 혹은 인터포저(203)의 테스팅 동안, (만약 테스팅 동안 적절하게 접지되지 않는다면) 인터포저(203)에는 손상이 존재할 수 있다. 이에 따라, 도 4b를 참조하면, 여기에는 또 하나의 다른 인터포저(203)(이것은 인터포저 웨이퍼(300)의 인터포저일 수 있음)의 단면도의 예시적 일부분(450)을 도시한 블록도가 제시되어 있다.
인터포저(203)의 일부분(450)은 다음과 같은 차이점들을 제외하고는 도 4a에서와 동일하다. 일부분(450)은 추가적으로 금속 층(453)을 포함하는데, 여기서 금속 층(453)은 이러한 금속 층의 양측에서 비아 층들(455 및 456)에 각각 결합된다. 비아 층(456)은 전도성 층(453)을 전도성 층(457)에 결합시킨다. 전도성 층(457)은 전방 표면(211)의 패드들(pads)(455)에 결합될 수 있다. 패드들(458)은 프로브 패드들(probe pads)일 수 있다. 전도성 층(457) 및 비아 층(456), 그리고 패드들(458)은 모두 예를 들어, 알루미늄 층들과 같은 금속-기반 층들일 수 있다. 비록 예시적으로 도시되지는 않았지만, 마이크로 범프(204)도 예를 들어, 이전에 설명된 바와 같이 마찬가지로 일부분(450)에 결합될 수 있다.
유전체 층(401)으로 인해 TSV(208)가 기판(560)으로부터 유효하게 격리되어 있고 혹은 플로팅(floating) 상태에 있기 때문에, 프로빙(probing) 혹은 다른 테스팅 동안 인터포저(203) 혹은 인터포저 웨이퍼(300)의 적절한 접지는 어려운 것으로 판명될 수 있다. 이에 따라, 전방 표면(211) 상에 전하 빌드업(charge buildup)이 존재할 수 있으며, 이러한 전하 빌드업은 손상을 일으킬 수 있는바(만약 금속 와이어들을 통해 상부 상의 트랜지스터들로 전도된다면), 즉, 가능한 것으로서, 이미 크기가 매우 작은 트랜지스터들의 좁은 폭의 접합부들에 대해 손상 혹은 신뢰성 위험을 일으킬 수 있다.
도 2a 내지 도 2c, 도 3a, 그리고 도 3b를 추가적으로 참조하면, 도 2b에서, 인터포저(203) 혹은 인터포저 웨이퍼(300)는 TSV들(208)의 저부 일부분들의 노출부(exposer)를 갖는 것으로 예시적으로 도시되어 있다. 전도성 TSV들(208)이 노출되는 경우, 전하들(205 및/또는 206)은 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들의 하나 이상의 p-n 접합부들에 대한 전도성 경로, 혹은 방전 경로를 갖는다. 다시 말하면, 이와 같은 방전 경로는 이러한 집적 회로 다이들(202)의 하나 이상의 디바이스들의 조기 고장 혹은 동작불능을 일으킬 수 있다. 한정함이 없이 예시적으로 명료한 설명을 위해, TSV들(208)이 노출된 이후 일어나는 임의의 플라즈마 노출은 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들에서의 트랜지스터들(418)을 충전시킬 수 있는바, 이것은 결과적으로 극심한 플라즈마 방전 손상이 일어나게 할 수 있다. 이러한 전하 축적은 일부 경우들에서 매우 높을 수 있고, 이에 따라 열적 "소진(burnouts)" 및 전자-이주의 결과로서 트랜지스터들에는 소스-드레인 펀치 쓰루우(source-drain punch through) 및/또는 실리사이드 손실(silicide loss)이 각각 일어나게 된다.
이에 따라, TSV들(208)은 후방 표면(209)의 전하들(205 및/또는 206)에 노출되는바, 이것은 TSV들(208)이 초기에 노출된 이후이며 TSV들(208)은 후속 프로세싱으로부터 잠재적으로 다른 전하들에 노출되게 된다. 예를 들어, TSV들(208)의 노출된 일부분들 사이에 있는 리세스들(212)은 충진될 수 있고, TSV들(208)은 덮일 수 있는바, 이것은 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들을 추가적으로 손상시킬 수 있는 전하들에 대한 노출을 수반하는 PECVD 동작 혹은 다른 동작을 통해 일어난다. 도 2c을 참조하면, 리세스들(212)을 충진하는 충진 층(fill layer)(213) 이후에는 TSV들 혹은 TSV 돌출부들(TSV protrusions)의 상부에서 예를 들어, 나이트라이드 층과 같은 절연체 층의 CMP 제거가 일어날 수 있고, 그 다음에는 UBM을 갖는 패드들(214)의 생성 및 C4 프로세스에 의한 C4 볼들(C4 ball)들(215)의 형성이 일어날 수 있다. 패드들(214) 및 볼들(215)의 형성 각각은 또한, TSV들(208)을 전하들에 노출시키는 것을 수반할 수 있는데, 이것은 또한 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들을 추가적으로 손상시킬 수 있다.
도 5는 제조 동안 조립체(250)를 홀딩(holding)하는 인-시츄 프로세스를 위한 예시적 툴 스테이지 혹은 웨이퍼 홀딩 척("척")(501)의 단면도를 도시한 블록도이다. 척(501)은 접지(504)에 결합될 수 있다. 척(501)에는 하나 이상의 스프링들, 클립들, 핀들(pins), 혹은 다른 기계적 접촉부들(mechanical contacts)(502)이 부착될 수 있거나, 또는 척(501)은 이들을 구비할 수 있다.
인터포저(203)의 전방 표면(211)은 이러한 하나 이상의 대응하는 기계적 접촉부들(502)과의 마찰 혹은 다른 기계적 접촉을 위해 하나 이상의 접지 패드들(503)을 가질 수 있다. 따라서, 이러한 접촉부들(502), 그리고 척(501)은, 본 명세서에서 이전에 설명된 바와 같은 이유로, 표면 전하들에 대한 방전 경로를 제공하기 위해 인터포저(203)를 접지(504)에 결합시킬 수 있다. 인터포저(203)의 전방 표면(211) 상의 접지 패드들(503)은 인터포저(203)의 인-시츄 접지를 위해 사용될 수 있다(즉, 일반적으로, 적층 다이(200)의 형성 동안 접지되게 됨).
접지 패드들(503)은 Vss 패드들일 수 있거나, 혹은 웨이퍼-레벨 접지를 위해 인터포저 웨이퍼(300) 상에서 Vss에 상호접속되는 "더미" 패드들일 수 있다. 이러한 외부 접지는 CoW 프로세스 흐름 동안 혹은 기판상의 CoW(CoW on Substrate)("CoWoS") 프로세스 흐름 동안 축적되는 전하들을 소산(dissipate)시키는 것을 도울 수 있다.
앞서의 설명에 유념하면, 적층 다이 조립체의 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들을 보호하기 위해서, 아래에서 추가적으로 상세히 설명되는 바와 같이, 인터포저(203) 내에 전하 유인 구조체들을 형성하여 하나 이상의 집적 회로 다이들(202)에 대한 전하 보호가 제공되게 된다. 아래에서 추가적으로 상세히 설명되는 바와 같이, 인터포저들(203)은 예를 들어, 적층 다이(200)의 집적 회로 다이들(202)의 예컨대 트랜지스터들을 보호하기 위해, 전하 보호 구조체들을 가질 수 있다.
도 6 내지 도 8은 예시적 인터포저들 혹은 그 일부분들(600 내지 800)의 각각의 단면도들을 각각 도시한 블록도들이고, 이들은 적층 다이 혹은 다이들의 적층("적층 다이")(200)의 형성을 위한 다이싱된 인터포저(203) 혹은 인터포저 웨이퍼(300)의 인터포저(203)일 수 있다. 이에 따라, 인터포저(이것은 패시브형 인터포저를 포함하지만 이러한 것으로 한정되지 않음)는 다이인 것으로 고려될 수 있다(비록 본 명세서에서는 명료한 설명을 위해 그렇게 지칭되고 있지는 않음).
인터포저들(600 내지 800) 각각은 복수의 전도체들 및 복수의 전하 유인 구조체들을 포함할 수 있다. 이러한 전하 유인 구조체들은 적층 다이(200)를 제공하기 위해 이러한 인터포저들 중 임의의 인터포저에 각각 결합될 적어도 하나의 집적 회로 다이를 보호하게 된다. 이러한 복수의 전도체들은 TSV들(208)을 포함한다.
도 6을 참조하면, 웰(well)(615)이 인터포저(600) 내에 형성되며, 혹은 더 구체적으로 인터포저(600)의 기판(560) 내에 형성된다. 웰(615)은 p-타입 웰(p-type well)("P-웰")일 수 있다. 이러한 예에서, 기판(560)은 p-타입 기판이기 때문에, P-웰(615)의 형성은 선택적인(optional) 것이다. 그러나, 한정함이 없이 예시적으로 명료한 설명을 위해, P-웰(615)이 형성된 것으로 가정될 것이다. 더욱이, 반대 극성의 기판이 사용되는 예에서, 아래에서 추가적으로 상세히 설명되는 바와 같이, N-웰(616)의 형성도 마찬가지로 선택적인 것이다.
P-웰(615) 내에는 영역(613)이 형성될 수 있다. 영역(613)은 고농도로 도핑된 n-타입 영역("N+ 영역")일 수 있다. 접촉부(609)가 이러한 접촉부로부터 N+ 영역(613)으로 전하를 전도하기 위해 형성될 수 있다. 접촉부(609)는, 접촉 저항을 감소시키기 위해 예를 들어, NiSi, CoSi, 혹은 일부 다른 금속-실리사이드(metal-silicide)와 같은 실리사이드 영역을 형성한 다음에, 예를 들어, 텅스텐(W) 혹은 다른 금속과 같은 접촉 층 혹은 금속 캡(matal cap)(611)을 퇴적시킴으로써 형성될 수 있다. 그러나, 일반적으로 단일의 층, 두 개의 층, 혹은 둘보다 많은 층의 전기적 접촉부들이 사용될 수 있다.
선택적인 P-웰(615)과, N+ 영역(613)과, 그리고 접촉부(609)가 결합되어 전하 유인 구조체(610)를 제공할 수 있다. 명료한 설명을 위해 전하 유인 구조체(610)의 단일 예만이 도 6에서 예시적으로 도시되어 있지만, 복수의 전하 유인 구조체들(610)이 기판(560)에 형성될 수 있음을 이해해야 한다. 이에 따라, 각각의 전하 유인 구조체(610), 그리고 본 명세서에서 후속적으로 설명되는 전하 유인 구조체들 각각은 기판(560)의 상부 표면(561)에 혹은 상부 표면(561) 가까이에 형성된다. 상부 표면(561)은 인터포저(600)의 후방 표면(211)에 대향한다(opposite).
접촉부(609)는 전도성 층(604)으로 형성되는 접지 버스(602)에 결합될 수 있다. 접촉부(609)는 비아 층(605)을 통해 접지 버스(602)에 결합될 수 있다. 비아 층(605)은 또한, 접지 버스(602)를 하나 이상의 TSV들(208)에 결합시킬 수 있다. 이러한 예에서, 전도성 층들(603 및 604), 그리고 비아 층들(605 및 606)은 구리-기반 층들이다. 그러나, 이것은 접촉부(609)가 접지 버스(602)에 어떻게 결합될 수 있는지에 대한 단지 예일 뿐이고, 따라서 금속 층들 및/또는 비아 층들의 다른 구성들이 사용될 수 있다.
따라서, 복수의 전하 유인 구조체들(610)은 하나 이상의 접지 버스들(602)에 결합될 수 있음과 아울러 그 연관된 하나 이상의 TSV들(208)에 결합될 수 있어, 하전 입자들을 이러한 전하 유인 구조체들로 유인할 수 있다. N+ 영역(613)이 사용되기 때문에, 이러한 하전 입자들은 일반적으로 후방 표면(209)으로부터 획득된 양 전하들(205)이 될 것이다. 따라서, 인터포저(600)의 후방 표면(209)이 예를 들어, CMP와 같은 것에 의해, TSV들(208)의 노출되는 저부 단부(bottom ends)까지 에칭 및/또는 백그라인드(back grind)될 때, 이러한 표면 상의 양 전하들은 이러한 TSV들(208)을 통해 그리고 하나 이상의 접지 버스들(602)을 통해서 하나 이상의 전하 유인 구조체들(610)로 전도될 수 있다. 이에 따라, 하전 입자들이, 하나 이상의 집적 회로 다이들(202) 내의 실리사이드들 및 p-n 접합들에 이르게 되는 거리와 비교해, 전하 유인 구조체들(610), 그리고 본 명세서에서 후속적으로 설명되는 모든 전하 유인 구조체들에 도달할 수 있는 훨씬 더 짧은 거리가 존재할 수 있다. 이러한 인터포저의 전하 유인 구조체들에 이르는 거리가 이와 같이 더 짧아지는 것뿐만 아니라 이러한 전하 유인 구조체들은 하나 이상의 상부 다이들 상의 트랜지스터들과 비교해 더 낮은 항복 전압들을 갖는다. 따라서, 전하 유인 구조체들(610)이 양 전하들(205)을 충분하게 유인할 가능성은 더 높을 수 있으며, 이에 따라 하나 이상의 집적 회로 다이들(202) 내의 목적지들에 도달하는 이러한 전하들 중 나머지가 만약 있는 경우에도 이들은 어떤 심각한 손상을 일으키기에는 불충분하게 될 수 있다.
도 6을 계속 참조하면, 웰(616)이 인터포저(600) 내에 형성되며, 혹은 더 구체적으로, 인터포저(600)의 기판(560) 내에 형성된다. 웰(616)은 n-타입 웰("N-웰")일 수 있고 P-웰(615)로부터 이격되어 있을 수 있다. N-웰(616) 내에는 영역(614)이 형성될 수 있다. 영역(614)은 고농도로 도핑된 p-타입 영역("P+ 영역")일 수 있다. 접촉부(607)가 이러한 접촉부로부터 P+ 영역(614)으로 전하를 전도하기 위해 형성될 수 있다. 접촉부(607)는, 접촉 저항을 감소시키기 위해 예를 들어, NiSi 혹은 어떤 다른 실리사이드와 같은 실리사이드 영역을 형성한 다음에, 예를 들어, W 혹은 다른 금속과 같은 금속 캡(611)을 퇴적시킴으로써 형성될 수 있다. 그러나, 일반적으로 단일의 층, 두 개의 층, 혹은 둘보다 많은 층의 전기적 접촉부가 사용될 수 있다. 접촉부(607)는 접촉부(609)와 유사하며, 차이점은 접촉부(607)가 실리사이드화 영역(612)보다 더 많은 p-타입의 실리사이드화 영역(608)을 가질 수 있다는 것인바, n-타입에 있어서는 그 반대의 경우가 성립한다.
N-웰(616)과, P+ 영역(614)과, 그리고 접촉부(607)가 결합되어 전하 유인 구조체(620)를 제공할 수 있다. 명료한 설명을 위해 전하 유인 구조체(620)의 단일 예만이 도 6에서 예시적으로 도시되어 있지만, 복수의 전하 유인 구조체들(620)이 기판(560)에 형성될 수 있음을 이해해야 한다. 다시 말하면, 각각의 전하 유인 구조체(620), 그리고 본 명세서에서 후속적으로 설명되는 전하 유인 구조체들 각각은 기판(560)의 상부 표면(561)에 혹은 상부 표면(561) 가까이에 형성된다.
접촉부(607)는 공급 버스(supply bus)(601)에 결합될 수 있는데, 이러한 공급 버스(601)는 예를 들어, 전도성 층(603)으로 형성되는 Vdd 전압 공급 버스일 수 있다. 접촉부(607)는 비아 층(605), 전도성 층(604), 및 또 하나의 다른 비아 층(606)을 통해 공급 버스(601)에 결합될 수 있다. 다시 말하면, 이것은 접촉부(607)가 공급 버스(601)에 어떻게 결합될 수 있는지에 대한 단지 예일 뿐이고, 다른 구성들이 가능하다. 비아 층들(605 및 606), 그리고 전도성 층(604)은 또한, 공급 버스(601)를 하나 이상의 TSV들(208)에 결합시킬 수 있다.
따라서, 복수의 전하 유인 구조체들(620)은 하나 이상의 공급 버스들(601)에 결합될 수 있음과 아울러 그 연관된 하나 이상의 TSV들(208)에 결합될 수 있어, 하전 입자들을 이러한 전하 유인 구조체들로 유인할 수 있다. P+ 영역(614)이 사용되기 때문에, 이러한 하전 입자들은 일반적으로 후방 표면(209)으로부터 획득된 음 전하들(negative charges)(206)이 될 것이다. 따라서, 인터포저(600)의 후방 표면(209)이 예를 들어, CMP와 같은 것에 의해, TSV들(208)의 노출되는 저부 단부들까지 에칭 및/또는 백그라인드될 때, 이러한 표면상의 음 전하들은 이러한 TSV들(208)을 통해 그리고 하나 이상의 공급 버스들(601)을 통해서 하나 이상의 전하 유인 구조체들(620)로 전도될 수 있다. 다시 말하면, 하전 입자들이, 하나 이상의 집적 회로 다이들(202) 내의 실리사이드들 및 p-n 접합들에 이르게 되는 거리와 비교해, 전하 유인 구조체들(620), 그리고 본 명세서에서 후속적으로 설명되는 모든 전하 유인 구조체들에 도달할 수 있는 훨씬 더 짧은 거리가 존재할 수 있다. 따라서, 전하 유인 구조체들(620)이 음 전하들(206)을 충분하게 유인할 가능성은 더 높을 수 있으며, 이에 따라 하나 이상의 집적 회로 다이들(202) 내의 목적지들에 도달하는 이러한 전하들 중 나머지의 것들이 만약 있는 경우에도 이들은 어떤 심각한 손상을 일으키기에는 불충분하게 된다.
전하 유인 구조체(610)의 항복 전압은 적어도 하나의 집적 회로 다이(202) 내의 소스 드레인 p-n 접합부들의 항복 전압보다 더 낮을 수 있다. 마찬가지로, 전하 유인 구조체(620)의 항복 전압도 적어도 하나의 집적 회로 다이(202) 내의 다른 소스 드레인 p-n 접합부들의 또 하나의 다른 항복 전압보다 더 낮을 수 있다. NMOS와 PMOS 간에는 차이점이 존재할 수 있는데, 예를 들어, 이들은 상이한 타입의 전하들, 즉 양 전하 및 음 전하에 대해서 각각 상이한 감응성(susceptibilities)을 갖고, 그리고 상이한 항복 전압을 갖는 트랜지스터들의 타입들이다.
그러나, 일반적으로, 전하 유인 구조체들(610 및 620)은 역방향 바이어스 다이오드들로서 고려될 수 있다. 전하 유인 구조체들(610 및 620)은 고전적 의미에서 볼 때 실제로 동작하는 다이오드들이 아닌바, 따라서 인터포저(600)는 여전히 패시브형 인터포저이다. 그러나, 하나 이상의 집적 회로 다이들 혹은 "상부 다이들"(200)의 소스-드레인 접합부들의 항복 전압보다 더 낮은 항복 전압을 갖는 예를 들어, 전하 유인 구조체들(610 및 620)과 같은 전하 유인 구조체들을 구비함으로써, 이와 같은 전하 유인 구조체들의 항복은 이러한 하나 이상의 집적 회로 다이들(202)의 그러한 소스-드레인 접합부들 이전에 일어날 수 있다. 더욱이, 이와 같은 전하 유인 구조체들(610 및 620)은 고전적인 p-n 접합 다이오드와 대조적으로 디커플링 커패시터들(decoupling capacitors)로서 동작할 수 있고, 따라서 속도에 영향을 미치지 않을 수 있는바, 즉 고주파 회로들에 추가적인 로딩을 부가하지 않을 수 있으며, Vdd 전력 공급의 안정화를 도울 수 있다. 더욱이, 전하 유인 구조체들(610 및 620)은 가역적이며, 비-파괴적이다.
도 12는 또 하나의 다른 예시적 인터포저들 혹은 그 일부분(600)의 단면도를 도시한 블록도이다. 도 12는 도 6과 유사하며, 따라서 명료한 설명을 위해 전체적으로 단지 차이점들만이 설명된다.
적층 다이(200)의 형성을 위한 다이싱된 인터포저(203) 혹은 인터포저 웨이퍼(300)의 인터포저(203)의 이러한 예에서, 인터포저(203)는 패시브형 인터포저일 수 있다.
도 12를 참조하면, 웰(615)과 함께 형성될 수 있는 웰(1215)이 인터포저(600) 내에 형성되며, 혹은 더 구체적으로, 인터포저(600)의 기판(560) 내에 형성된다. 웰(615)처럼, 웰(1215)도 P-웰일 수 있다. 이러한 예에서, 기판(560)은 p-타입 기판이기 때문에, P-웰(1215)의 형성은 선택적인 것이다. 그러나, 한정함이 없이 예시적으로 명료한 설명을 위해, P-웰(1215)이 형성된 것으로 가정될 것이다.
도 6을 계속 참조하면, 웰(616)과 함께 형성될 수 있는 웰(1216)이 인터포저(600) 내에 형성되며, 혹은 더 구체적으로, 인터포저(600)의 기판(560) 내에 형성된다. 웰(1216)은 N-웰일 수 있으며 P-웰(1215)로부터 이격되어 있을 수 있다. 이러한 예에서, TSV(208)는 웰(1215)과 웰(1216) 사이에 배치된다. 이러한 TSV(208)는 예를 들어, I/O를 위해 존재할 수 있다.
영역(614)과 함께 형성될 수 있는 영역(1214)이 P-웰(1215) 내에 형성될 수 있다. 영역(1214)은 P+ 영역일 수 있다. 접촉부(607)가 이러한 접촉부로부터 P+ 영역(1214)으로 전하를 전도하기 위해 형성될 수 있다. 접촉부(607)는 전도성 라인(1210)에 결합될 수 있다. 전도성 층(604)의 전도성 라인(1210)은 비아 층(605)으로 제공되는 비아를 통해 접촉부(607)에 결합될 수 있다. 전도성 라인(1210)은 유효하게 더미 라인일 수 있다.
영역(613)과 함께 형성될 수 있는 영역(1213)이 N-웰(1216) 내에 형성될 수 있다. 영역(1213)은 N+ 영역일 수 있다. 접촉부(609)가 이러한 접촉부로부터 N+ 영역(1213)으로 전하를 전도하기 위해 형성될 수 있다. 접촉부(609)는 비아 층(605)으로 제공되는 비아를 통해 전도성 라인(1210)에 결합될 수 있다.
P-웰(1215)과, P+ 영역(1214)과, 그리고 접촉부(607)가 결합되어 전하 소산 구조체(1211)를 제공할 수 있다. 명료한 설명을 위해 전하 소산 구조체(1211)의 단일 예만이 도 12에서 예시적으로 도시되어 있지만, 복수의 전하 소산 구조체들(1211)이 기판(560)에 형성될 수 있음을 이해해야 한다. 이에 따라, 각각의 전하 소산 구조체(1211), 그리고 본 명세서에서 설명되는 전하 유인 구조체들 각각은 기판(560)의 상부 표면(561)에 혹은 상부 표면(561) 가까이에 형성될 수 있다.
이러한 예에서, 접지 버스(602) 및 공급 버스(601)는 전도성 층(604)과 비아 층들(605 및 606)을 통해 전하 유인 구조체(620) 및 전하 유인 구조체(610)에 각각 결합된다.
따라서, 복수의 전하 소산 구조체들(1211)은 하나 이상의 더미 전도성 라인들(1210)에 결합될 수 있다. 전하 소산 구조체(1211)는 본 명세서에서 설명되는 전하 유인 구조체들을 통해 유인된 전하의 소산을 돕는데 사용될 수 있다. 이에 따라, 아래에서 추가적으로 상세히 설명되는 바와 같이, 반대 극성의 전하 소산 구조체들이 사용될 수 있다.
N-웰(1216)과, N+ 영역(1213)과, 그리고 접촉부(609)가 결합되어 전하 소산 구조체(1212)를 제공할 수 있다. 명료한 설명을 위해 전하 소산 구조체(1212)의 단일 예만이 도 12에서 예시적으로 도시되어 있지만, 복수의 전하 소산 구조체들(1212)이 기판(560)에 형성될 수 있음을 이해해야 한다. 다시 말하면, 각각의 전하 소산 구조체(1212)는 기판(560)의 상부 표면(561)에 혹은 상부 표면(561) 가까이에 형성될 수 있다.
따라서, 복수의 전하 소산 구조체들(1211 및 1212)은 하나 이상의 더미 전도성 라인들(1210)을 통해 서로 결합될 수 있다. 전하 소산 구조체들(1211 및 1212)은 전체적으로 전하 유인 구조체들(610 및 620)에 관해 본 명세서에서 설명된 바와 같이 형성될 수 있는데, 차이점은 전하 소산 구조체들(1211 및 1212) 각각이 듀얼 웰 구조체들(dual well structures)을 가질 수 있다는 것이며, 여기서 이러한 각각의 구조체들의 웰들은 동일한 극성을 갖는다. 따라서, 전하 소산 구조체들은 p-타입 듀얼 웰 구조체들 및 n-타입 듀얼 웰 구조체들을 포함할 수 있으며, 여기서 p-타입 듀얼 웰 구조체(1211)는 전도성 라인(1210)을 통해 n-타입 듀얼 웰 구조체(1212)에 결합되어, 아래에서 추가적으로 상세히 설명되는 바와 같이, 가상 접지(virtual ground)를 제공한다.
도 13은 도 12의 인터포저(203)의 예시적 회로(1300)를 도시한 블록/회로도이다. 이러한 예에서, 전하 유인 구조체들(610 및 620)은 다이오드들로서 예시적으로 도시된다. 마이크로 범프(204)는 접지 버스(602)에 결합될 수 있는바, 여기서 마이크로 범프(204)는 TSV(208)에 대한 커플링을 포함할 수 있다. 다이오드들(610)의 입력들은 접지 버스(602)에 결합될 수 있다. 다이오드들(610)의 출력들은 기판(560)을 통해 각각의 전하 소산 구조체들(1211 및 1212)에 결합될 수 있다. 이러한 예에서, 전하 소산 구조체들(1211 및 1212)은 전체적으로 노드들로서 표시되어 있다. 이러한 노드들은 가상 접지(1210), 즉 더미 전도성 라인(1210)에 결합될 수 있다. 다이오드들(620)의 입력들은 이러한 노드들에 결합될 수 있고, 다이오드들(620)의 출력들은 공급 버스(601)에 결합될 수 있다. 공급 버스(601)는 또 하나의 다른 마이크로 범프(204)에 결합될 수 있는바, 여기서 마이크로 범프(204)는 또 하나의 다른 TSV(208)에 대한 커플링을 포함할 수 있다. 따라서, 전하 유인 구조체들에 의해 유인된 전하들은 기판(560)으로부터 이러한 가상 접지(1210)로 더 쉽게 소산될 수 있다. 전하 소산 구조체들(1211 및 1212)에 관하여 전하 유인 구조체들(610 및 620)이 설명되었지만, 도 8을 참조하여 설명되는 전하 유인 구조체들이 마찬가지로 사용될 수 있다.
도 7을 참조하면, 웰(715)이 기판(560) 내에 형성된다. 다시 말하면, 이러한 예에서, 기판(560)은 p-타입이기 때문에, 웰(715)은 P-웰일 수 있다. 그러나, 또 하나의 다른 구성에서는, 반대 극성이 사용될 수 있다. 웰(715)에 대해 극성이 반대인 웰(716)이 P-웰(715)과 중첩하여 혹은 P-웰(715)에 인접하거나 적어도 근접하여 기판(560) 내에 형성된다. 맨 마지막 구성에 관해 달리 말하면, 웰(715)과 웰(716)은 일부 예들에서 약간 이격되어 있을 수 있다. 웰(615)과 웰(616)처럼, 웰(715)과 웰(716)도 이전에 설명된 바와 같은 이유로 하전 입자들의 유인을 증진시키기 위해 얇은 웰들(shallow wells)이 바람직할 수 있기 때문에 저-전력 주입(low-power implant)을 사용하여 형성될 수 있다.
유전체 층(709)이 웰(715)과 웰(716) 상에 혹은 그 위에 형성될 수 있으며, 이러한 유전체 층은 이와 같은 웰들의 경계를 넘어 연장될 수 있다. 이러한 예에서, 유전체 층(709)은 얇은 옥사이드 층이다. 이러한 얇은 옥사이드 층은 급속 열 산화 프로세스 혹은 다른 산화 프로세스에 의해 성장될 수 있다. 선택에 따라서는, 이러한 유전체 층은 퇴적될 수 있다. 얇은 유전체 층(709)을 구비함으로써 집적 회로 다이들(202) 중 하나 이상의 집적 회로 다이들의 p-n 접합부들보다 더 낮은 항복 전압이 전하 유인 구조체들(710 및 720)에 대해 획득될 수 있다. 매우 얇은 옥사이드의 항복 전압은 매우 낮을 수 있기 때문에, 이러한 얇은 옥사이드 층은 예를 들어, 플라즈마 전하 보호 퓨즈로서 유효하게 사용될 수 있다. 그러나, 이러한 얇은 옥사이드는 "퓨즈로서 끊어지면(blown)" 후속 보호를 제공하지 못한다. 따라서, 이러한 얇은 옥사이드가 "퓨즈로서 끊어지는(blown)" 경우 전력 공급에 대한 누설 경로를 차단(cut off)하기 위해, 아래에 설명되는 바와 같이, 누설 전류 블록(leakage current block)이 부가될 수 있다.
유전체 층(709) 상에 혹은 그 위에 전도성 층(707)이 형성될 수 있다. 이러한 예에서, 전도성 층(709)은 다결정성 실리콘(polycrystalline silicon)("폴리(poly)")의 퇴적에 의해 형성될 수 있다. 만약 Vdd 측에서의(즉, 전하 유인 구조체(720)에 대한) 방전으로 인해 이러한 얇은 유전체 층(709)이 퓨즈로서 파손(break)된다면, 공급 버스(601)로부터 나와서 P-웰(715)에 이르게 되는 누설 전류를 막기 위해, 나이트라이드 혹은 어떤 다른 유전체 층의 퇴적과 같은 것에 의한 실리사이드 블록 층("실리사이드 블록")(708)이 (각각의 접촉부들(722)을 제공하기 위해 실리사이드화 이전에 형성될) 캡핑 금속 층(capping metal layer)(611) 사이에서 전도성 층(707) 상에 형성될 수 있다. 이에 따라, 폴리 층(707)과 함께 Ni 혹은 Co와 같은 캡핑 금속 층(611)의 실리사이드화 동안, 아래에 실리사이드 블록(708)이 위치해 있는 폴리 층(707)의 부분은 실리사이드화되지 않을 수 있거나 혹은 매우 작은 부분이 실리사이드화될 수 있다. 예를 들어, Ni 혹은 Co 또는 다른 금속과 같은 전도성 층(611)이 퇴적 및 에칭될 수 있고, 그 다음에 예를 들어, NiSi 혹은 CoSi와 같은 실리사이드들을 형성하기 위한 어닐링이 수행될 수 있다. 폴리 층(707)의 저항은 충분한 누설 전류 차단을 제공하도록 충분히 높아야 한다. 달리 말하면, 유효하게 전도성으로 층(707)은, 전하 유인 구조체(710)의 접촉 패드(611)와 연관된 제 1 부분, 그리고 전하 유인 구조체(720)와 연관되어 있는 접촉 패드(611)와 연관된 제 2 부분으로, 실리사이드 블록(708)에 의해 분할된다. 따라서, 전도성 층들(707 및 611)은 전하 유인 구조체들(710 및 720)에 대해 각각의 접촉부들(722)을 제공하기 위해 사용될 수 있다. 그러나, 일반적으로 단일의 층, 두 개의 층, 혹은 둘보다 많은 층의 전기적 접촉부들이 사용될 수 있다.
접촉부들(722)은 전하를 유전체 층(709)을 통해 자신으로부터 전하 유인 구조체들(710 및 720)의 웰(715)과 웰(716)로 각각 전도시킬 수 있다. 따라서, P-웰(715)과, 유전체 층(709)의 일부분과, 그리고 접촉부(722)가 결합되어 전하 유인 구조체(710)를 제공한다. 명료한 설명을 위해 전하 유인 구조체(710)의 단일 예만이 예시적으로 도시되어 있지만, 인터포저(700)는 하전 입자들을 유인하기 위해 복수의 전하 유인 구조체들(710)을 포함할 수 있다. 마찬가지로, N-웰(716)과, 유전체 층(709)의 또 하나의 다른 일부분과, 그리고 또 하나의 다른 접촉부(722)가 결합되어 전하 유인 구조체(720)를 제공한다. 다시 말하면, 명료한 설명을 위해 전하 유인 구조체(720)의 단일 예만이 예시적으로 도시되어 있지만, 인터포저(700)는 하전 입자들을 유인하기 위해 복수의 전하 유인 구조체들(720)을 포함할 수 있다.
이전에 설명된 바와 같이, 접지 버스(602)는 전하 유인 구조체(710)의 금속 캡(611)에 결합될 수 있는바, 명료한 설명을 위해 반복되지는 않는다. 마찬가지로, 이전에 설명된 바와 같이, 공급 버스(601)는 전하 유인 구조체(720)의 캡핑 층(611)에 결합될 수 있는바, 명료한 설명을 위해 반복되지는 않는다. 다시 말하면, 전하 유인 구조체들(710 및 720)의 항복 전압들은, 예를 들어, NMOS 및 PMOS 트랜지스터들의 소스-드레인 접합부들과 같은, 하나 이상의 집적 회로 다이들(202)의 p-n 접합부들의 항복 전압들보다 더 낮다.
웰(715) 및 웰(716)은 효과적으로 단지 전하를 소산시키는바, 따라서 인터포저(700)는 패시브형 인터포저인 것으로 고려될 수 있다. 그러나, 이러한 구성에서, P-웰(715)은 TSV들(208)의 저부 단부들이 노출된 이후 후방 표면(209)으로부터 양 전하들(205)을 유인하고, N-웰(716)은 TSV들(208)의 저부 단부들이 노출된 이후 후방 표면(209)으로부터 음 전하들(206)을 유인한다. 따라서, 전하 유인 구조체들(710 및 720)이 하전 입자들을 충분하게 유인할 가능성은 더 높을 수 있으며, 이에 따라 하나 이상의 집적 회로 다이들(202) 내의 목적지들에 도달하는 이러한 입자들 중 나머지의 것들이 만약 있는 경우에도 이들은 어떤 심각한 손상을 일으키기에는 불충분하게 될 수 있다.
도 8을 참조하면, 웰(816)이 인터포저(600) 내에 형성되며, 혹은 더 구체적으로, 인터포저(600)의 기판(560) 내에 형성된다. 웰(816)은 n-타입 웰("N-웰")일 수 있다. 더욱이, 반대 극성의 기판이 사용되는 예에서, 그 다음에 P-웰의 형성이 사용될 수 있다.
인터포저(560) 내에는 영역(813)이 형성될 수 있다. 영역(813)은 고농도로 도핑된 n-타입 영역("N+ 영역")일 수 있다. 선택에 따라서는, N+ 영역(813)을 형성하기 위해 사용된 N+ 주입 이후에 임계 전압 조정 주입(threshold voltage adjustment implant)("Vt 주입")이 행해질 수 있다. 영역(613)에 관하여 이전에 설명된 바와 같이, 접촉부(609)가 이러한 접촉부로부터 N+ 영역(813)으로 전하를 전도하기 위해 형성될 수 있고, 따라서 명료한 설명을 위해 반복되지는 않는다. 따라서, 복수의 전하 유인 구조체들(810)은 하나 이상의 접지 버스들(602)에 결합될 수 있음과 아울러 그 연관된 하나 이상의 TSV들(208)에 결합될 수 있어, 하전 입자들을 이러한 전하 유인 구조체들로 유인할 수 있다. N+ 영역(613)이 사용되기 때문에, 이러한 하전 입자들은 일반적으로 후방 표면(209) 상에서 노출된 TSV들(208)로부터의 양 전하들(205)이 될 것이다.
도 8을 계속 참조하면, 영역(814)이 N-웰(816) 내에 형성될 수 있다. 영역(814)은 고농도로 도핑된 p-타입 영역("P+ 영역")일 수 있다. 선택에 따라서는, 이러한 영역이 제공되도록 P+ 영역(814)을 형성하기 위해 사용된 P+ 주입 이후에 Vt 주입이 행해질 수 있다. 영역(613)에 관하여 이전에 설명된 바와 같이, 접촉부(607)가 이러한 접촉부로부터 P+ 영역(814)으로 전하를 전도하기 위해 형성될 수 있고, 따라서 명료한 설명을 위해 여기서는 반복되지 않는다. 따라서, 복수의 전하 유인 구조체들(820)은 하나 이상의 공급 버스들(601)에 결합될 수 있음과 아울러 그 연관된 하나 이상의 TSV들(208)에 결합될 수 있어, 하전 입자들을 이러한 전하 유인 구조체들로 유인할 수 있다. P+ 영역(814)이 사용되기 때문에, 이러한 하전 입자들은 일반적으로 후방 표면(209) 상에서 노출된 TSV들(208)로부터의 음 전하들(206)이 될 것이다.
도 8의 전하 유인 구조체(810)의 확대도를 특히 참조하면, 영역(813)의 일부분(845)은 웰(816)로 연장되어 있고, 영역(813)의 나머지 혹은 다른 일부분(846)은 웰(816)로 연장되어 있지않다. 한정함이 없이 예시적으로 목적으로, 영역(845)은 웰(816)에 대한 실리사이드 접촉부(612)의 근접 가장자리(proximal edge)(844)로부터 웰(816)로의 충분한 거리가 될 수 있고, 이에 따라, 항복 전압은 충분히 낮아지게 된다. 달리 말하면, 영역(813)의 웰(816)로의 이러한 부분 연장을 가짐으로써 전하 유인 구조체(820)의 항복 전압은 낮아질 수 있다. 추가적으로, 동일한 실리사이드 층인 실리사이드 접촉부들(612 및 608)을 형성하기 위해 사용된 실리사이드 층은 접촉 저항을 감소시키기 때문에 항복 전압을 더 낮출 수 있다.
영역(813)의 일부분(846)과 그리고 접촉부(609)가 결합되어 하전 입자들을 유인하기 위한 전하 유인 구조체(810)를 제공하고, 그리고 웰(816)과, 영역(814)과, 영역(813)의 일부분(845)과 그리고 접촉부(607)가 결합되어 하전 입자들을 유인하기 위한 전하 유인 구조체(820)를 제공한다. 명료한 설명을 위해 전하 유인 구조체들(810 및 820)의 단일 예만이 예시적으로 도 8에서 도시되어 있지만, 복수의 전하 유인 구조체들(810 및/또는 820)이 기판(560)에 형성될 수 있음을 이해해야 한다. 다시 말하면, 전하 유인 구조체들(810 및 820) 각각은 기판(560)의 상부 표면(561)에 혹은 상부 표면(561) 가까이에 형성되어 전하들(205 및 206)이 이러한 구조체들에 도달하기 위해 이동하는 거리를 감소시킨다.
인터포저(800)의 후방 표면(209)이 예를 들어, CMP와 같은 것에 의해, TSV들(208)의 노출되는 저부 단부들까지 에칭 및/또는 백그라인드될 때, 이러한 표면 상의 하전 입자들은 이러한 TSV들(208)을 통해 그리고 하나 이상의 버스들(601 및 602)을 통해서 전하 유인 구조체들(820 및 810) 중 하나 이상의 전하 유인 구조체로 각각 전도될 수 있다. 이에 따라, 하전 입자들이, 하나 이상의 집적 회로 다이들(202) 내의 실리사이드들 및 p-n 접합들에 이르게 되는 거리와 비교해, 전하 유인 구조체들(810 및 820)에 도달할 수 있는 훨씬 더 짧은 거리가 존재할 수 있다. 더욱이, 전하 유인 구조체들(810 및 820)은 하나 이상의 집적 회로 다이들(202)에서의 트랜지스터들과 비교해 더 낮은 항복 전압들을 갖는다. 따라서, 전하 유인 구조체들(810 및 820)이 하전 입자들을 충분하게 유인할 가능성은 더 높을 수 있으며, 이에 따라 하나 이상의 집적 회로 다이들(202) 내의 목적지들에 도달하는 이러한 입자들 중 나머지의 것들이 만약 있는 경우에도 이들은 어떤 심각한 손상을 일으키기에는 불충분하게 될 수 있다.
전하 유인 구조체(810)의 항복 전압은 적어도 하나의 집적 회로 다이(202) 내의 소스 드레인 p-n 접합부들의 항복 전압보다 더 낮을 수 있다. 마찬가지로, 전하 유인 구조체(820)의 항복 전압도 적어도 하나의 집적 회로 다이(202) 내의 다른 소스-드레인 p-n 접합부들의 또 하나의 다른 항복 전압보다 더 낮을 수 있다. 다시 말하면, NMOS와 PMOS 간에는 차이점이 존재할 수 있는데, 예를 들어, 이들은 상이한 타입의 전하들, 즉 양 전하 및 음 전하에 대해서 각각 상이한 감응성을 갖고, 그리고 상이한 항복 전압을 갖는 트랜지스터들의 타입들이다. 전하 유인 구조체들(810 및 820)은 하전 입자들의 소산을 위한 것이기 때문에, 인터포저(800)는 패시브형 인터포저인 것으로 고려될 수 있다.
도 6 내지 도 8을 참조하면, 웰들 및/또는 영역들을 형성하는데 사용되는 주입들 각각은 저전압 주입들(low voltage implants)일 수 있는데, 왜냐하면 전하 유인 구조체들(610, 620, 710, 720, 810, 및 820)의 낮은 항복 전압을 촉진시키기 위해 이러한 웰들 및 영역들이 얇아질 수 있기 때문이다. 더욱이, 전하 유인 구조체들(610, 620, 710, 720, 810, 및 820)은 집적 회로 트랜지스터들과 같은 작은 구조체들이 아니다. 예를 들어, 전하 유인 구조체들(610, 620, 710, 720, 810, 및 820)은 적어도 1 미크론(micron)보다 더 클 수 있고, 적어도 2 미크론 이상의 폭을 가질 수 있다.
도 9 내지 도 11은 인터포저들(600, 700, 및 800)의 형성에 대응되는 예시적 프로세스 흐름들(900, 1000, 및 1100)을 도시한 각각의 흐름도들이다. 명료한 설명을 위해, 프로세스 흐름들(900, 1000, 및 1100) 각각은 단계(901)에서 TSV 홀(TSV hole)을 형성하는 종래의 동작으로 시작하는바, 이것은 예를 들어, TSV 홀들의 에칭, 산화에 의한 형성 혹은 그 안에 유전체 층의 퇴적을 포함할 수 있고, 여기서 그 이전의 종래의 동작들은 예시적으로 도시되지 않는다. 더욱이, 명료한 설명을 위해, 프로세스 흐름들(900, 1000, 및 1100) 각각은 단계(906)에서 TSV를 형성하는 기존의 동작으로 끝나는바, 이것은 예를 들어, 장벽 층 퇴적, 구리 도금(copper plating), 및 구리 CMP와 같은 것인데, 여기서 후속의 종래의 동작들은 예시적으로 도시되지 않는다. 단계(901) 및 단계(906)에서의 동작들은 TSV 옥사이드가 CVD 혹은 습식 산화(wet oxidation)에 의해 형성될 때 단계(906)에서 결합될 수 있다.
도 6 및 도 9를 참조하면, 단계(901)로부터, 단계(902)에서, 웰(616)의 주입을 위한 패턴의 형성, 웰(616)의 주입, 웰(615)의 주입을 위한 패턴의 선택적인 형성, 그리고 웰(615)의 선택적인 주입이 수행될 수 있다. 단계(903)에서, 영역(614)의 주입을 위한 패턴의 형성, 영역(614)의 주입, 영역(613)의 주입을 위한 패턴의 형성, 그리고 영역(613)의 주입이 수행될 수 있다. 단계(904)에서, 로컬 상호접속들(612)을 위한 패턴의 형성, 금속 층(612)의 퇴적, 그리고 영역들(613 및 614) 각각의 실리콘의 일부분으로 금속 층(612)의 실리사이드화가 수행될 수 있다. 실리사이드화는 급속 열처리(Rapid Thermal Anneal)("RTA")로 수행될 수 있다. 선택에 따라서는, 단계(905)에서, 금속 캡들(metal caps)(611)을 위한 패턴의 형성, 전도성 층(611)의 퇴적, 그리고 금속 에칭이 로컬 상호접속들을 형성하기 위해 수행될 수 있다. 단계(905)에서의 동작들은 선택적인 것인데, 왜냐하면 금속 캡들(611)은 로컬 상호접속들 혹은 접촉부들의 형성시 빠질 수 있기 때문이다. 단계(904)에서의 동작 이후에 혹은 선택에 따라서는 단계(905)에서의 동작 이후에, 단계(906)에서 종래의 프로세싱이 이어질 수 있다. 동작들(910), 즉 단계(902) 내지 단계(904) 그리고 선택에 따라서는 단계(905)에 대한 동작들은 CoWoS 프로세스 흐름(900)에 대한 것일 수 있다.
도 7 및 도 10을 참조하면, 단계(901)로부터, 단계(1002)에서, 웰(715)의 주입을 위한 패턴의 형성, 웰(715)의 주입, 웰(716)의 주입을 위한 패턴의 형성, 그리고 웰(716)의 주입이 수행될 수 있다. 단계(1003)에서, 얇은 유전체 층(709)의 퇴적 혹은 성장을 위한 패턴의 형성, 그리고 얇은 유전체 층의 퇴적 혹은 성장이 수행될 수 있다. 단계(1004)에서, 폴리 층을 위한 패턴의 형성, 그리고 폴리 층의 퇴적이 전도성 층(707)을 제공하기 위해 수행될 수 있다. 더욱이, 단계(1005)에서, 나이트라이드 혹은 다른 유전체와 같은 실리사이드 블록 층의 퇴적, 이러한 실리사이드 블록 층(708)의 패터닝, 그리고 이러한 유전체 층의 에칭이 실리사이드 블록 층(708)을 제공하기 수행될 수 있다. 단계(1005)로부터, 단계(1006)에서, 실리사이드화를 위한 Ni 혹은 Co 또는 다른 금속과 같은 금속 퇴적, 금속 에칭, 그리고 급속 열처리("RTA")와 같은 것으로 실리사이드화가 수행될 수 있다. 선택에 따라서는, 단계(1006)로부터, 단계(905)에서는, 이전에 설명된 바와 같이, 로컬 상호접속들 혹은 접촉부들을 제공하기 위해 금속 캡들(611)이 형성될 수 있다. 단계(1006)에서의 동작 이후에 혹은 선택에 따라서는 단계(905)에서의 동작 이후에, 단계(906)에서 종래의 프로세싱이 이어질 수 있다. 동작들(1010), 즉 단계(1002) 내지 단계(1006) 및 단계(905)에 대한 동작들은 CoWoS 프로세스 흐름(1000)에 대한 것일 수 있다.
도 8 및 도 11을 참조하면, 단계(901)로부터, 단계(1002)에서, 웰(816)의 주입을 위한 패턴의 형성 그리고 웰(816)의 주입이 수행될 수 있다. 단계(1102)로부터, 단계(903)에서, 영역(814)의 주입을 위한 패턴의 형성 그리고 영역(814)의 주입, 영역(813)의 주입을 위한 패턴의 형성, 그리고 영역(813)의 주입이 수행될 수 있다. 단계(904)에서, 금속 층(612)의 퇴적을 위한 패턴의 형성, 금속 층(612)의 퇴적, 그리고 영역들(813 및 814) 각각의 실리콘의 일부분으로 금속 층(612)의 실리사이드화가 수행될 수 있다. 선택에 따라서는, 단계(905)에서, 이전에 설명된 바와 같이, 금속 캡들(611)의 형성이 수행될 수 있다. 단계(905)에서의 동작들 이후에, 단계(906)에서 종래의 프로세싱이 이어질 수 있다. 동작들(1010), 즉 단계들(1102, 903, 및 904) 그리고 선택에 따라서는 단계(905)에 대한 동작들은 CoWoS 프로세스 흐름(1100)에 대한 것일 수 있다.
앞에서는 예시적인 장치(들) 및/또는 방법(들)이 설명되었지만, 본 명세서에서 설명되는 하나 이상의 실시형태들에 따른 다른 추가의 예들이 본 발명의 범위를 벗어남이 없이 고안될 수 있으며, 본 발명의 범위는 다음의 청구범위 및 그 등가범위에 의해 결정된다. 청구항에서 나열되는 단계들은 그 단계들의 어떤 순서를 암시하는 것이 아니다. 상표들은 그 각각의 소유자들의 자산이다.

Claims (15)

  1. 장치에 있어서,
    복수의 전도체들 및 복수의 전하 유인 구조체들(charge attracting structures)을 구비한 인터포저(interposer)을 포함하고,
    상기 복수의 전하 유인 구조체들은 적층 다이(stacked die)를 제공하기 위해 상기 인터포저에 결합될 적어도 하나의 집적 회로 다이를 보호하게 되며,
    상기 복수의 전도체들은 복수의 기판-관통 비아들(through-substrate vias)을 포함하는 것인, 장치.
  2. 제1항에 있어서,
    상기 인터포저의 기판에 형성되는 제 1 웰(well);
    상기 제 1 웰에 형성되는 제 1 영역; 및
    제 1 접촉부(contact)
    를 더 포함하고,
    상기 제 1 접촉부는 상기 제 1 접촉부로부터 상기 제 1 영역으로 전하를 전도하도록 형성되며,
    상기 제 1 웰, 상기 제 1 영역, 및 상기 제 1 접촉부는 조합하여 제 1 하전 입자들(charged particles)을 유인하기 위한 상기 복수의 전하 유인 구조체들 중 제 1 전하 유인 구조체를 제공하는 것인, 장치.
  3. 제2항에 있어서,
    상기 기판에 형성되는 제 2 웰;
    상기 제 2 웰에 형성되는 제 3 웰;
    상기 제 3 웰에 형성되는 제 2 영역; 및
    제 2 접촉부
    를 더 포함하고,
    상기 제 2 접촉부는 상기 제 2 접촉부로부터 상기 제 2 영역으로 전하를 전도하도록 형성되며,
    상기 제 2 웰, 상기 제 3 웰, 상기 제 2 영역, 및 상기 제 2 접촉부는 조합하여 제 2 하전 입자들을 유인하기 위한 상기 복수의 전하 유인 구조체들 중 제 2 전하 유인 구조체들을 제공하는 것인, 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제 1 전하 유인 구조체를 상기 복수의 기판-관통 비아들의 제 1 부분에 결합시키는 접지 버스(ground bus); 및
    상기 제 2 전하 유인 구조체를 상기 복수의 기판-관통 비아들의 제 2 부분에 결합시키는 공급 버스(supply bus)
    를 더 포함하는 것인, 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 적층 다이를 제공하기 위해 상기 인터포저에 결합되는 상기 적어도 하나의 집적 회로 다이를 더 포함되고,
    상기 제 1 전하 유인 구조체의 제 1 항복 전압(breakdown voltage)은 상기 적어도 하나의 집적 회로 다이에서의 제 1 p-n 접합부들(p-n junctions)의 제 2 항복 전압보다 더 낮으며,
    상기 제 2 전하 유인 구조체의 제 3 항복 전압은 상기 적어도 하나의 집적 회로 다이에서의 제 2 p-n 접합부들의 제 4 항복 전압보다 낮은 것인, 장치.
  6. 제3항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 인터포저는, 상기 적층 다이의 형성 동안 상기 인터포저를 인-시츄 접지(in-situ ground)시키기 위해 상기 인터포저의 전방 표면(front side surface) 상에 접지 패드(ground pad)를 포함하고,
    상기 복수의 전하 유인 구조체들 중 상기 제 1 전하 유인 구조체 및 상기 제 2 전하 유인 구조체는 상기 인터포저의 실리콘 기판의 상부 표면 상에 배치되거나 혹은 상기 상부 표면에 근접하도록 배치되어 상기 제 1 하전 입자들 및 상기 제 2 하전 입자들을 각각 유인하며,
    상기 상부 표면은 상기 인터포저의 후방 표면(back side surface)에 대향하는(opposite) 것인, 장치.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 인터포저는 기판을 더 포함하고,
    상기 기판에는 상기 복수의 전하 유인 구조체들의 웰들이 형성되고 상기 복수의 기판-관통 비아들이 배치되고,
    상기 기판은 전하 소산 구조체들(charge dissipation structures)을 더 포함하고,
    상기 전하 소산 구조체들은 p-타입 듀얼 웰 구조체(p-type dual well structure) 및 n-타입 듀얼 웰 구조체를 포함하며,
    상기 p-타입 듀얼 웰 구조체는 전도성 라인(conductive line)을 통해 상기 n-타입 듀얼 웰 구조체에 결합되어 가상 접지(virtual ground)를 제공하는 것인, 장치.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    상기 인터포저의 기판에 형성되는 제 1 웰;
    상기 제 1 웰과 중첩(overlapping)하거나, 상기 제 1 웰에 인접하거나, 상기 제 1 웰에 적어도 근접하게, 상기 기판에 형성되는 제 2 웰 - 상기 제 2 웰은 상기 제 1 웰에 대해서 반대의 극성 타입(opposite polarity type)을 가짐 -;
    상기 제 1 웰 및 상기 제 2 웰 상에 형성되는 유전체 층;
    제 1 접촉부 - 상기 제 1 접촉부는 상기 제 1 접촉부로부터 상기 유전체 층을 통해 상기 제 1 웰로 전하를 전도하도록 형성됨 -; 및
    제 2 접촉부 - 상기 제 2 접촉부는 상기 제 2 접촉부로부터 상기 유전체 층을 통해 상기 제 2 웰로 전하를 전도하도록 형성됨 -;
    를 더 포함하고,
    상기 제 1 웰, 상기 유전체 층, 및 상기 제 1 접촉부는 조합하여 제 1 하전 입자들을 유인하기 위한 상기 복수의 전하 유인 구조체들 중 제 1 전하 유인 구조체를 제공하며,
    상기 제 2 웰, 상기 유전체 층, 및 상기 제 2 접촉부는 조합하여 제 2 하전 입자들을 유인하기 위한 상기 복수의 전하 유인 구조체들 중 제 2 전하 유인 구조체를 제공하는 것인, 장치.
  9. 제8항에 있어서,
    상기 제 1 접촉부와 상기 제 2 접촉부 사이에 형성되는 실리사이드 블록(silicide block)을 더 포함하고,
    상기 제 1 접촉부 및 상기 제 2 접촉부는 제 1 전도성 층 및 제 2 전도성 층을 갖도록 형성되고,
    상기 제 1 전도성 층은 상기 유전체 층 상에 있고,
    상기 제 2 전도성 층은 상기 제 1 전도성 층 상에 있고,
    상기 제 2 전도성 층은 서로 이격되어 있는 제 1 패드 및 제 2 패드로서 형성되며,
    상기 제 1 전도성 층은 상기 실리사이드 블록에 의해 상기 제 1 접촉 패드와 연관된 제 1 부분과 상기 제 2 접촉 패드와 연관된 제 2 부분으로 분할되는 것인, 장치.
  10. 제1항에 있어서,
    상기 인터포저의 기판에 형성되는 웰;
    상기 웰에 형성되는 제 1 영역;
    상기 기판에 형성되는 제 2 영역 - 상기 제 2 영역의 제 1 부분은 상기 웰로 연장되고, 상기 제 2 영역의 제 2 부분은 상기 웰로 연장되지 않음 -;
    제 1 접촉부 - 상기 제 1 접촉부는 상기 제 1 접촉부로부터 상기 제 1 영역으로 전하를 전도하도록 형성됨 -; 및
    제 2 접촉부 - 상기 제 2 접촉부는 상기 제 2 접촉부로부터 상기 제 2 영역으로 전하를 전도하도록 형성됨 -
    를 더 포함하고,

    상기 제 2 영역의 상기 제 2 부분과, 상기 제 2 접촉부는 조합하여 제 1 하전 입자들을 유인하기 위한 제 1 전하 유인 구조체를 제공하며,
    상기 웰과, 상기 제 1 영역, 상기 제 2 영역의 상기 제 1 부분, 및 상기 제 1 접촉부는 조합하여 제 2 하전 입자들을 유인하기 위한 제 2 전하 유인 구조체를 제공하는 것인, 장치.
  11. 제14항에 있어서,
    상기 제 1 전하 유인 구조체를 상기 복수의 전도체들의 제 1 부분에 결합시키는 접지 버스; 및
    상기 제 2 전하 유인 구조체를 상기 복수의 전도체들의 제 2 부분에 결합시키는 공급 버스
    를 더 포함하는 것인, 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 적층 다이를 제공하기 위해 상기 인터포저에 결합되는 상기 적어도 하나의 집적 회로 다이를 더 포함되고,
    상기 제 1 전하 유인 구조체의 제 1 항복 전압은 상기 적어도 하나의 집적 회로 다이에서의 제 1 p-n 접합부들의 제 2 항복 전압보다 낮으며,
    상기 제 2 전하 유인 구조체의 제 3 항복 전압은 상기 적어도 하나의 집적 회로 다이에서의 제 2 p-n 접합부들의 제 4 항복 전압보다 낮은 것인, 장치.
  13. 제12항에 있어서,
    상기 인터포저는, 상기 적층 다이의 형성 동안 상기 인터포저를 인-시츄 접지시키기 위해 상기 인터포저의 전방 표면상에 접지 패드를 포함하고,
    상기 복수의 전하 유인 구조체들 중 상기 제 1 전하 유인 구조체 및 상기 제 2 전하 유인 구조체는 상기 인터포저의 실리콘 기판의 상부 표면상에 배치되거나 혹은 상기 상부 표면에 근접하도록 배치되어 상기 제 1 하전 입자들 및 상기 제 2 하전 입자들을 각각 유인하며,
    상기 상부 표면은 상기 인터포저의 후방 표면에 대향하는 것인, 장치.
  14. 방법에 있어서.
    인터포저를 위한 기판을 획득하는 단계;
    상기 기판에 복수의 기판-관통 비아들 및 복수의 전하 유인 구조체들을 형성하는 단계; 및
    상기 복수의 기판-관통 비아들들로부터 상기 복수의 전하 유인 구조체들로 하전 입자들을 전도하도록 상기 복수의 기판-관통 비아들의 일부분을 상기 복수의 전하 유인 구조체들에 결합시키는 단계
    를 포함하는 것인, 방법.
  15. 제14항에 있어서,
    적층 다이를 제공하기 위해 적어도 하나의 집적 회로 다이를 상기 인터포저에 결합시키는 단계를 더 포함하고,
    상기 복수의 전하 유인 구조체들은 상기 적어도 하나의 집적 회로 다이의 p-n 접합부들을 보호하게 되며,
    상기 인터포저는 패시브 인터포저(passive interposer)인 것인, 방법.
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