JPS61166060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61166060A JPS61166060A JP60006423A JP642385A JPS61166060A JP S61166060 A JPS61166060 A JP S61166060A JP 60006423 A JP60006423 A JP 60006423A JP 642385 A JP642385 A JP 642385A JP S61166060 A JPS61166060 A JP S61166060A
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- JP
- Japan
- Prior art keywords
- power supply
- diffusion layer
- line
- supply lines
- junction surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 5
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体、特に半導体集積回路の電源に特徴を有
する半導体装置に関するものである。
する半導体装置に関するものである。
従来の技術
近年集積回路は増々高速化、高集積化してきた。
これに伴い電力消費も増加してきた。この大電力化に対
しては回路を０ＭＯ３化することで電力消費をおさえる
といったことが一般によく行なわれている。０ＭＯ８に
よる論理回路は、動作が停止している時にはほとんど電
流は流れないが論理が反転するごとに信号ラインの浮遊
容量に蓄えられた電荷が電源ラインに流れ、また、Ｐ
ｃｈ （チャンネル）側、 Ｎ ｃｈ側の双方のトラン
ジスタが短時間であるが両方ともＯＮすることによりパ
ルス状の電流が電源ラインを流れる。このため電源ライ
ンの電圧がパルス状に変動し、他の回路が誤動作を起こ
す原因となることがある。この電源ラインの電圧変動を
防ぐには電源ラインのインピーダンスをさげればよい。
しては回路を０ＭＯ３化することで電力消費をおさえる
といったことが一般によく行なわれている。０ＭＯ８に
よる論理回路は、動作が停止している時にはほとんど電
流は流れないが論理が反転するごとに信号ラインの浮遊
容量に蓄えられた電荷が電源ラインに流れ、また、Ｐ
ｃｈ （チャンネル）側、 Ｎ ｃｈ側の双方のトラン
ジスタが短時間であるが両方ともＯＮすることによりパ
ルス状の電流が電源ラインを流れる。このため電源ライ
ンの電圧がパルス状に変動し、他の回路が誤動作を起こ
す原因となることがある。この電源ラインの電圧変動を
防ぐには電源ラインのインピーダンスをさげればよい。
そこで、電源のラインを極力アルミ配線とし、そのアル
ミの幅を広くすることが一般によく行なわれる。
ミの幅を広くすることが一般によく行なわれる。
発明が解決しようとする問題点
しかしながら上記のような従来の構成では、あまりに電
源ラインを広くするとチップサイズの増大をまねき、ま
た、他の信号ライン、或は他の電源ラインとの交差のた
めにどうしてもポリシリコンまたは拡散層による配線が
必要となり、電源ラインの低インピーダンス化は容易な
ことではなかった０ 本発明は上記のごとき問題点にかんがみてなされたもの
であり、チップサイズを増大させることなく電源ライン
のインピーダンスを下げるようにしたものである。
源ラインを広くするとチップサイズの増大をまねき、ま
た、他の信号ライン、或は他の電源ラインとの交差のた
めにどうしてもポリシリコンまたは拡散層による配線が
必要となり、電源ラインの低インピーダンス化は容易な
ことではなかった０ 本発明は上記のごとき問題点にかんがみてなされたもの
であり、チップサイズを増大させることなく電源ライン
のインピーダンスを下げるようにしたものである。
問題点を解決するための手段
上記問題点を解決するために本発明の半導体装置は、２
本以上の信号ライン或は電源ラインの相互間を接続せず
、更にトランジスタを構成しない拡散層を有し、前記拡
散層を電源ラインに接続するようにしたものである〇 作 用 上記のように構成したことにより、接合容量が電源ライ
ン間に入るためにいわゆるパスコンの役割をし、電源ラ
インの交流インピーダンスが下る。
本以上の信号ライン或は電源ラインの相互間を接続せず
、更にトランジスタを構成しない拡散層を有し、前記拡
散層を電源ラインに接続するようにしたものである〇 作 用 上記のように構成したことにより、接合容量が電源ライ
ン間に入るためにいわゆるパスコンの役割をし、電源ラ
インの交流インピーダンスが下る。
つまり電源ラインに生じたパルス状のノイズはこの拡散
容量を流れるために電源ラインを流れないので、電源ラ
インのノイズは減少し、電源ノイズに起因する回路の誤
動作をおさえることができる。
容量を流れるために電源ラインを流れないので、電源ラ
インのノイズは減少し、電源ノイズに起因する回路の誤
動作をおさえることができる。
実施例
以下図面に基づき本発明の説明を行なう。
第１図は本発明を用いた半導体集積回路の一実施例であ
り、Ｎ型基板にて本発明を実施した場合について示しで
ある。第１図において、１は電源供給用のアルミライン
であり、ゼロ（Ｖ）即ちグランドレベルを与えるＧＮＤ
ラインである。２はＧＮＤライン１に対し高電位の電圧
を与えるｖＤＤラインである。３はＰチャンネルウェル
（以下Ｐウェルという）である。４はＮ拡散層である。
り、Ｎ型基板にて本発明を実施した場合について示しで
ある。第１図において、１は電源供給用のアルミライン
であり、ゼロ（Ｖ）即ちグランドレベルを与えるＧＮＤ
ラインである。２はＧＮＤライン１に対し高電位の電圧
を与えるｖＤＤラインである。３はＰチャンネルウェル
（以下Ｐウェルという）である。４はＮ拡散層である。
５はＰ拡散層である。６はコンタクトである。次に第１
図の動作を、第２図とともに説明する。まず第２図にお
いて、第１図と同じ機能を有するものについては同一の
番号を符しである。なお、７は酸化シリコンからなる絶
縁層、８はＮ基板であり底面にはｖＤＤの電位が与えら
れている。第１図において、ＧＮＤライン１はコンタク
ト６によりＰウェル３に接続されている。ｖＤＤライン
２はコンタクト６によｐＮ拡散層４に接続されている。
図の動作を、第２図とともに説明する。まず第２図にお
いて、第１図と同じ機能を有するものについては同一の
番号を符しである。なお、７は酸化シリコンからなる絶
縁層、８はＮ基板であり底面にはｖＤＤの電位が与えら
れている。第１図において、ＧＮＤライン１はコンタク
ト６によりＰウェル３に接続されている。ｖＤＤライン
２はコンタクト６によｐＮ拡散層４に接続されている。
このため、Ｐウェル３とＮ拡散層４により形成されるダ
イオードの接合面に逆バイアスがかかり、この接合面に
容量が発生する。また、Ｐ拡散層５はコンタクト６によ
ってＧＮＤライン１と接続されておシ、Ｎ基板８にはｖ
ＤＤの電位が与えであるので、Ｐ拡散層６とＮ基板８と
により形成されるダイオードの接合面にも逆バイアスが
かかり、この接合面にも容量が発生する。第３図は第１
図の等価回路を示したものであり、Ｒ１，Ｒ２は電源ラ
インの抵抗成分、ＣはＰウェル３とＮ拡散層４の接合容
量である。９，１ｏはｖＤＤライン、ＧＮＤラインに接
続された回路素子である。仮に回路素子９が電源ライン
に対してノイズを発生した場合を考えると、そのノイズ
は抵抗Ｒ１を介して接合容量Ｃに流れるために回路素子
１０には流れない。逆に回路素子１ｏが電源ラインに対
しノイズを発生した場合も同様にノイズ成分は接合容量
Ｃに流れるために回路素子９はその影響を受けない０ このように、接合容量Ｃによって各回路素子に対する電
源ラインのデカップリングが行なわれるため、電源ノイ
ズに起因するところの誤動作を軽減することができる。
イオードの接合面に逆バイアスがかかり、この接合面に
容量が発生する。また、Ｐ拡散層５はコンタクト６によ
ってＧＮＤライン１と接続されておシ、Ｎ基板８にはｖ
ＤＤの電位が与えであるので、Ｐ拡散層６とＮ基板８と
により形成されるダイオードの接合面にも逆バイアスが
かかり、この接合面にも容量が発生する。第３図は第１
図の等価回路を示したものであり、Ｒ１，Ｒ２は電源ラ
インの抵抗成分、ＣはＰウェル３とＮ拡散層４の接合容
量である。９，１ｏはｖＤＤライン、ＧＮＤラインに接
続された回路素子である。仮に回路素子９が電源ライン
に対してノイズを発生した場合を考えると、そのノイズ
は抵抗Ｒ１を介して接合容量Ｃに流れるために回路素子
１０には流れない。逆に回路素子１ｏが電源ラインに対
しノイズを発生した場合も同様にノイズ成分は接合容量
Ｃに流れるために回路素子９はその影響を受けない０ このように、接合容量Ｃによって各回路素子に対する電
源ラインのデカップリングが行なわれるため、電源ノイ
ズに起因するところの誤動作を軽減することができる。
第４図は、第１図におけるＰウェル３とＮ拡散層４の接
触面積が大きくなるようにして接合容量をふやすように
したものである。このように構成することにより、チッ
プ内に占める拡散層の割合を増加させることなく接合容
量を増加させることができる。
触面積が大きくなるようにして接合容量をふやすように
したものである。このように構成することにより、チッ
プ内に占める拡散層の割合を増加させることなく接合容
量を増加させることができる。
発明の効果
以上のように本発明は２本の信号ライン或は電源ライン
の相互間の接続を目的とせず、更にトランジスタを構成
することを目的としない拡散層を有し、前記拡散層を電
源ラインに接続するようにしたことにより、電源ライン
の交流インピーダンスが下がり、電源ノイズが軽減され
るため回路の誤動作をおさえることができる。また通常
電源ラインの下は単に配線用のスペースとなるか、また
は何にも使用されないことが多い。このため上記のよう
な拡散層を多数設けてもチップサイズが増大することは
ない。
の相互間の接続を目的とせず、更にトランジスタを構成
することを目的としない拡散層を有し、前記拡散層を電
源ラインに接続するようにしたことにより、電源ライン
の交流インピーダンスが下がり、電源ノイズが軽減され
るため回路の誤動作をおさえることができる。また通常
電源ラインの下は単に配線用のスペースとなるか、また
は何にも使用されないことが多い。このため上記のよう
な拡散層を多数設けてもチップサイズが増大することは
ない。
第１図は本発明の一実施例における半導体装置のパター
ン図、第２図は第１図の断面図、第３図は第１図に示す
本実施例の等価回路図、第４図は本発明における他の実
施例を示すパターン図である。 １・・・・・・ＧＮＤライン、２・・・・・・”ＤＤラ
イン、３・・・・・・Ｐチャンネルウェル、４・・・・
・・Ｎ拡散層、６・・・・・・Ｐ拡散層、６・・・・・
・コンタクト、７・・・・・・絶絶層、８・・・・・・
Ｎ基板。
ン図、第２図は第１図の断面図、第３図は第１図に示す
本実施例の等価回路図、第４図は本発明における他の実
施例を示すパターン図である。 １・・・・・・ＧＮＤライン、２・・・・・・”ＤＤラ
イン、３・・・・・・Ｐチャンネルウェル、４・・・・
・・Ｎ拡散層、６・・・・・・Ｐ拡散層、６・・・・・
・コンタクト、７・・・・・・絶絶層、８・・・・・・
Ｎ基板。
Claims (1)
- ２本以上の信号ライン或は電源ラインの相互間を接続せ
ず、更にトランジスタを構成しない拡散層を有し、前記
拡散層を電源ラインに接続したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006423A JPS61166060A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006423A JPS61166060A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166060A true JPS61166060A (ja) | 1986-07-26 |
Family
ID=11637965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006423A Pending JPS61166060A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016522575A (ja) * | 2013-05-21 | 2016-07-28 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | スタックドダイアセンブリのためのインターポーザ上の電荷損傷保護 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137243A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-01-17 JP JP60006423A patent/JPS61166060A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137243A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016522575A (ja) * | 2013-05-21 | 2016-07-28 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | スタックドダイアセンブリのためのインターポーザ上の電荷損傷保護 |
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