JPS60171758A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60171758A JPS60171758A JP59027012A JP2701284A JPS60171758A JP S60171758 A JPS60171758 A JP S60171758A JP 59027012 A JP59027012 A JP 59027012A JP 2701284 A JP2701284 A JP 2701284A JP S60171758 A JPS60171758 A JP S60171758A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 7
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、９オーブンエミツタ構成の出力トランジスタをなす
るものに利用して有効な技術に関するものである。
ば、９オーブンエミツタ構成の出力トランジスタをなす
るものに利用して有効な技術に関するものである。
例えば、オープンエミッタ構成の出力回路を含むＥＣＬ
（エミッタ・カップルド・ロジック）半導体集積回路
装置においては、素子の微細化、及びリードレス・チッ
プ・キャリア（Ｌ ＣＣ’）のようなパラゲージの低容
量化に伴い、次のような新な問題の生じることが本願発
明者の研究によって明らかにされた。すなわち、素子の
微細化に伴いトランジスタの逆耐圧が低下するとともに
、上記パッケージの低容量化（容量値Ｃ）により、運搬
中又は取扱中よるタト部端子における帯電Ｑに対してよ
り大きな電圧（Ｖ＝Ｑ／Ｃ）が外部端子に発生すること
になるため、従来問題にされなかった出力トランジスタ
の静電破壊対策が必要になることを見い出した。
（エミッタ・カップルド・ロジック）半導体集積回路
装置においては、素子の微細化、及びリードレス・チッ
プ・キャリア（Ｌ ＣＣ’）のようなパラゲージの低容
量化に伴い、次のような新な問題の生じることが本願発
明者の研究によって明らかにされた。すなわち、素子の
微細化に伴いトランジスタの逆耐圧が低下するとともに
、上記パッケージの低容量化（容量値Ｃ）により、運搬
中又は取扱中よるタト部端子における帯電Ｑに対してよ
り大きな電圧（Ｖ＝Ｑ／Ｃ）が外部端子に発生すること
になるため、従来問題にされなかった出力トランジスタ
の静電破壊対策が必要になることを見い出した。
この発明の目的は、静電破壊耐圧の向上を図った半導体
集留回路装置を提供することにある。
集留回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添ｆ］図面から明らかになるで
ある・）。
この明細書の記述および添ｆ］図面から明らかになるで
ある・）。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、オープンエミッタ構成の出力トランジスタの
エミッタにその出力レベルに影響を与えない程度の比較
的高抵抗値とされた内蔵のプルダウン抵抗を接続するこ
とによって、静電破壊耐圧の向上を達成するものである
。
エミッタにその出力レベルに影響を与えない程度の比較
的高抵抗値とされた内蔵のプルダウン抵抗を接続するこ
とによって、静電破壊耐圧の向上を達成するものである
。
〔実施例１〕
第１図には、この発明をＥＣＬ半導体集積回路における
出力回路に適用した場合の一実施例の回路図が示されて
いる。同図の各回路素子は、公知の半導体集摂回路の製
造技術によりて、特に制限されないが、単結晶シリコン
のような半導体基板上において形成される。
出力回路に適用した場合の一実施例の回路図が示されて
いる。同図の各回路素子は、公知の半導体集摂回路の製
造技術によりて、特に制限されないが、単結晶シリコン
のような半導体基板上において形成される。
差動トランジスタＱｌ、Ｑ２の共通エミッタと負側の電
源端子Ｖｅｅとの間には、定電流源Ｉが設けられる。ま
た、出力信号を形成する一方のトランジスタＱ１のコレ
クタと正の電源端子ＶＣ・Ｃとの間には、負荷抵抗Ｒ１
が設けられ、特に制限されないが、他方のトランジスタ
Ｑ２のコレクタは、直接上記電源端子Ｖｃｃに接続され
る。
源端子Ｖｅｅとの間には、定電流源Ｉが設けられる。ま
た、出力信号を形成する一方のトランジスタＱ１のコレ
クタと正の電源端子ＶＣ・Ｃとの間には、負荷抵抗Ｒ１
が設けられ、特に制限されないが、他方のトランジスタ
Ｑ２のコレクタは、直接上記電源端子Ｖｃｃに接続され
る。
上記トランジスタＱ１のコレクタは、出力トランジスタ
Ｑ３のベースに接続される。この出力トランジスタＱ３
のコレクタは、上記電源端子ＶＣＣに接続され、エミッ
タは外部端子ＯＵＴに接続される。なお、特に制限され
ないが、上記正の電源ｉｔ子Ｖｃｃには、回路の接地電
位が与えられ、負の電源端子Ｖｅｅには、−５，２Ｖ（
又は−４，５Ｖ）のような負の電源重圧が供給される。
Ｑ３のベースに接続される。この出力トランジスタＱ３
のコレクタは、上記電源端子ＶＣＣに接続され、エミッ
タは外部端子ＯＵＴに接続される。なお、特に制限され
ないが、上記正の電源ｉｔ子Ｖｃｃには、回路の接地電
位が与えられ、負の電源端子Ｖｅｅには、−５，２Ｖ（
又は−４，５Ｖ）のような負の電源重圧が供給される。
この実施例では、上記出力トランジスタＱ３の静電破壊
耐圧の向上を図るため、上記出力端子ＯＵＴと上記電源
端子Ｖａｅとの間に、プルダウン抵抗Ｒ２が設りられる
。この抵抗Ｒ２は、出力レベルに実質的な影響を及ぼさ
ないような高抵抗値（例えば、約５ＯＫΩ程度）にされ
る。これによって、通常の動作状態では抵抗Ｒ２に約０
．１ ｘｎ Ａ程度の微少電流しか流れない。したがっ
て、出力トランジスタＱ３の電流増幅率を１００程度と
すると、上記プルダウン抵抗Ｒ２を設げることによって
、そのベース電流が１ｐＡ程度しか増加しないから、信
号振幅には殆ど影響を及ぼずことはない。
耐圧の向上を図るため、上記出力端子ＯＵＴと上記電源
端子Ｖａｅとの間に、プルダウン抵抗Ｒ２が設りられる
。この抵抗Ｒ２は、出力レベルに実質的な影響を及ぼさ
ないような高抵抗値（例えば、約５ＯＫΩ程度）にされ
る。これによって、通常の動作状態では抵抗Ｒ２に約０
．１ ｘｎ Ａ程度の微少電流しか流れない。したがっ
て、出力トランジスタＱ３の電流増幅率を１００程度と
すると、上記プルダウン抵抗Ｒ２を設げることによって
、そのベース電流が１ｐＡ程度しか増加しないから、信
号振幅には殆ど影響を及ぼずことはない。
特に制限されないが、上記プルダウン抵抗Ｒ２を後述す
るように、トランジスタのベース拡散領域を利用して形
成した場合には、同図に、点線で示すような寄生ダイオ
ードＤＩが出力端子と正の電源端子Ｖｃｃとの間に設け
られる。
るように、トランジスタのベース拡散領域を利用して形
成した場合には、同図に、点線で示すような寄生ダイオ
ードＤＩが出力端子と正の電源端子Ｖｃｃとの間に設け
られる。
第２図には、上記プルダウン抵抗Ｒ２の一実施例の構造
断面図が示されている。
断面図が示されている。
すなわち、公知の絶縁物分離領域３によって囲まれた素
子形成領域４の表面に、トランジスタのベース拡１１に
と同時に形成されたＰ型拡散領域５が１１（抗Ｒ２とし
て利用される。なお、上記素子形成領域（Ｎ型エピタキ
シャル成長層）４とＰ型基板１の間には、Ｎ＋型のコレ
クタ埋め込み屓２が設けられる。また、このコレクタ埋
め込みＮ２は、オーミックコンタクト領域６を介して電
源電圧端子Ｖｃｃに接続され、回路の接地電位のような
バイアス電圧が与えられる。これによって、上記第１図
に示したようなダイオードＤ１が出力端子ＯＵ１゛と電
源端子Ｖｃｅ間に形成できる。
子形成領域４の表面に、トランジスタのベース拡１１に
と同時に形成されたＰ型拡散領域５が１１（抗Ｒ２とし
て利用される。なお、上記素子形成領域（Ｎ型エピタキ
シャル成長層）４とＰ型基板１の間には、Ｎ＋型のコレ
クタ埋め込み屓２が設けられる。また、このコレクタ埋
め込みＮ２は、オーミックコンタクト領域６を介して電
源電圧端子Ｖｃｃに接続され、回路の接地電位のような
バイアス電圧が与えられる。これによって、上記第１図
に示したようなダイオードＤ１が出力端子ＯＵ１゛と電
源端子Ｖｃｅ間に形成できる。
この実施例においては、出力端子ＯＵＴに負の静電気が
発生した場合、抵抗Ｒ２を介してその放電電流−１が流
れること、及び正の静電気が発生した場合にも、抵抗Ｒ
２を介してその放電電流が流れることによっ°ζ、出力
トランジスタＱ３の破壊を防止することができる。しか
も、この実施例では、正の静電気が発生した場合には、
ダイオードＤＩを通しても、その放電電流ｉが流れるた
め、上記出力トランジスタＱ３の破壊をより確実に防止
することができる。
発生した場合、抵抗Ｒ２を介してその放電電流−１が流
れること、及び正の静電気が発生した場合にも、抵抗Ｒ
２を介してその放電電流が流れることによっ°ζ、出力
トランジスタＱ３の破壊を防止することができる。しか
も、この実施例では、正の静電気が発生した場合には、
ダイオードＤＩを通しても、その放電電流ｉが流れるた
め、上記出力トランジスタＱ３の破壊をより確実に防止
することができる。
〔実施例２〕
ｍ３図には、この発明の他の一実施例の要部回路図が示
されている。
されている。
この実施例では、静電破壊耐圧の向上を図るため、上ｉ
５第１図の実施例回路と同様に出力トランジスタＱ３の
エミッタにベース拡散抵抗を利用したプルダウン抵抗Ｒ
２を設けることの他、保護ダイオードＤ２をプルダウン
抵抗Ｒ２に並列形態に設けるものである。
５第１図の実施例回路と同様に出力トランジスタＱ３の
エミッタにベース拡散抵抗を利用したプルダウン抵抗Ｒ
２を設けることの他、保護ダイオードＤ２をプルダウン
抵抗Ｒ２に並列形態に設けるものである。
第４図には、上記ダイオードＤ２の一実施例を示す構造
断面図が示されいてる。
断面図が示されいてる。
特に制限されないが、この実施例のダイオードＤ２は、
上記第２図と同様な素子構造のベース（５）、コレクタ
（４，２）間のＰＮ接合が利用される。すなわち、上記
第２図と同様な素子構造におけるベース拡散領域５を負
の電源端子Ｖｅｅに接続し、コレクタ埋め込みＩ’ｉ２
を介して接続されるオーミックコンタクト領域６を出力
端子ＯＵＴに接続することによって、上記抵抗Ｒ２と並
列形態にされるダイオードＤ２を構成するものである。
上記第２図と同様な素子構造のベース（５）、コレクタ
（４，２）間のＰＮ接合が利用される。すなわち、上記
第２図と同様な素子構造におけるベース拡散領域５を負
の電源端子Ｖｅｅに接続し、コレクタ埋め込みＩ’ｉ２
を介して接続されるオーミックコンタクト領域６を出力
端子ＯＵＴに接続することによって、上記抵抗Ｒ２と並
列形態にされるダイオードＤ２を構成するものである。
この実施例においては、出力端子ＯＵＴに負の静電気が
発生した場合、抵抗Ｒ２と新たに設けられたダイオード
Ｄ、２（大半はダイオードＤ２）をを介してその放電電
流−１が流れること、及び正の静電気が発生した場合に
は、ダイオードＤＩを通してその放電電流ｉが流れると
ともに抵抗Ｒ２を介しても、その放電電流が流れること
によって、より確実に出力トランジスタＱ３の破壊を防
止することができる。
発生した場合、抵抗Ｒ２と新たに設けられたダイオード
Ｄ、２（大半はダイオードＤ２）をを介してその放電電
流−１が流れること、及び正の静電気が発生した場合に
は、ダイオードＤＩを通してその放電電流ｉが流れると
ともに抵抗Ｒ２を介しても、その放電電流が流れること
によって、より確実に出力トランジスタＱ３の破壊を防
止することができる。
（１）オーブンエミッタ構成の出力トランジスタのエミ
ッタに出力信号レベルに実質的な影響を及ぼさない程度
の比較的高抵抗値とされたブダウン抵抗を設けることに
よって、実質的なオーブンエミッタ出力機能を損なうこ
となく、出力端子の帯電による出力トランジスタの逆方
向電流を吸収することができるから、静電破壊耐圧の向
上を図ることができるという効果が得られる。
ッタに出力信号レベルに実質的な影響を及ぼさない程度
の比較的高抵抗値とされたブダウン抵抗を設けることに
よって、実質的なオーブンエミッタ出力機能を損なうこ
となく、出力端子の帯電による出力トランジスタの逆方
向電流を吸収することができるから、静電破壊耐圧の向
上を図ることができるという効果が得られる。
（２）オーブンエミッタ構成の出力トランジスタの静電
破壊防止のためのプルダウン抵抗をベース拡散領域を利
用して形成することにより、出力端子と正の電源端子と
の間に寄生ダイオードを構成することができる。これに
よって、出力ｎ１子の帯電による出力トランジスタの逆
方向電流の大半を高速に吸収できるから、実質的な素子
数を増加させることなく、よりいっそうの静電破壊耐圧
の向上を図ることができるという効果が得られる。
破壊防止のためのプルダウン抵抗をベース拡散領域を利
用して形成することにより、出力端子と正の電源端子と
の間に寄生ダイオードを構成することができる。これに
よって、出力ｎ１子の帯電による出力トランジスタの逆
方向電流の大半を高速に吸収できるから、実質的な素子
数を増加させることなく、よりいっそうの静電破壊耐圧
の向上を図ることができるという効果が得られる。
（３）オープンエミッタ構成の出力トランジスタのエミ
ッタに設けられたプルダウン抵抗に対して並列形態に保
護ダイオードを設けることによって、出力端子の正、負
の両極性の帯電により発生ずる電流を高速に吸収できる
から、よりいっそうの静電破壊耐圧の向上を図ることが
できるという効果が得られる。
ッタに設けられたプルダウン抵抗に対して並列形態に保
護ダイオードを設けることによって、出力端子の正、負
の両極性の帯電により発生ずる電流を高速に吸収できる
から、よりいっそうの静電破壊耐圧の向上を図ることが
できるという効果が得られる。
（４）上記（１）〜（３）により、素子の微細化及び低
容量パッケージ化を図った半導体集積回路装置の信頼性
の向上と、その取扱の簡便化を図ることができるという
効果が得られる。
容量パッケージ化を図った半導体集積回路装置の信頼性
の向上と、その取扱の簡便化を図ることができるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記プルダウン抵抗は
、ポリシリコン屓等他の抵抗手段を利用するものであっ
てもよい、また、差動トランジスタＱ１．Ｑ２のコレク
タにそれぞれ負荷抵抗を設けて、互いに逆相の一対の相
補出力信号を形成して、それぞれ上記実施例のような出
力トランジスタを介して送出するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記プルダウン抵抗は
、ポリシリコン屓等他の抵抗手段を利用するものであっ
てもよい、また、差動トランジスタＱ１．Ｑ２のコレク
タにそれぞれ負荷抵抗を設けて、互いに逆相の一対の相
補出力信号を形成して、それぞれ上記実施例のような出
力トランジスタを介して送出するものであってもよい。
この発明は、各種ゲートアレイ回路、ＲＡＭ （ランダ
ム・アクセス・メモリ）等のようなＥＣＬ回路により構
成された半導体集積回路装置の他、オーブンエミッタ構
成の出力トランジスタを含む半導体集積回路装置に広く
利用できるものである。
ム・アクセス・メモリ）等のようなＥＣＬ回路により構
成された半導体集積回路装置の他、オーブンエミッタ構
成の出力トランジスタを含む半導体集積回路装置に広く
利用できるものである。
第１図は、この発明をＥＣＬ出力回路に適用した場合の
一実Ｍ、例を示す回路図、 第２図は、そのプルダウン抵抗の一実施例を示す構造断
面図、 第３図は、この発明の（ＩＩ！の一実施例を示す要部回
路図、 第４図は、第３図における保護ダイオードの一実施例を
示す構造断面図である。 １・・１）型が；４反、２・・コレクタ埋め込みｈ’ｉ
、３・・絶縁均分Ｍｌ−領ｉす；、４・・素子形成領域
、５・・ヘース拡散領域、６・・オーミックコンタクト
領域 第 １ 図 第 ２ 図 （ 第 ３ 図 第 ４ 図
一実Ｍ、例を示す回路図、 第２図は、そのプルダウン抵抗の一実施例を示す構造断
面図、 第３図は、この発明の（ＩＩ！の一実施例を示す要部回
路図、 第４図は、第３図における保護ダイオードの一実施例を
示す構造断面図である。 １・・１）型が；４反、２・・コレクタ埋め込みｈ’ｉ
、３・・絶縁均分Ｍｌ−領ｉす；、４・・素子形成領域
、５・・ヘース拡散領域、６・・オーミックコンタクト
領域 第 １ 図 第 ２ 図 （ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、エミッタが外部端子に接続されたオープンエミッタ
構成の出力トランジスタと、この出力トランジスタのエ
ミッタと負側の電源端子との間に接続され、出力レベル
に実質的な影響を及ぼさない程度の比較的高抵抗値に設
定されたプルダウン抵抗手段とを含むことを特徴とする
半導体集積回路装置。 ２、上記抵抗素子は、ベース拡散領域を利用して形成さ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 ３、上記出力トランジスタのエミッタと正側の電源端子
との間には、正側の電源端子に向かう電流を流す保護ダ
イオードが設けられるものであることを特徴とする特言
Ｙ請求の範囲第１又は第２項記載の半導体集積回路装置
。 ４、上記出力トランジスタは、ＥＣＬ回路の出力トラン
ジスタであることを特徴とする特許請求の範囲第１、第
２又は第３項記載の半導体集積回路装置。 ５、上記半導体集積回路装置は、リードレス・チップ・
キャリア型の半導体集積回路装置であることを特徴とす
る特許請求の範囲第１、第２、第３又は第４項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027012A JPS60171758A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027012A JPS60171758A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171758A true JPS60171758A (ja) | 1985-09-05 |
Family
ID=12209185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027012A Pending JPS60171758A (ja) | 1984-02-17 | 1984-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164259A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 集積回路のプルダウン抵抗 |
-
1984
- 1984-02-17 JP JP59027012A patent/JPS60171758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164259A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 集積回路のプルダウン抵抗 |
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