KR102198639B1

KR102198639B1 - 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스

Info

Publication number: KR102198639B1
Application number: KR1020160167031A
Authority: KR
Inventors: 김상기; 구용서; 박건식; 박종문
Original assignee: 한국전자통신연구원; 단국대학교 산학협력단
Priority date: 2016-12-08
Filing date: 2016-12-08
Publication date: 2021-01-06
Also published as: KR20180066391A

Abstract

본 발명은 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스에 관한 것이다. 본 발명의 실시예에 따른 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스는 제1 P웰, 제2 P웰, N웰, N+ 브릿지 영역, P+ 브릿지 영역, 제1 N+ 영역, 제1 P+ 영역, 제2 N+ 영역, 제2 P+ 영역 및 게이트를 포함한다. N웰은 제1 P웰 및 제2 P웰 사이에 배치된다. N+ 브릿지 영역은 제2 P웰 및 N웰의 접합 영역에 형성된다. P+ 브릿지 영역은 제1 P웰 및 N웰의 접합 영역에 형성된다. 제1 N+ 영역 및 제1 P+ 영역은 제1 P웰에 형성되고, 애노드 단자에 연결된다. 제2 N+ 영역 및 제2 P+ 영역은 제2 P웰에 형성되고, 캐소드 단자에 연결된다. 게이트는 N+ 브릿지 영역 및 제2 N+ 영역 사이의 제2 P웰 상에 배치된다. 본 발명의 실시예에 따른 정전기 방전 보호 소자는 트리거 전압을 낮추고, 전류구동능력을 향상시킨다.

Description

정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스{ELECTROSTATIC DISCHARGE PROTECTION DIODE AND ELECTRONIC DEVICE INCLUDING THE SAME}

본 발명은 정전기 방전에 관한 것으로, 좀 더 상세하게는 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스에 관한 것이다.

전자 디바이스는 생산 과정 또는 사용 중에 발생한 정전기에 의하여 디바이스의 파괴 또는 디바이스의 열화가 발생될 수 있고, 이러한 정전기 방전(Electrostatic Discharge, ESD)을 방지하기 위하여 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 정전기 방전 보호 소자가 형성될 것을 요구한다.

대전된 인체나 기계에 반도체 회로가 접촉되면, 인체 또는 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흐르게 되어 반도체 회로에 손상을 줄 수 있다. 또한, 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통하여 외부로 방전되면서, 과도 전류가 반도체 내부 회로로 흘러 반도체 회로를 손상시킬 수 있다. 따라서, 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 정전기 방전 보호 회로를 설치한다.

이러한 정전기 방전 보호 소자가 높은 트리거 전압을 갖는 경우, 내부 회로의 MOSFET 게이트 산화막이 파괴되거나, 내부 선로의 열화 손상이 발생할 수 있다. 따라서, 각 전자 디바이스의 특성에 맞도록 ESD 보호 소자의 트리거 전압을 조절하고자 하는 요구가 지속적으로 제기되고 있다. 또한, 정전기 방전 소자가 수용할 수 있는 전류량을 증가시켜 높은 전류구동 능력을 갖게 하기 위한 요구가 지속적으로 제기되고 있다.

본 발명은 낮은 트리거 전압을 갖고, 높은 전류구동 능력으로 인한 높은 감내 특성을 갖는 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스를 제공할 수 있다.

본 발명의 실시예에 따른 정전기 방전 보호 소자는 베이스 기판, 제1 P웰, 제2 P웰, N웰, N+ 브릿지 영역, P+ 브릿지 영역, 제1 및 제2 N+ 영역, 제1 및 제2 P+ 영역, 및 게이트를 포함한다.

베이스 기판은 P형 기판 및 P형 기판 상에 배치되는 딥 N웰을 포함할 수 있다. 제1 P웰, 제2 P웰, 및 N웰은 베이스 기판 상에 배치된다. N웰은 제1 P웰 및 제2 P웰 사이에 배치된다.

제1 N+ 영역 및 제1 P+ 영역은 제1 P웰에 형성되고, 제1 전압 단자에 연결된다. 제1 전압 단자는 애노드 단자일 수 있다. 제2 N+ 영역 및 제2 P+ 영역은 제2 P웰에 형성되고, 제2 전압 단자에 연결된다. 제2 전압 단자는 캐소드 단자일 수 있다.

P+ 브릿지 영역은 제1 P웰 및 N웰의 접합 영역에 형성된다. P+ 브릿지 영역은 제1 전압 단자와 이격되어 배치되고, 플로팅된다.

N+ 브릿지 영역은 제2 P웰 및 N웰의 접합 영역에 형성된다. 제2 N+ 영역은 제2 P+ 영역 및 N+ 브릿지 영역 사이에 형성된다. 게이트는 N+ 브릿지 영역 및 제2 N+ 영역 사이의 제2 P웰 상에 배치된다. 게이트는 제2 전압 단자에 연결된다.

제1 N+ 영역, 제1 P웰, 및 N+ 브릿지 영역은 제1 트랜지스터를 형성한다. 제1 P+ 영역, N웰, 및 제2 P+ 영역은 제2 트랜지스터를 형성한다. N+ 브릿지 영역, 제2 P웰, 및 제2 N+ 영역은 제3 트랜지스터를 형성한다. 제1 트랜지스터 및 제3 트랜지스터는 NPN 바이폴라 트랜지스터이고, 제2 트랜지스터는 PNP 바이폴라 트랜지스터이다.

본 발명의 실시예에 따른 정전기 방전 보호 소자는 제3 P+ 영역을 더 포함할 수 있다. 제3 P+ 영역은 N웰에 형성되고, P+ 브릿지 영역과 이격되어 배치된다. 제3 P+ 영역은 제2 전압 단자에 연결된다. 이 경우, P+ 브릿지 영역, N웰, 및 제3 P+ 영역은 PNP 바이폴라 트랜지스터를 형성한다.

본 발명의 실시예에 따른 정전기 방전 보호 소자는 제3 N+ 영역을 더 포함할 수 있다. 제3 N+ 영역은 N웰에 형성되고, P+ 브릿지 영역 및 N+ 브릿지 영역 사이에 배치된다. 제3 N+ 영역은 플로팅된다.

본 발명의 실시예에 따른 전자 디바이스는 제1 전압 단자, 제2 전압 단자, 및 제1 정전기 방전 보호 소자를 포함한다. 제1 정전기 방전 보호 소자는 제1 전압 단자로부터 ESD 펄스를 수신하는 경우 제1 전압 단자로부터 제2 전압 단자로 방전 경로를 형성한다. 제1 정전기 방전 보호 소자의 구성 요소는 상술한 본 발명의 실시예에 따른 정전기 방전 보호 소자의 구성 요소에 대응된다. 제1 전압 단자는 입력 전압을 수신할 수 있다. 제2 전압 단자는 접지될 수 있다.

전자 디바이스는 입력 버퍼 및 내부 회로를 더 포함할 수 있다. 입력 버퍼는 입력 전압에 근거하여 변조 전압을 생성하고, 내부 회로는 변조 전압을 수신한다.

전자 디바이스는 제3 전압 단자, 제2 정전기 방전 보호 소자, 및 제3 정전기 방전 보호 소자를 더 포함할 수 있다. 제3 전압 단자는 전원 전압을 수신한다. 제2 정전기 방전 보호 소자는 제1 전압 단자로부터 ESD 펄스를 수신하는 경우 제1 전압 단자로부터 제3 전압 단자로 방전 경로를 형성한다. 제3 정전기 방전 보호 소자는 일단이 제3 전압 단자에 연결되고, 타단이 제2 전압 단자에 연결될 수 있다.

본 발명의 실시 예에 따른 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스는 트리거 전압을 낮추고 높은 감내 특성을 확보하여 효율적으로 정전기를 방전할 수 있다. 또한, 본 발명의 실시 예에 따른 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스는 높은 안정성, 신뢰성, 및 원-칩(One-Chip)화에 따른 경제성을 확보할 수 있다.

도 1은 반도체 제어 정류기를 이용한 정전기 방전 보호 소자의 단면도이다.
도 2는 도 1의 정전기 방전 보호 소자의 V-I 특성에 대한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 소자의 단면도이다.
도 4는 도 3의 정전기 방전 보호 소자의 회로도이다.
도 5는 도 3의 정전기 방전 보호 소자의 V-I특성에 대한 그래프이다.
도 6은 시간에 따른 도 3의 정전기 방전 보호 소자의 온도 특성에 대한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면도이다.
도 8은 도 7의 정전기 방전 보호 소자의 회로도이다.
도 9는 도 7의 정전기 방전 보호 소자의 V-I특성에 대한 그래프이다.
도 10은 시간에 따른 도 7의 정전기 방전 보호 소자의 온도 특성에 대한 그래프이다.
도 11은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 전자 디바이스를 도시한 블록도이다.

아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.

도 1은 반도체 제어 정류기(Silicon Controlled Rectifier, SCR)를 이용한 정전기 방전 보호 소자의 단면도이다.

도 1을 참조하면, 정전기 방전 보호 소자(10)는 베이스 기판(1), N형 웰(2), P형 웰(3), 제1 N+ 영역(4), 제1 P+ 영역(5), 제2 N+ 영역(6), 및 제2 P+ 영역(7)을 포함한다. 제1 N+ 영역(4) 및 제1 P+ 영역(5)은 N형 웰(2)에 형성되고 애노드 단자와 연결된다. 제2 N+ 영역(6) 및 제2 P+ 영역(7)은 P형 웰(3)에 형성되고 캐소드 단자와 연결된다.

정전기 방전 보호 소자(10)는 PNP 바이폴라 트랜지스터(Q1), NPN 바이폴라 트랜지스터(Q2), N형 웰 저항(Rn), 및 P형 웰 저항(Rp)을 포함한다. PNP 바이폴라 트랜지스터(Q1)는 제1 P+ 영역(5), N형 웰(2), 및 P형 웰(3)에 의하여 형성되고, NPN 바이폴라 트랜지스터(Q2)는 N형 웰(2), P형 웰(3), 및 제2 N+ 영역(6)에 의하여 형성된다. N형 웰 저항(Rn)은 PNP 바이폴라 트랜지스터(Q1)의 베이스에 연결된다. 전류가 제1 N+ 영역(4)을 통하여 P형 웰(3)에 도달하는 거리는 제1 P+ 영역(5)을 통하여 P형 웰(3)에 도달하는 거리보다 멀기 때문에 그 차이에 따른 저항값이 N형 웰 저항(Rn)으로 나타날 수 있다. P형 웰 저항(Rp)은 NPN 바이폴라 트랜지스터(Q2)의 베이스에 연결된다. 전자가 제2 P+ 영역(7)을 통하여 N형 웰(2)에 도달하는 거리가 제1 N+ 영역(6)을 통하여 N형 웰(2)에 도달하는 거리보다 멀기 때문에 그 차이에 따른 저항값이 P형 웰 저항(Rp)으로 나타날 수 있다.

도 2는 도 1의 정전기 방전 보호 소자의 V-I 특성에 대한 그래프이다.

도 2를 참조하면, ESD 펄스가 애노드 단자(AN)로 유입될 때, 애노드 단자(AN)와 캐소드 단자(CA) 사이의 전위차가 트리거 전압(Vt)보다 작거나 애노드 단자(AN)와 캐소드 단자(CA) 사이에 흐르는 전류가 트리거 전류(It)보다 작은 경우, 정전기 방전 보호 소자(10)는 큰 임피던스를 갖게 된다. 즉, 정전기 방전 보호 소자(100)는 오프 상태로 동작한다.

ESD 펄스에 의하여 정전기 방전 보호 소자(10)에 인가되는 전류 또는 전압이 트리거 포인트(Vt, It) 이상이 되면 홀딩 포인트(Vh, Ih)까지의 곡선을 따라 정전기 방전 보호 소자(10)의 특성이 변화한다. 이 경우, 애노드 단자(AN)와 캐소드 단자(CA) 사이에 방전 경로가 형성되고, 애노드 단자(AN)에 인가된 전류는 캐소드 단자(CA)로 흐르게 된다. 또한, 애노드 단자(AN)와 캐소드 단자(CA) 사이의 전위차는 홀딩 전압(Vh)을 크게 벗어나지 않도록 유지될 수 있다. 이후, ESD 전류가 홀딩 전류(Ih)보다 작아지면 정전기 방전 보호 소자(10)는 오프 상태로 동작한다.

트리거 포인트(Vt, It)는 정전기 방전 보호 소자(10)가 방전 경로를 형성하기 시작하는 기준값으로 볼 수 있다. 즉, 트리거 포인트(Vt, It)에서 정전기 방전 보호 소자(10)의 PNP 바이폴라 트랜지스터(Q1) 및 NPN 바이폴라 트랜지스터(Q2)는 턴-온될 수 있다.

트리거 포인트(Vt, It)값이 너무 크면, 내부 회로를 손상시키기 충분한 전압 또는 전류값을 갖는 ESD 펄스가 인가됨에도 불구하고, 정전기 방전 보호 소자(10)가 작동하지 않을 수 있다. 따라서, 정전기에 의한 전자 디바이스의 손상을 방지하기 위한 목적을 달성하기 위하여, 트리거 포인트(Vt, It)값은 일정 영역 이내일 수 있다.

홀딩 포인트(Vh, Ih)는 방전 경로를 형성한 정전기 방전 보호 소자(10)가 오프 상태로 동작하기 시작하는 기준값으로 볼 수 있다. 즉, 홀딩 포인트(Vh, Ih)에서 정전기 방전 보호 소자(10)의 PNP 바이폴라 트랜지스터(Q1) 및 NPN 바이폴라 트랜지스터(Q2)는 턴-오프될 수 있다.

홀딩 포인트(Vh, Ih)값이 너무 작으면, ESD 펄스가 사라진 이후에도 정전기 방전 보호 소자(10)에 방전 경로가 형성되어, 내부 회로로 입력 전압이 제공되지 않을 수 있다. 따라서, 고전압을 요구하는 전자 디바이스에서의 적용을 위하여 홀딩 포인트(Vh, Ih)값은 일정 값 이상일 수 있다.

도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 소자의 단면도이다.

도 3을 참조하면, 정전기 방전 보호 소자(100)는 베이스 기판(110), 제1 P웰(120), 제1 N+ 영역(121), 제1 P+ 영역(122), N웰(130), P+ 브릿지 영역(131), N+ 브릿지 영역(132), 제2 P웰(140), 제2 P+ 영역(141), 제2 N+ 영역(142), 및 게이트(143)를 포함한다.

베이스 기판(110)은 P형 기판(111) 및 딥 N웰(112)을 포함할 수 있다. 딥 N웰(112)은 P형 기판(111) 상에 배치된다. 딥 N웰(112)은 P형 기판(111)을 제1 P웰(120), N웰(130), 및 제2 P웰(140)로부터 격리시킨다. 딥 N웰(112)은 제1 P웰(120), N웰(130), 및 제2 P웰(140)에 흐르는 전류가 P형 기판(111)에 제공되지 않도록 한다. 딥 N웰(112)은 제1 P웰(120), N웰(130), 및 제2 P웰(140)보다 낮은 도핑 농도를 가질 수 있다. 도 3의 베이스 기판(110)은 P형 기판(111) 및 딥 N웰(112)을 포함하나, 이에 제한되지 않고, 베이스 기판(110)은 N형 기판일 수 있다.

제1 P웰(120)은 베이스 기판(110) 상에 배치된다. 제1 N+ 영역(121) 및 제1 P+ 영역(122)은 제1 P웰(120)에 형성된다. 제1 N+ 영역(121) 및 제1 P+ 영역(122)은 애노드 단자(제1 전압 단자, AN)에 연결된다. 도 3의 제1 N+ 영역(121)은 제1 P+ 영역(122)보다 N웰(130)로부터 멀리 이격된 것으로 도시되었으나, 이에 제한되지 않고, 제1 N+ 영역(121)은 제1 P+ 영역(122)보다 N웰(130)과 가깝게 배치될 수 있다.

N웰(130)은 베이스 기판(110) 상에 배치된다. N웰(130)은 제1 P웰(120)과 접합 영역을 형성한다. N웰(130)은 후술될 제2 트랜지스터(Q12)의 베이스 영역에 대응되고 N웰(130)의 폭에 의하여 제2 트랜지스터(Q12)의 전류이득이 결정된다. N웰(130)의 폭, 즉 제1 P웰(120)과 제2 P웰(140) 사이의 이격 거리가 클수록 후술될 제2 트랜지스터(Q12)의 베이스 폭이 증가하고, 제2 트랜지스터(Q12)의 베이스의 정공 재결합률이 상승하여 전류 이득이 감소한다. 즉, N웰(130)의 폭이 클수록 정전기 방전 보호 소자(100)의 홀딩 전압이 증가한다.

제2 P웰(140)은 베이스 기판(110) 상에 배치된다. 제2 P웰(140)은 N웰(130)과 접합 영역을 형성한다. 제2 P+ 영역(141) 및 제2 N+ 영역(142)은 제2 P웰(140)에 형성된다. 제2 P+ 영역(141) 및 제2 N+ 영역(142)은 캐소드 단자(제2 전압 단자, CA)에 연결된다. 제2 P+ 영역(141)은 제2 N+ 영역(142)보다 N웰(130)로부터 멀리 이격될 수 있다.

P+ 브릿지 영역(131)은 제1 P웰(120)과 N웰(130)의 접합 영역에 형성된다. P+ 브릿지 영역(131)은 외부로부터 플로팅된다. P+ 브릿지 영역(131)은 N웰(130)에서의 정공의 재결합을 낮추게 되고, ESD 전류량 감소를 방지한다. 즉, P+ 브릿지 영역(131)은 전류 밀도를 증가시킨다.

N+ 브릿지 영역(132)은 제2 P웰(140)과 N웰(130)의 접합 영역에 형성된다. N+ 브릿지 영역(132)은 제2 P웰(140)과 N웰(130) 사이의 애벌런치 항복 전압을 낮춘다. 구체적으로, 도핑 농도가 낮은 제2 P웰(140)과 N웰(130)은 높은 항복 전압을 갖게 된다. 제2 P웰(140)과 N웰(130) 사이에 도핑 농도가 높은 N+ 브릿지 영역(132)을 형성하면, N+ 브릿지 영역(132)과 제2 P웰(140) 사이에 애벌런치 항복이 발생하고, 낮은 항복 전압을 갖게 된다. 따라서, 정전기 방전 보호 소자(100)의 트리거 전압을 낮출 수 있다.

게이트(143)는 N+ 브릿지 영역(132) 및 제2 N+ 영역(142) 사이의 제2 P웰(140) 상에 배치된다. 게이트(143)는 캐소드 단자(CA)와 연결된다. N+ 브릿지 영역(132), 제2 N+ 영역(142), 및 게이트(143)는 ggNMOS(grounded gate NMOS)를 형성한다. 게이트(143)는 후술될 제3 트랜지스터(Q13)의 베이스 폭을 N+ 브릿지 영역(132) 및 제2 N+ 영역(142) 사이의 폭으로 최소화 할 수 있으므로, 제3 트랜지스터(Q13)의 턴-온 속도를 향상시킬 수 있다.

제1 N+ 영역(121), 제1 P웰(120), 및 N+ 브릿지 영역(132)은 제1 트랜지스터(Q11)를 형성한다. 제1 트랜지스터(Q11)는 NPN 바이폴라 트랜지스터이다. 제1 P+ 영역(122), N웰(130), 및 제2 P+ 영역(141)은 제2 트랜지스터(Q12)를 형성한다. 제2 트랜지스터(Q12)는 PNP 바이폴라 트랜지스터이다. N+ 브릿지 영역(132), 제2 P웰(140), 및 제2 N+ 영역(142)은 제3 트랜지스터(Q13)를 형성한다. 제3 트랜지스터(Q13)는 NPN 바이폴라 트랜지스터이다.

애노드 단자(AN)에 ESD 펄스가 유입되면 제1 N+ 영역(121)에 ESD 펄스에 대응하여 전압이 인가되고, N웰(130) 및 제2 P웰(140)의 접합 영역에 형성된 N+ 브릿지 영역(132)과 제2 P웰(140) 사이에 역방향 바이어스가 인가된다. N+ 브릿지 영역(132)과 제2 P웰(140) 사이에 공핍 영역이 형성되고, N+ 브릿지 영역(132)로부터 제2 P웰(140)로 전류가 흐르게 되는 애벌런치 항복이 발생한다. 이 경우, 제2 트랜지스터(Q12)의 에미터-베이스 접합은 순방향 바이어스 상태가 되고, 제2 트랜지스터(Q12)는 턴-온 되고, 전류는 제1 P웰(120)에서 제2 P웰(140)로 흐르게 된다. 제1 P웰(120)에 흐르는 전류 및 제1 P웰(120)의 저항 성분인 제1 P웰 저항(Rp1)에 근거하여 제1 트랜지스터(Q11)에 바이어스가 제공되고, 제1 트랜지스터(Q11)는 턴-온 된다. 제2 P웰(140)에 흐르는 전류 및 제2 P웰(140)의 저항 성분인 제2 P웰 저항(Rp2)에 근거하여 제3 트랜지스터(Q13)에 바이어스가 제공되고, 제3 트랜지스터(Q13)는 턴-온 된다.

제1 트랜지스터(Q11) 및 제3 트랜지스터(Q13)에 흐르는 전류는 제2 트랜지스터(Q12)의 베이스에 연결되는 N형 웰 저항(Rn)에 전압 강하를 발생시켜 제2 트랜지스터(Q12)에 순방향 바이어스를 유지하도록 한다. 따라서, 정전기 방전 보호 소자(100)는 트리거되고, 방전 경로를 형성한다. 이후, 제2 트랜지스터(Q12)는 홀딩 전압까지 애노드 전압이 감소하는 동안 턴-온 상태를 유지하는 래치 모드(Latch-mode)로 동작하고, ESD 전류는 캐소드 단자(CA)를 통하여 방전된다.

도 4는 도 3의 정전기 방전 보호 소자의 회로도이다.

도 4를 참조하면, 정전기 방전 보호 소자(100)는 제1 내지 제3 트랜지스터(Q11~Q13), 제1 및 제2 P웰 저항(Rp1, Rp2), 및 N형 웰 저항(Rn)을 포함한다.

제1 트랜지스터(Q11)의 컬렉터는 애노드 단자(AN)와 연결된다. 제1 트랜지스터(Q11)의 베이스는 제1 P웰 저항(Rp1)의 일단과 연결된다. 제1 P웰 저항(Rp1)의 타단은 제2 트랜지스터(Q12)의 에미터와 연결된다. 제1 트랜지스터(Q11)의 에미터 및 제2 트랜지스터(Q12)의 베이스는 N형 웰 저항(Rn)의 일단과 연결된다. N형 웰 저항(Rn)의 타단은 제3 트랜지스터(Q13)의 컬렉터에 연결된다. 제3 트랜지스터(Q13)의 베이스 및 제2 트랜지스터(Q12)의 컬렉터는 제2 P웰 저항(Rp2)의 일단에 연결된다. 제2 P웰 저항(Rp2)의 타단 및 제3 트랜지스터(Q13)의 에미터는 캐소드 단자(CA)와 연결된다.

애노드 단자(AN)에 ESD 펄스가 제공되고, 애노드 단자(AN)와 캐소드 단자(CA)사이의 전위 값이 트리거 전압 이상인 경우, 제1 내지 제3 트랜지스터(Q11~Q13)는 턴-온 되고, 애노드 단자(AN)와 캐소드 단자(CA) 사이에 방전 경로가 형성된다.

도 5는 도 3의 정전기 방전 보호 소자의 V-I특성에 대한 그래프이다. 도 6은 시간에 따른 도 3의 정전기 방전 보호 소자의 온도 특성에 대한 그래프이다. 도 5 및 도 6의 점선으로 도시한 그래프는 도 1의 정전기 방전 보호 소자(10)의 특성을 나타낸 것이다. 도 5 및 도 6의 실선으로 도시한 그래프는 도 3의 정전기 방전 보호 소자(100)의 특성을 나타낸 것이다.

도 5 및 도 6에서, 도 3의 정전기 방전 보호 소자(100)의 도핑 농도는 특정된다. 구체적으로, 딥 N웰(112)의 도핑 농도는 5 * 10¹³atoms /cm³이다. 제1 P웰(120), N웰(130), 및 제2 P웰(140)의 도핑 농도는 5 * 10¹⁴atoms /cm ³ 이다. 제1 N+ 영역(121), 제1 P+ 영역(122), P+ 브릿지 영역(131), N+ 브릿지 영역(132), 제2 P+ 영역(141), 및 제2 N+ 영역(142)의 도핑 농도는 2 * 10¹⁶atoms /cm³이다.

도 5를 참조하면, 도 3의 정전기 방전 보호 소자(100)는 제1 트리거 포인트(Vt1, It1) 및 제1 홀딩 포인트(Vh1, Ih1)를 갖는다. 도 1의 정전기 방전 보호 소자(10)의 트리거 전압(Vt)는 약 18V를 나타낸다. 제1 트리거 전압(Vt1)은 약 11V를 나타낸다. 즉, 도 3의 정전기 방전 보호 소자(100)는 도 1의 정전기 방전 보호 소자(10)의 트리거 전압(Vt)보다 7V 정도 낮아진 트리거 전압값을 갖는다. 따라서, 도 3의 정전기 방전 보호 소자(100)는 내부 회로에 ESD 펄스가 제공되는 것을 효과적으로 방지할 수 있다.

도 6을 참조하면, 도 3의 정전기 방전 보호 소자의 최대 온도값(T1)은 약 321K이다. 반면, 도 1의 정전기 방전 보호 소자의 최대 온도값(TT)은 약 345K의 최대 온도를 갖는다. 즉, 도 3의 정전기 방전 보호 소자의 최대 온도값(T1)은 도 1의 정전기 방전 보호 소자의 최대 온도값(TT)보다 약 24K 정도 낮다. 또한, 도 3의 정전기 방전 보호 소자(100)는 도 1의 정전기 방전 보호 소자(10)보다 빠른 시간에 내부 온도값을 낮춘다. 정전기 방전 보호 소자의 내부 온도는 ESD 전류 구동능력과 관련된다. 즉, 도 3의 정전기 방전 보호 소자(100)는 도 1의 정전기 방전 보호 소자(10)보다 높은 전류 구동 능력을 갖는다. 도 3의 정전기 방전 보호 소자(100)는 높은 감내 특성을 갖고 ESD 전류를 빠르게 방전할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면도이다.

도 7을 참조하면, 정전기 방전 보호 소자(200)는 베이스 기판(210), 제1 P웰(220), 제1 N+ 영역(221), 제1 P+ 영역(222), N웰(230), P+ 브릿지 영역(231), N+ 브릿지 영역(233), 제2 P웰(240), 제2 P+ 영역(241), 제2 N+ 영역(242), 게이트(243), 및 제3 P+ 영역(232)을 포함한다. 도 3의 정전기 방전 보호 소자(100)와 비교하여, 정전기 방전 보호 소자(200)의 베이스 기판(210), 제1 P웰(220), 제1 N+ 영역(221), 제1 P+ 영역(222), N웰(230), P+ 브릿지 영역(231), N+ 브릿지 영역(233), 제2 P웰(240), 제2 P+ 영역(241), 제2 N+ 영역(242), 및 게이트(243)는 실질적으로 동일한 구성 및 배치를 가지므로 구체적인 설명은 생략한다.

제3 P+ 영역(232)은 N웰(230)에 형성된다. 제3 P+ 영역(232)은 P+ 브릿지 영역(231) 및 N+ 브릿지 영역(233) 사이에 배치된다. 제3 P+ 영역(232)은 P+ 브릿지 영역(231) 또는 N+ 브릿지 영역(233)과 이격되도록 형성될 수 있다. 제3 P+ 영역(232)은 캐소드 단자(CA)와 연결될 수 있다. 애노드 단자(AN)로 유입된 ESD 펄스에 의한 전류의 일부는 제3 P+ 영역(232)을 통하여 캐소드 단자(CA)로 흐를 수 있다.

제1 N+ 영역(221), 제1 P웰(220), 및 N+ 브릿지 영역(233)은 제1 트랜지스터(Q21)를 형성한다. 제1 트랜지스터(Q21)는 NPN 바이폴라 트랜지스터이다. P+ 브릿지 영역(231), N웰(230), 및 제3 P+ 영역(232)은 제2 트랜지스터(Q22)를 형성한다. 제2 트랜지스터(Q22) 제2 트랜지스터(Q12)는 PNP 바이폴라 트랜지스터이다. 이는, 도 3의 제2 트랜지스터(Q12)가 제1 P+ 영역(122), N웰(130), 및 제2 P+ 영역(141)에 의하여 PNP 바이폴라 트랜지스터를 형성하는 것과 차이점을 갖는다. N+ 브릿지 영역(233), 제2 P웰(240), 및 제2 N+ 영역(242)은 제3 트랜지스터(Q23)를 형성한다. 제3 트랜지스터(Q23)는 NPN 바이폴라 트랜지스터이다.

애노드 단자(AN)에 ESD 펄스가 유입되면 N+ 브릿지 영역(233)과 제2 P웰(240) 사이에 애벌런치 항복이 발생한다. N+ 브릿지 영역(233)의 높은 도핑 농도는 항복 전압을 낮추고, 트리거 전압을 낮춘다. 이 경우, 제2 트랜지스터(Q22)의 에미터-베이스 접합은 순방향 바이어스 상태가 되고, 제2 트랜지스터(Q22)는 턴-온 된다.

제2 트랜지스터(Q22)의 베이스-컬렉터 사이의 방전 경로는 도 3의 제2 트랜지스터(Q12)의 방전 경로보다 짧다. 따라서, 도 3의 정전기 방전 보호 소자(100)에 비하여 정전기 방전 보호 소자(200)는 제1 트랜지스터(Q21)의 베이스-에미터 접합의 순방향 바이어스를 빠르게 제공하고, 제1 트랜지스터(Q21)는 빠르게 턴-온 된다.

애벌런치 항복에 의한 전류에 의하여 제3 트랜지스터(Q23)의 베이스-에미터 접합은 순방향 바이어스 상태가 되고, 제3 트랜지스터(Q23)는 턴-온 된다. 게이트(243)는 제3 트랜지스터(Q23)의 베이스 폭을 최소화 하여 제3 트랜지스터(Q23)의 턴-온 속도를 향상시킨다.

도 8은 도 7의 정전기 방전 보호 소자의 회로도이다.

도 8을 참조하면, 정전기 방전 보호 소자(200)는 제1 내지 제3 트랜지스터(Q21~Q23), 제1 및 제2 P웰 저항(Rp1, Rp2), 및 N형 웰 저항(Rn)을 포함한다.

제1 트랜지스터(Q21)의 컬렉터는 애노드 단자(AN)와 연결된다. 제1 트랜지스터(Q21)의 베이스는 제1 P웰 저항(Rp1)의 일단과 연결된다. 제1 P웰 저항(Rp1)의 타단은 제2 트랜지스터(Q22)의 에미터와 연결된다. 제1 트랜지스터(Q21)의 에미터는 N형 웰 저항(Rn)의 일단과 연결된다. 제2 트랜지스터(Q22)의 베이스는 N형 웰 저항(Rn)의 타단 및 제3 트랜지스터(Q23)의 컬렉터와 연결된다. 제2 트랜지스터(Q22)의 컬렉터는 캐소드 단자(CA)와 연결된다. 제3 트랜지스터(Q23)의 베이스는 제2 P웰 저항(Rp2)의 일단에 연결된다. 제3 트랜지스터(Q23)의 에미터 및 제2 P웰 저항(Rp2)의 타단은 캐소드 단자(CA)와 연결된다.

애노드 단자(AN)에 ESD 펄스가 제공되고, 애노드 단자(AN)와 캐소드 단자(CA) 사이의 전위 값이 트리거 전압 이상인 경우, 제1 내지 제3 트랜지스터(Q21~Q23)는 턴-온 되고, 애노드 단자(AN)와 캐소드 단자(CA) 사이에 방전 경로가 형성된다.

도 9는 도 7의 정전기 방전 보호 소자의 V-I특성에 대한 그래프이다. 도 10은 시간에 따른 도 7의 정전기 방전 보호 소자의 온도 특성에 대한 그래프이다.

도 9 및 도 10의 점선으로 도시한 그래프는 도1 의 정전기 방전 보호 소자(10)의 특성을 나타낸 것이다. 도 9 및 도 10의 실선으로 도시한 그래프는 도 7의 정전기 방전 보호 소자(200)의 특성을 나타낸 것이다. 도 9 및 도 10에서, 정전기 방전 보호 소자(200)의 도핑 농도는 도 5 및 도 6의 실시예에 따른 정전기 방전 보호 소자(100)의 도핑 농도와 동일하다. 또한, 제3 P+ 영역(232)의 도핑 농도는 2 * 10¹⁶ atoms /cm³이다.

도 9를 참조하면, 도 7의 정전기 방전 보호 소자(200)는 제2 트리거 포인트(Vt2, It2) 및 제2 홀딩 포인트(Vh2, Ih2)를 갖는다. 제2 트리거 전압(Vt2)은 약 10V를 나타낸다. 즉, 도 7의 정전기 방전 보호 소자(200)는 도 1의 정전기 방전 보호 소자(10)의 트리거 전압(Vt)보다 8V 정도 낮아진 트리거 전압값을 갖고, 도 3의 정전기 방전 보호 소자(100)의 제1 트리거 전압(Vt1)보다 1V 정도 낮아진 트리거 전압값을 갖는다. 따라서, 도 7의 정전기 방전 보호 소자(200)는 내부 회로에 ESD 펄스가 제공되는 것을 효과적으로 방지할 수 있다.

도 10을 참조하면, 도 7의 정전기 방전 보호 소자의 최대 온도값(T2)은 약 321K의 최대 온도를 갖는다. 즉, 도 7의 정전기 방전 보호 소자의 최대 온도값(T2)은 도 1의 정전기 방전 보호 소자의 최대 온도값(TT)보다 약 24K 정도 낮은 최대 온도값을 갖는다. 즉, 도 7의 정전기 방전 보호 소자(200)는 도 1의 정전기 방전 보호 소자(10)보다 높은 전류 구동 능력을 갖는다.

도 11은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면도이다.

도 11을 참조하면, 정전기 방전 보호 소자(300)는 베이스 기판(310), 제1 P웰(320), 제1 N+ 영역(321), 제1 P+ 영역(322), N웰(330), P+ 브릿지 영역(331), N+ 브릿지 영역(333), 제2 P웰(340), 제2 P+ 영역(341), 제2 N+ 영역(342), 및 게이트(343)를 포함한다. 상기 구성 요소들은 도 3의 정전기 방전 보호 소자(100)와 실질적으로 동일한 구성 및 기능을 가지므로 구체적인 설명은 생략한다.

정전기 방전 보호 소자(300)는 제3 N+ 영역(332)을 더 포함한다. 제3 N+ 영역(332)은 N웰(330)에 형성된다. 제3 N+ 영역(332)은 P+ 브릿지 영역(331) 및 N+ 브릿지 영역(333) 사이에 배치된다. 제3 N+ 영역(332)은 P+ 브릿지 영역(331) 또는 N+ 브릿지 영역(333)과 이격되도록 형성될 수 있다. 제3 N+ 영역(332)은 외부로부터 플로팅 된다.

제1 N+ 영역(321), 제1 P웰(320), 및 N+ 브릿지 영역(333)은 제1 트랜지스터(Q31)를 형성한다. 제1 트랜지스터(Q31)는 NPN 바이폴라 트랜지스터이다. 제1 P+ 영역(322), N웰(330), 및 제2 P+ 영역(341)은 제2 트랜지스터(Q32)를 형성한다. 제2 트랜지스터(Q32)는 PNP 바이폴라 트랜지스터이다. N+ 브릿지 영역(333), 제2 P웰(340), 및 제2 N+ 영역(342)은 제3 트랜지스터(Q33)를 형성한다. 제3 트랜지스터(Q33)는 NPN 바이폴라 트랜지스터이다. 정전기 방전 보호 소자(300)의 제1 내지 제3 트랜지스터(Q31~Q33)의 구동 프로세스는 도 3의 정전기 방전 소자(100)의 구동 프로세스와 실질적으로 동일하므로 구체적인 설명은 생략한다.

제3 N+ 영역(332)은 제2 트랜지스터(Q32)의 전류 이득을 감소시킨다. 제3 N+ 영역(332)은 제2 트랜지스터(Q32)를 통하여 이동하는 정공을 유인하여 N웰(330)로 흐르는 전류의 흐름을 방해한다. 즉, 제2 트랜지스터(Q32)의 전류 이득 감소로 인하여 정전기 방전 보호 소자(300)의 홀딩 전압은 증가하게 된다. 제 3 N+ 영역(332)의 수평 방향의 폭을 크게 할수록 정전기 방전 보호 소자(300)의 홀딩 전압은 증가하게 된다. 정전기 방전 보호 소자(300)는 홀딩 전압의 증가로 인하여, 정전기 방전 이후에도 정전기 방전 보호 소자가 동작하는 문제를 개선할 수 있다. 따라서, 본 발명의 실시예에 따른 정전기 방전 보호 소자(300)는 고전압을 요구하는 전자 디바이스에 적용될 수 있다.

도 12는 본 발명의 일 실시예에 따른 전자 디바이스를 도시한 블록도이다.

도 12를 참조하면, 전자 디바이스(1000)는 제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5), 입력 버퍼(1200), 내부 회로(1300), 및 출력 버퍼(1400)를 포함할 수 있다. 다만, 이에 제한되지 않고, 전자 디바이스(1000)는 내부 회로(1300) 등을 보호할 수 있는 방전 경로를 형성하도록 다양한 방식의 연결 형태를 나타낼 수 있다. 예를 들어, 전자 디바이스(1000)는 제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5)중 적어도 하나를 포함하지 않을 수 있고, 추가적인 정전기 방전 보호 소자가 배치되어 방전 경로를 형성할 수 있다.

제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5), 입력 버퍼(1200), 내부 회로(1300), 및 출력 버퍼(1400)는 하나의 칩에 구현될 수 있다. 따라서, 본 발명의 실시예에 따른 전자 디바이스(1000)는 원-칩화에 따른 집적화를 도모할 수 있고, 비용 절감의 효과를 가질 수 있다.

제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5)중 적어도 하나는 도 3의 정전기 방전 보호 소자(100), 도 7의 정전기 방전 보호 소자(200), 또는 도 11의 정전기 방전 보호 소자(300)이다. 제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5)는 제1 전압(VDD) 단자, 제2 전압(VSS) 단자, 입력 단자, 및 출력 단자 중 적어도 하나와 연결된다. 제1 전압(VDD)은 전자 디바이스(1000)의 전원 전압일 수 있다. 제2 전압(VSS)은 접지 전압일 수 있다.

제1 정전기 방전 보호 소자(1100_1)의 일단은 입력 단자에 연결되고, 타단은 제2 전압(VSS) 단자에 연결된다. 제1 정전기 방전 보호 소자(1100_1)의 애노드 단자는 입력 단자에 대응되고, 캐소드 단자는 제2 전압(VSS) 단자에 대응될 수 있다. 입력 단자로부터 유입되는 ESD 펄스는 제1 정전기 방전 보호 소자(1100_1)에 의하여 제2 전압(VSS) 단자로 방전될 수 있다.

제2 정전기 방전 보호 소자(1100_2)의 일단은 입력 단자에 연결되고, 타단은 제1 전압(VDD) 단자에 연결된다. 제2 정전기 방전 보호 소자(1100_2)의 애노드 단자는 입력 단자에 대응되고, 캐소드 단자는 제1 전압(VDD) 단자에 대응될 수 있다. 입력 단자로부터 유입되는 ESD 펄스는 제2 정전기 방전 보호 소자(1100_2)에 의하여 제1 전압(VDD) 단자로 방전될 수 있다.

제3 정전기 방전 보호 소자(1100_3)의 일단은 제1 전압(VDD) 단자에 연결되고, 타단은 제2 전압(VSS) 단자에 연결된다. 제3 정전기 방전 보호 소자(1100_3)의 애노드 단자는 제1 전압(VDD) 단자에 대응되고, 캐소드 단자는 제2 전압(VSS) 단자에 대응될 수 있다. 제3 정전기 방전 보호 소자(1100_3)는 ESD 펄스에 대한 우회 경로를 제공하는 파워 클램프로 기능할 수 있다. 예를 들어, 제2 정전기 방전 보호 소자(1100_2)에 의하여 제1 전압(VDD) 단자로 제공된 ESD 펄스는 제3 정전기 방전 보호 소자(1100_3)에 의하여 제2 전압(VSS) 단자로 방전될 수 있다.

제4 정전기 방전 보호 소자(1100_4)의 일단은 출력 단자에 연결되고, 타단은 제2 전압(VSS) 단자에 연결된다. 제4 정전기 방전 보호 소자(1100_4)는 제1 정전기 방전 보호 소자(1100_1)와 실질적으로 동일한 기능을 수행할 수 있다. 제5 정전기 방전 보호 소자(1100_5)의 일단은 출력 단자에 연결되고, 타단은 제1 전압(VDD) 단자에 연결된다. 제5 정전기 방전 보호 소자(1100_5)는 제2 정전기 방전 보호 소자(1100_2)와 실질적으로 동일한 기능을 수행할 수 있다.

입력 버퍼(1200)는 PMOS(M1) 및 NMOS(M2)를 포함할 수 있다. 입력 버퍼(1200)는 입력 전압이 하이 레벨인 경우 제2 전압(VSS)을 변조 전압으로 출력하고, 입력 전압이 로우 레벨인 경우 제1 전압(VDD)을 변조 전압으로 출력할 수 있다. 즉, 입력 버퍼(1200)는 입력 전압이 로우 레벨인 경우 전원 전압을 내부 회로(1300)에 제공할 수 있다. 다만, 이에 제한되지 않고, PMOS(M1)와 제2 전압(VSS) 단자를 연결하고, NMOS(M2)와 제1 전압(VDD) 단자를 연결하여 입력 전압이 하이 레벨일 때 전원 전압이 내부 회로(1300)에 전달될 수 있다. 또한, 입력 버퍼(1200)는 입력 전압에 근거하여 내부 회로(1300)에 제공하는 전압의 타이밍을 지연시키는 버퍼 역할을 수행할 수 있다.

PMOS(M1) 및 NMOS(M2)는 얇은 금속 산화막(Metal Oxide)를 포함한다. 이는 정전기에 의하여 쉽게 파손될 수 있으므로, 제1 정전기 방전 보호 소자(1100_1) 또는 제2 정전기 방전 보호 소자(1100_2)를 이용하여 입력 버퍼(1200)의 손상이 방지될 수 있다.

내부 회로(1300)는 전자 디바이스(1000)의 기능을 수행하기 위한 구동 회로 또는 제어 회로 등을 포함할 수 있다. 내부 회로(1300)는 입력 버퍼(1200)로부터 수신한 변조 전압에 근거하여 구동 신호 또는 제어 신호등을 생성한다. 제1 내지 제5 정전기 방전 보호 소자(1100_1~1100_5)는 ESD 펄스가 외부로부터 제공되는 경우 방전 경로를 형성하여 내부 회로(1300)의 손상을 방지할 수 있다.

출력 버퍼(1400)는 내부 회로(1300)로부터 신호를 수신하여 출력 단자에 전압을 제공한다. 출력 버퍼(1500)는 PMOS(M3) 및 NMOS(M4)를 포함할 수 있다. 출력 버퍼(1400)의 구성 및 기능은 입력 버퍼(1200)와 유사하므로 구체적인 설명을 생략한다. 제4 정전기 방전 보호 소자(1100_4) 및 제5 정전기 방전 보호 소자(1100_5)는 ESD 펄스에 의한 출력 버퍼(1400)의 손상을 방지할 수 있다.

위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

100, 200, 300: 정전기 방전 보호 소자 120, 220, 320: 제1 P웰
130, 230, 330: N웰 131, 231, 331: P+ 브릿지 영역
132, 233, 333: N+ 브릿지 영역 140, 240, 340: 제2 P웰
1000: 전자 디바이스

Claims

베이스 기판;
상기 베이스 기판 상에 배치되는 제1 P웰;
상기 베이스 기판 상에 배치되는 제2 P웰;
상기 베이스 기판 상에 배치되고 상기 제1 P웰 및 상기 제2 P웰 사이에 배치되는 N웰;
상기 제2 P웰 및 상기 N웰의 접합 영역에 형성되는 N+ 브릿지 영역;
상기 제1 P웰 및 상기 N웰의 접합 영역에 형성되는 P+ 브릿지 영역;
상기 제1 P웰에 형성되고, 제1 전압 단자에 연결되는 제1 N+ 영역;
상기 제1 P웰에 형성되고, 상기 제1 전압 단자에 연결되는 제1 P+ 영역;
상기 제2 P웰에 형성되고, 제2 전압 단자에 연결되는 제2 N+ 영역;
상기 제2 P웰에 형성되고, 상기 제2 전압 단자에 연결되는 제2 P+ 영역; 및
상기 N+ 브릿지 영역 및 상기 제2 N+ 영역 사이의 상기 제2 P웰 상에 배치되는 게이트를 포함하는 정전기 방전 보호 소자.
제1 항에 있어서,
상기 제1 전압 단자는 애노드 단자이고,
상기 제2 전압 단자는 캐소드 단자인 정전기 방전 보호 소자.
제1 항에 있어서,
상기 베이스 기판은,
P형 기판; 및
상기 P형 기판 상에 배치되는 딥 N웰을 포함하는 정전기 방전 보호 소자.
제1 항에 있어서,
상기 게이트는 상기 제2 전압 단자에 연결되는 정전기 방전 보호 소자.
제1 항에 있어서,
상기 P+ 브릿지 영역은 상기 제1 전압 단자와 이격되어 배치되고, 플로팅되는 정전기 방전 보호 소자.
제5 항에 있어서,
상기 제2 N+ 영역은 상기 제2 P+ 영역 및 상기 N+ 브릿지 영역 사이에 형성되는 정전기 방전 보호 소자.
제6 항에 있어서,
상기 제1 N+ 영역, 상기 제1 P웰, 및 상기 N+ 브릿지 영역은 제1 트랜지스터를 형성하고,
상기 제1 P+ 영역, 상기 N웰, 및 상기 제2 P+ 영역은 제2 트랜지스터를 형성하고,
상기 N+브릿지 영역, 상기 제2 P웰, 및 상기 제2 N+ 영역은 제3 트랜지스터를 형성하고,
상기 제1 트랜지스터 및 상기 제3 트랜지스터는 NPN 바이폴라 트랜지스터이고,
상기 제2 트랜지스터는 PNP 바이폴라 트랜지스터인 정전기 방전 보호 소자.
제1 항에 있어서,
상기 N웰에 형성되고, 상기 P+ 브릿지 영역과 이격되어 배치되는 제3 P+ 영역을 더 포함하는 정전기 방전 보호 소자.
제8 항에 있어서,
상기 제3 P+ 영역은 상기 제2 전압 단자에 연결되는 정전기 방전 보호 소자.
제9 항에 있어서,
상기 P+ 브릿지 영역, 상기 N웰, 및 상기 제3 P+ 영역은 PNP 바이폴라 트랜지스터를 형성하는 정전기 방전 보호 소자.
제1 항에 있어서,
상기 N웰에 형성되고, 상기 P+ 브릿지 영역 및 상기 N+ 브릿지 영역 사이에 배치되는 제3 N+ 영역을 더 포함하는 정전기 방전 보호 소자.
제11 항에 있어서,
상기 제3 N+ 영역은 플로팅되는 정전기 방전 보호 소자.
입력 전압을 수신하는 제1 전압 단자;
접지되는 제2 전압 단자; 및
상기 제1 전압 단자로부터 ESD 펄스를 수신하는 경우 상기 제1 전압 단자로부터 상기 제2 전압 단자로 방전 경로를 형성하는 제1 정전기 방전 보호 소자를 포함하고,
상기 제1 정전기 방전 보호 소자는,
베이스 기판;
상기 베이스 기판 상에 배치되는 제1 P웰;
상기 베이스 기판 상에 배치되는 제2 P웰;
상기 베이스 기판 상에 배치되고 상기 제1 P웰 및 상기 제2 P웰 사이에 배치되는 N웰;
상기 제2 P웰 및 상기 N웰의 접합 영역에 형성되는 N+ 브릿지 영역;
상기 제1 P웰 및 상기 N웰의 접합 영역에 형성되는 P+ 브릿지 영역;
상기 제1 P웰에 형성되고, 제1 전압 단자에 연결되는 제1 N+ 영역;
상기 제1 P웰에 형성되고, 상기 제1 전압 단자에 연결되는 제1 P+ 영역;
상기 제2 P웰에 형성되고, 제2 전압 단자에 연결되는 제2 N+ 영역;
상기 제2 P웰에 형성되고, 상기 제2 전압 단자에 연결되는 제2 P+ 영역; 및
상기 N+ 브릿지 영역 및 상기 제2 N+ 영역 사이의 상기 제2 P웰 상에 배치되는 게이트를 포함하는 전자 디바이스.
제13 항에 있어서,
상기 입력 전압에 근거하여 변조 전압을 생성하는 입력 버퍼; 및
상기 변조 전압을 수신하는 내부 회로를 더 포함하는 전자 디바이스.
제13 항에 있어서,
전원 전압을 수신하는 제3 전압 단자; 및
상기 제1 전압 단자로부터 ESD 펄스를 수신하는 경우 상기 제1 전압 단자로부터 상기 제3 전압 단자로 방전 경로를 형성하는 제2 정전기 방전 보호 소자를 더 포함하는 전자 디바이스.
제15 항에 있어서,
일단이 상기 제3 전압 단자에 연결되고, 타단이 상기 제2 전압 단자에 연결되는 제3 정전기 방전 보호 소자를 더 포함하는 전자 디바이스.