JPS6058657A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6058657A JPS6058657A JP58166624A JP16662483A JPS6058657A JP S6058657 A JPS6058657 A JP S6058657A JP 58166624 A JP58166624 A JP 58166624A JP 16662483 A JP16662483 A JP 16662483A JP S6058657 A JPS6058657 A JP S6058657A
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回路装置に
適用して特に有効な技術に関するもので、たとえば、コ
ンプリメンタリ・ＭＯ８？ｌＩ界効果トランジスタ（Ｃ
−ＩＶＯ８ＦＥＴ）とともにバイポーラトランジスタが
一緒ＶＣＪＩｓ成された、いわゆるＢｆ−Ｃ−ＭＯ８型
論理用半導体集積回路装置における保護回路の形成技術
に利用して有効な技術に関するものである。
適用して特に有効な技術に関するもので、たとえば、コ
ンプリメンタリ・ＭＯ８？ｌＩ界効果トランジスタ（Ｃ
−ＩＶＯ８ＦＥＴ）とともにバイポーラトランジスタが
一緒ＶＣＪＩｓ成された、いわゆるＢｆ−Ｃ−ＭＯ８型
論理用半導体集積回路装置における保護回路の形成技術
に利用して有効な技術に関するものである。
周辺回路にＣ−ＭＯＳ論理回路を有する半導体集積回路
装置では、例えばそのＣ−ＭＯＢ論理回路を構成するＭ
Ｏ８電界効果トランジスタのゲート絶縁膜が静電気など
によって破壊されるのを防止するため、なんらかの保護
回路が必要となる。
装置では、例えばそのＣ−ＭＯＢ論理回路を構成するＭ
Ｏ８電界効果トランジスタのゲート絶縁膜が静電気など
によって破壊されるのを防止するため、なんらかの保護
回路が必要となる。
また、Ｃ−ＭＯ８＠理回路金回路る半導体集積回路装置
では、七〇〇−ＭＯＢ論理回路に寄生するサイリスタに
よってラッチアップ現象が生じやすい。このラッチアッ
プ現象は、上記寄生サイリスタが外部からのパルス性ノ
イズによってトリガーされることにより生ずる場合が多
い。従って、入力バク７丁回路として構成されたＣ−Ｍ
Ｏ８論理回路にそのラッチアップ現象が特に生じやすい
。
では、七〇〇−ＭＯＢ論理回路に寄生するサイリスタに
よってラッチアップ現象が生じやすい。このラッチアッ
プ現象は、上記寄生サイリスタが外部からのパルス性ノ
イズによってトリガーされることにより生ずる場合が多
い。従って、入力バク７丁回路として構成されたＣ−Ｍ
Ｏ８論理回路にそのラッチアップ現象が特に生じやすい
。
さらに、本発明者があきらかにしたところによると、入
力バク７丁回路としてのＣ−ＭＯ８論理回路において生
じるラッチアップ現象は、外部から直接侵入するパルス
性ノイズ以外に％該Ｃ−ＭＯ８論理回路の入力保護回路
から間接的に発生する一種のノイズによって生じる場合
も多いことが判明した。つ１す、入力保護回路によって
サージなどの衝撃性ノイズあるいは静電気などを吸収す
ると、その吸収の過渡時に発生ずる衝撃電位の波が周辺
の回路に影響を及は１７、これにより例えば入カッゝツ
フ丁回路としてのＣ−ＭＯ８論理回路をかなりの確率で
もって、ラッチアップ状態に至らしめることが、本発明
者によって明らかにされた。
力バク７丁回路としてのＣ−ＭＯ８論理回路において生
じるラッチアップ現象は、外部から直接侵入するパルス
性ノイズ以外に％該Ｃ−ＭＯ８論理回路の入力保護回路
から間接的に発生する一種のノイズによって生じる場合
も多いことが判明した。つ１す、入力保護回路によって
サージなどの衝撃性ノイズあるいは静電気などを吸収す
ると、その吸収の過渡時に発生ずる衝撃電位の波が周辺
の回路に影響を及は１７、これにより例えば入カッゝツ
フ丁回路としてのＣ−ＭＯ８論理回路をかなりの確率で
もって、ラッチアップ状態に至らしめることが、本発明
者によって明らかにされた。
この発明の目的は、静電破壊防止効果が高く、かつ周辺
の回Ｆ＠特にＣ−ＭＯ８論理回路にラッチアップなどの
悪影響を及ぼすことをも確実に防止できるようにした半
導体集積回路装置を提供すること（ある。また、本発明
の他の目的は、信頼度の高り″４′、導体集積回路装置
を提供することにある・この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明かになるであろう。
の回Ｆ＠特にＣ−ＭＯ８論理回路にラッチアップなどの
悪影響を及ぼすことをも確実に防止できるようにした半
導体集積回路装置を提供すること（ある。また、本発明
の他の目的は、信頼度の高り″４′、導体集積回路装置
を提供することにある・この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明かになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力あるいは出力の保護回路をグラスサージ
、マイナスサージのどちらにも対応できるように構成し
、静電破壊防止効果を高めるとともに、該保護回路とそ
の周辺の回路との間に分離層を介在させることにより、
該保護回路が例えば衝撃性のノイズを吸収した際に生じ
る周辺回路への悪影響を防ぎ、これによりラッチアップ
などの異常動作の発生をも確実に防止できるようにする
という目的を達成するものである。
、マイナスサージのどちらにも対応できるように構成し
、静電破壊防止効果を高めるとともに、該保護回路とそ
の周辺の回路との間に分離層を介在させることにより、
該保護回路が例えば衝撃性のノイズを吸収した際に生じ
る周辺回路への悪影響を防ぎ、これによりラッチアップ
などの異常動作の発生をも確実に防止できるようにする
という目的を達成するものである。
以下・この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいはａ当する部分は同一符
号で示す。本発明の具体的構成は第９図。
号で示す。本発明の具体的構成は第９図。
第１０図、第１１図に示す如くである。まず、このよう
な半導体集積回路装置を形成するためのグロセスを説明
する。
な半導体集積回路装置を形成するためのグロセスを説明
する。
２１図から第９図までは、この発明に係る半導体集積回
路装置を形成する工程図である。
路装置を形成する工程図である。
先ず、２（ｒ、 １〜９図に示す工程によって形成され
る半導体集積回路装置の概要を述べる。同図にその工程
を示す半導体集積回路装置は、ｃ −Ｍｏ ｓ論理回路
と、このＣ−ＭＯ８論理回路の入力を保護する入力保護
回路と、バイポーラトランジスタとが一緒に形成された
、いわゆるＢｉ−Ｃ−ＭＯ８型論理用半導体集積回路装
置をなす。Ｃ−ＭＯ８論理回路は、ｐチャンネルＭＯ８
電界効果トランジスタとｎチャンネルＭＯ８ｆｉ界効果
トランジスタとによって構成される。そして、その共通
ゲートは、入力保護回路を介して入力端子パッドに接続
される◎すなわち、ここでのＣ−ＭＯ８論理回路は入力
８９７７回路をなす。また、保護回路は入力端子パッド
に印加される静電気あるいは衝撃性のノイズを吸収する
。
る半導体集積回路装置の概要を述べる。同図にその工程
を示す半導体集積回路装置は、ｃ −Ｍｏ ｓ論理回路
と、このＣ−ＭＯ８論理回路の入力を保護する入力保護
回路と、バイポーラトランジスタとが一緒に形成された
、いわゆるＢｉ−Ｃ−ＭＯ８型論理用半導体集積回路装
置をなす。Ｃ−ＭＯ８論理回路は、ｐチャンネルＭＯ８
電界効果トランジスタとｎチャンネルＭＯ８ｆｉ界効果
トランジスタとによって構成される。そして、その共通
ゲートは、入力保護回路を介して入力端子パッドに接続
される◎すなわち、ここでのＣ−ＭＯ８論理回路は入力
８９７７回路をなす。また、保護回路は入力端子パッド
に印加される静電気あるいは衝撃性のノイズを吸収する
。
以下、図面に基づいて具体的九説明する。
先ず、第１図に示すように、ｐ型導電不純物が低Ｖ＾度
にドープされたｐ−型半導体（シリコン）基板１０に、
口型導電不純物か低濃度にドープさハた１１−型エビタ
ギシャル層（シ１１コン気相成長居）１２を形成する。
にドープされたｐ−型半導体（シリコン）基板１０に、
口型導電不純物か低濃度にドープさハた１１−型エビタ
ギシャル層（シ１１コン気相成長居）１２を形成する。
このとき・エビクキシャル層１２と基板１０との間の所
定個所には、ｎ型導電不純物が高濃度にドープされてい
るｎ＋型埋込層１４，１４．１４が形成される。この埋
込層１４は、後述するバイポーラトランジスＪＱｂのコ
レクタ直列抵抗を下げるためのものである。また、埋込
層１４’、１４＃は後述するが、寄生トランジスタであ
るサブストレートＰＮＰ ）ランジスタの電流増幅率を
下ける働きをする。そして、表面酸化を行って酸化膜１
５を形成する。
定個所には、ｎ型導電不純物が高濃度にドープされてい
るｎ＋型埋込層１４，１４．１４が形成される。この埋
込層１４は、後述するバイポーラトランジスＪＱｂのコ
レクタ直列抵抗を下げるためのものである。また、埋込
層１４’、１４＃は後述するが、寄生トランジスタであ
るサブストレートＰＮＰ ）ランジスタの電流増幅率を
下ける働きをする。そして、表面酸化を行って酸化膜１
５を形成する。
次に、第２図に示すように、ｐ型導電不純物を基板１０
に達するように高濃度に選択拡散してｐ＋型分離層工６
を形成する。このｐ＋型分断を層１６によってそれぞれ
電気的に隔離された領域ａｌ、ａ２．ａ３．ａ４＃；形
成さチ１．る。
に達するように高濃度に選択拡散してｐ＋型分離層工６
を形成する。このｐ＋型分断を層１６によってそれぞれ
電気的に隔離された領域ａｌ、ａ２．ａ３．ａ４＃；形
成さチ１．る。
また、ｐ銅不純物を低ｔ２度に選択拡散してｐ−型ウエ
ルエ８を形成する。（−のウェル１８は、領域ａ２のほ
ぼ全面および領域ａ３の一部にそｉｔぞれ形成される。
ルエ８を形成する。（−のウェル１８は、領域ａ２のほ
ぼ全面および領域ａ３の一部にそｉｔぞれ形成される。
さらに、領域ａ４において、ｎ＋＋埋込層１４に達する
コレクタ接続用拡散層２０を形成する。
コレクタ接続用拡散層２０を形成する。
この拡散層２０はｎ型導電不純物を高饋度に選択拡散さ
せて形成する。
せて形成する。
こノ後、第３図に示すように、ナイトライド（Ｓ１ｓＮ
４）膜２１をマスクとしてロコス酸化膜（ＬＯＧＯ８：
部分酸化膜）２２を形成する。この場合、図示は省略す
るが、各ロコス２２の下側面にはそれぞ九、ｐ型導電不
純物を薄く拡散させてなるナヤンイルストツバーが形成
される。
４）膜２１をマスクとしてロコス酸化膜（ＬＯＧＯ８：
部分酸化膜）２２を形成する。この場合、図示は省略す
るが、各ロコス２２の下側面にはそれぞ九、ｐ型導電不
純物を薄く拡散させてなるナヤンイルストツバーが形成
される。
続いて、９Ｃ４ｕに示すように、領域ａ１のほぼ全面お
よび領域ａ４のほぼ全面にｐ型導電不純物を中濃度に選
択拡散してｐ型拡散層２４を形成する。このｐ型拡散層
２４ ＋ｔ、後述するバイポーラトランジス４ Ｑ ｌ
）のベース領域を；ｚすヘクソノ拡散濃度が定められて
いる。
よび領域ａ４のほぼ全面にｐ型導電不純物を中濃度に選
択拡散してｐ型拡散層２４を形成する。このｐ型拡散層
２４ ＋ｔ、後述するバイポーラトランジス４ Ｑ ｌ
）のベース領域を；ｚすヘクソノ拡散濃度が定められて
いる。
領域ａ４Ｖｃ形成されＪ−ｐ型拡散層２４は後述するバ
イポーラトランジノ／Ｉ Ｑ ｂσ）ベース領域となる
。
イポーラトランジノ／Ｉ Ｑ ｂσ）ベース領域となる
。
寸だ・領域ａ１に形成さｉｔたｐ型拡散層２４は、それ
自体が所定の抵抗値をもつ抵抗ＢＲとして慣能し、また
ｎ−型エピタキシャル層１２とともにｐｎ接合による一
種のダイオードＤＩを形成する。
自体が所定の抵抗値をもつ抵抗ＢＲとして慣能し、また
ｎ−型エピタキシャル層１２とともにｐｎ接合による一
種のダイオードＤＩを形成する。
次に、第５図に示すように、領域３３において・ｎ−ｆ
ｌエビクキシャル層１２部分の表面および上記ｐ−型タ
ウエル１８部分表面にそれぞれゲート酸化膜２６を形成
する。そして、そのゲート酸化膜２６の上に例えば多結
晶シリコンからなるゲート電極２８をそれぞれ堆積させ
る。
ｌエビクキシャル層１２部分の表面および上記ｐ−型タ
ウエル１８部分表面にそれぞれゲート酸化膜２６を形成
する。そして、そのゲート酸化膜２６の上に例えば多結
晶シリコンからなるゲート電極２８をそれぞれ堆積させ
る。
この後、第６図に示すように、領域ａ３のｎ″′！エピ
タキシャル層１２側にｐ型導電不純物が高濃度に選択拡
散されてなる耐型拡散層３０を形成する。このｐ＋型型
数散層３０、上記ゲート電極２８とロコス２２の間のエ
ピタキシャルｆｆｆｉｘ２ｆａ分に自己整合的に拡散・
形成される。そして、このｐ＋型型数散層３０ｐチャン
ネルＭＯ８ｉ界効果トランジスタＱｐのドレイン領域お
よびソース領域をなす。
タキシャル層１２側にｐ型導電不純物が高濃度に選択拡
散されてなる耐型拡散層３０を形成する。このｐ＋型型
数散層３０、上記ゲート電極２８とロコス２２の間のエ
ピタキシャルｆｆｆｉｘ２ｆａ分に自己整合的に拡散・
形成される。そして、このｐ＋型型数散層３０ｐチャン
ネルＭＯ８ｉ界効果トランジスタＱｐのドレイン領域お
よびソース領域をなす。
噴だ、第７図に示すように、領域ａ３のｐ−型ウェル１
８の部分、 領域ａ ２のｐ−型ウェル】８の部分、お
よび領域ａ４のｐ型拡散層２４の部分にそれぞれ、ｎ型
導電不純物が高濃度に選択拡散されてなるｎ＋型型数散
層３２形成する。
８の部分、 領域ａ ２のｐ−型ウェル】８の部分、お
よび領域ａ４のｐ型拡散層２４の部分にそれぞれ、ｎ型
導電不純物が高濃度に選択拡散されてなるｎ＋型型数散
層３２形成する。
ここで、領域ａ３の１１＋型拡散層３２は、上記グー）
ｆｆｌ［ｊｚｓとロコス２２のＩｌｌのウェル１８部分
に自己整合的に拡散−形成される。そして、このｎ＋型
型数散層３２ｎチャンネルＭＯ８電界効果トランジスタ
Ｑｎのドレイン領域およびソース領域をなす。
ｆｆｌ［ｊｚｓとロコス２２のＩｌｌのウェル１８部分
に自己整合的に拡散−形成される。そして、このｎ＋型
型数散層３２ｎチャンネルＭＯ８電界効果トランジスタ
Ｑｎのドレイン領域およびソース領域をなす。
領域ａ２のｎ＋型型数散層３２該領域ａ２に既に形成博
りているｐ−型ウェル１８との間にｐｎ接合による一種
のダイオードＤ２を形成する。
りているｐ−型ウェル１８との間にｐｎ接合による一種
のダイオードＤ２を形成する。
領域ａ４の拡散層３２は、ベース領域をなすｐ型拡散Ｒ
２４内に形成されることにより、バイポーラトランジス
タＱｂのエミ、／り領域をなす。
２４内に形成されることにより、バイポーラトランジス
タＱｂのエミ、／り領域をなす。
以上のようにして、領域ａｌに抵抗ＢＲとダイオードＤ
１が、領域２にはダイオードＤ２が、領域ａ３にはｐチ
ャンネルＭ ＯＳ ′ｗ！、界効果トランジスタＱｐと
ｎチャンネルＭ ＯＳ 電界効果トランジスタＱｎが、
領域ａ４にはｎｐｎ 型バイポーラトランジスタＱｂが
それぞれ形成さｉＬる。そして、各領域８１ ｈ ａ
２ 、８３ ＊ ３４はそれぞれｐ＋＋分離層１６によ
って隔部されている。
１が、領域２にはダイオードＤ２が、領域ａ３にはｐチ
ャンネルＭ ＯＳ ′ｗ！、界効果トランジスタＱｐと
ｎチャンネルＭ ＯＳ 電界効果トランジスタＱｎが、
領域ａ４にはｎｐｎ 型バイポーラトランジスタＱｂが
それぞれ形成さｉＬる。そして、各領域８１ ｈ ａ
２ 、８３ ＊ ３４はそれぞれｐ＋＋分離層１６によ
って隔部されている。
この後、第８図に示すように全面にＰＳＧ（＋＋ン・シ
リケートガラス）の絶縁膜３４をデボジ。
リケートガラス）の絶縁膜３４をデボジ。
トし、続いてその絶縁膜３４の一部にコンタクト部を開
窓する。
窓する。
そして、第９図に示すように、アルミニウムによる配線
３６を設けて、電極の取出しおよび配線を行なう。領域
ａ３に形成さうまた２つのＭＯ８電界効果トランジス４
１Ｑｐ、Ｑｎは配線３６によってＣ−Ｍ ＯＳ論理回路
（インバータ）を構成する。
３６を設けて、電極の取出しおよび配線を行なう。領域
ａ３に形成さうまた２つのＭＯ８電界効果トランジス４
１Ｑｐ、Ｑｎは配線３６によってＣ−Ｍ ＯＳ論理回路
（インバータ）を構成する。
このＣ−ＭＯ８論理回路は、後述するように１入力端子
パツドと内部回路との間に位置する入力バッファ回路を
なす。
パツドと内部回路との間に位置する入力バッファ回路を
なす。
この後、パシベーション膜を形成して一連の工程が終わ
る。
る。
なお、Ｄｐ、Ｇｐ、ＳｐはｐチャンネルＭＯ８電界効果
トランジスタＱｐのドレイン、ゲート。
トランジスタＱｐのドレイン、ゲート。
ソースをそれぞれ示す。同様に、０口、Ｇｎ。
ＳｎはｎチャンネルＭ０８＠界効果トランジスタＱｎの
ドレイン、ゲート、ソースをそれぞれ示す。
ドレイン、ゲート、ソースをそれぞれ示す。
また、Ｂ、Ｅ、ＣはバイポーラトランジスタＱｂのベー
ス、エミック、コレクタをそれぞｈ 示す。
ス、エミック、コレクタをそれぞｈ 示す。
＠ １０図は第９図に示した部分の平面レイアウト状態
の一例を示す。
の一例を示す。
また、第１１図は第９図および第１０図に示した部分の
回路図を示す。
回路図を示す。
！９，１０．Ｉｆ図に互い符号を対応させて示すように
、入力端子パッドＰｉｎは、領域ａｌ。
、入力端子パッドＰｉｎは、領域ａｌ。
ａ２をそれぞれ経て、領域ａ３に形成した２つのＭＯＳ
［界効果トランジスタＱｐ 、Ｑｌｃ接続される。
［界効果トランジスタＱｐ 、Ｑｌｃ接続される。
このとき、領域ａｌでは、ｐ型拡散層２４による抵抗Ｂ
Ｒが直列に介在する。さらに、その抵抗ＢＲにはダイオ
ードＤ１のアノード側が分布状に接続している。このダ
イオードＤｌのカッ−）”側をなすｎ−型エピタキシャ
ル層１２はプラス側電源電位ｖｄｄに接続されている。
Ｒが直列に介在する。さらに、その抵抗ＢＲにはダイオ
ードＤ１のアノード側が分布状に接続している。このダ
イオードＤｌのカッ−）”側をなすｎ−型エピタキシャ
ル層１２はプラス側電源電位ｖｄｄに接続されている。
寸だ、領域ａ２では、ｐ−型ウエルエ８とｒ１４゛型拡
散層３２によるダイオードＤ２のカソード側が接続して
いる。このダイオードＤ２のアノード側となるｐ−型ウ
ェル１８は接続電位あるいはマイナス側電源電位に接続
されている。
散層３２によるダイオードＤ２のカソード側が接続して
いる。このダイオードＤ２のアノード側となるｐ−型ウ
ェル１８は接続電位あるいはマイナス側電源電位に接続
されている。
以上により、領域ａｌ 、ａ２には・抵抗ＢＲ・ダイオ
ードＤＩ、Ｄ２による一種の電圧クランプ回路が構成さ
れている。そして、このクランプ回路が高圧静電気ある
いはサージ電圧などの異常電圧を吸収する入力保護回路
をなしている。
ードＤＩ、Ｄ２による一種の電圧クランプ回路が構成さ
れている。そして、このクランプ回路が高圧静電気ある
いはサージ電圧などの異常電圧を吸収する入力保護回路
をなしている。
ところで、上述した入力保護回路が形成される領域ａｌ
、ａ２は、その周囲にｐ＋型仕分離層１６形成されて
いる。この分離Ｒ１６はｐ−聾基板１０に達することに
より接地電位あるいはマイナス側電位に固定されている
。従って・領域ａｌ。
、ａ２は、その周囲にｐ＋型仕分離層１６形成されて
いる。この分離Ｒ１６はｐ−聾基板１０に達することに
より接地電位あるいはマイナス側電位に固定されている
。従って・領域ａｌ。
ａ２が例えば高いサージ電圧を吸収することにより該領
域ａｔ、ａ２の全体の電位が過渡的に上昇しても、その
電位の上昇は上記ｐ＋型仕分離層６にて吸収・遮蔽され
、この結果、周辺の論理回路に悪影響が及ぶのが確実に
防止される。この実施例では、入力バッファ回路として
の上記Ｃ−ＭＯ８論理回路が入力保護回路に近接してい
るが、その入力保護回路が形成されている領域ａｌ、ａ
２とＣ−Ｍ ＯＳ論理回路が形成されている領域ａ３と
の間には上記ｐ＋壓分離層１６が介在している。
域ａｔ、ａ２の全体の電位が過渡的に上昇しても、その
電位の上昇は上記ｐ＋型仕分離層６にて吸収・遮蔽され
、この結果、周辺の論理回路に悪影響が及ぶのが確実に
防止される。この実施例では、入力バッファ回路として
の上記Ｃ−ＭＯ８論理回路が入力保護回路に近接してい
るが、その入力保護回路が形成されている領域ａｌ、ａ
２とＣ−Ｍ ＯＳ論理回路が形成されている領域ａ３と
の間には上記ｐ＋壓分離層１６が介在している。
これにより、そのＣ−ＭＯ８論理回路にザイリスタが寄
生していても、この寄生サイ１１スタをトリガーするよ
うな異常電位が領域ａ３内に浸入することは確実に阻止
される。この結果、寄生サイリスクのトリガーによるラ
ッチアリプの発生が確実？・で防止される。
生していても、この寄生サイ１１スタをトリガーするよ
うな異常電位が領域ａ３内に浸入することは確実に阻止
される。この結果、寄生サイリスクのトリガーによるラ
ッチアリプの発生が確実？・で防止される。
なお、上記ｐ＋型分Ｈ層１６は、入力保護回路が形成さ
、れる領域ａｌ、ａ２を完全に囲繞するものでなくても
よく、入力保護回路の全体あるいはその一部の素子を部
分的に囲むもの、またはこれらが形成される領域ａｌ、
ａ２と上記Ｃ−ＭＯ８論理回Ｐ？Ｊボ形成される領域ａ
３のｎｌに部分的に介在するものであっても十分である
。また、領域ａｌ＋３２ の基板とエピタキシャル層と
の間にＩＩ＋埋込層１４，１４が形成されているため、
ｐウェル（６るいはベース）、エビクキシャル号、基板
で構成される寄生トランジスタ（ザブストレートＰＮＰ
）ランジスタ）の電流増幅率を下り“ることかできる
。それゆえ雑音源となる寄生トランジスタの動作を防止
するととができ、さらに周辺の論理回路に悪影響が及ぶ
のを確実に防止するという効果が得られる。
、れる領域ａｌ、ａ２を完全に囲繞するものでなくても
よく、入力保護回路の全体あるいはその一部の素子を部
分的に囲むもの、またはこれらが形成される領域ａｌ、
ａ２と上記Ｃ−ＭＯ８論理回Ｐ？Ｊボ形成される領域ａ
３のｎｌに部分的に介在するものであっても十分である
。また、領域ａｌ＋３２ の基板とエピタキシャル層と
の間にＩＩ＋埋込層１４，１４が形成されているため、
ｐウェル（６るいはベース）、エビクキシャル号、基板
で構成される寄生トランジスタ（ザブストレートＰＮＰ
）ランジスタ）の電流増幅率を下り“ることかできる
。それゆえ雑音源となる寄生トランジスタの動作を防止
するととができ、さらに周辺の論理回路に悪影響が及ぶ
のを確実に防止するという効果が得られる。
さらに・上記ｐ＋型仕分離層６は、半導体県債回路装置
が、いわゆるＢｉ−Ｃ−ＭＯＳ型のものであれば、特別
な工程を別に行なわずとも、バイポーラトランジスタを
形成する工程たとえば、分離層拡散工程、ベース拡散工
程によって同時に形成することができる。これにより、
工程を増すことなく、う、ノチアップなどの異常動作を
確実に防止するための構成を簡単に得ることができる。
が、いわゆるＢｉ−Ｃ−ＭＯＳ型のものであれば、特別
な工程を別に行なわずとも、バイポーラトランジスタを
形成する工程たとえば、分離層拡散工程、ベース拡散工
程によって同時に形成することができる。これにより、
工程を増すことなく、う、ノチアップなどの異常動作を
確実に防止するための構成を簡単に得ることができる。
同様に、上記入力保護回路も、Ｃ−ＭＯ８論理回路の形
成工程とバイポーラトランジスタの形成工程をそのまま
利用して簡単に形成することができる。
成工程とバイポーラトランジスタの形成工程をそのまま
利用して簡単に形成することができる。
ｆｉ＋ 入力あるいは出力の保護回路が形成式台、る領
域と周辺回路が形成される領域との間に分離層を介在さ
せることＫより、その保憔回路から発生する。７４常電
位が周辺回路に悪影響を及ｅユ′さなくなり、こす１に
よりラッチアップなどの異常動作を確実に防止すること
ができるという効果が得られる。
域と周辺回路が形成される領域との間に分離層を介在さ
せることＫより、その保憔回路から発生する。７４常電
位が周辺回路に悪影響を及ｅユ′さなくなり、こす１に
よりラッチアップなどの異常動作を確実に防止すること
ができるという効果が得られる。
（２）領域”Ｉ＊ａｌの基板とエビタギシャル居との間
に１１”埋込／１Ｆ４１４’、１４“が形成されている
ため、寄生サブストレー）ＰＮＰ）ランジスタが動作せ
ず周辺の論理回路に悪影響がおよぶのを確実に防止でき
る。
に１１”埋込／１Ｆ４１４’、１４“が形成されている
ため、寄生サブストレー）ＰＮＰ）ランジスタが動作せ
ず周辺の論理回路に悪影響がおよぶのを確実に防止でき
る。
（３）Ｍ ＯＳ電界効果トランジスタとバイポーラトラ
ンジスタが一緒に形成される、いわゆるＢｉ−Ｃ−ＭＯ
Ｓ型の半導体集積回路装置では、上記保護回路および分
離層をＣ−ＭＯ８論騨回路の形成工程およびバイポーラ
トランジスタの形成工程をそのまま利用して形成するこ
とができ、これにより工程を増すことなくラッチアップ
なとの防止に有効な手段を簡単に構成することができる
。
ンジスタが一緒に形成される、いわゆるＢｉ−Ｃ−ＭＯ
Ｓ型の半導体集積回路装置では、上記保護回路および分
離層をＣ−ＭＯ８論騨回路の形成工程およびバイポーラ
トランジスタの形成工程をそのまま利用して形成するこ
とができ、これにより工程を増すことなくラッチアップ
なとの防止に有効な手段を簡単に構成することができる
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものでなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。例えば、上記分離層は
拡散層以外のものによって形成したものであってもよい
。また、上記人力保膜回路の一部をなす抵抗Ｂ Ｒは例
えば多結晶シリコンで構成することもできる。
具体的に説明したが、この発明は上記実施例に限定され
るものでなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。例えば、上記分離層は
拡散層以外のものによって形成したものであってもよい
。また、上記人力保膜回路の一部をなす抵抗Ｂ Ｒは例
えば多結晶シリコンで構成することもできる。
以上の説明では主として本発明者によってなさ幻だ発明
をその荷車となった利用分野であるＢｉ−ｃ−Ｍｏｓ型
論理用半導体祭黄回路装置の入力保時回路形成技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、アナログ回路を有する半導体ガＳ費
回路装置における誤動作防止技術などにも適用できる。
をその荷車となった利用分野であるＢｉ−ｃ−Ｍｏｓ型
論理用半導体祭黄回路装置の入力保時回路形成技術に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、アナログ回路を有する半導体ガＳ費
回路装置における誤動作防止技術などにも適用できる。
少なくとも周辺に保饅回路を有し、かつこの保順回路か
ら動作の悪影響を受ける回路を有するという争件のもの
には適用できる。
ら動作の悪影響を受ける回路を有するという争件のもの
には適用できる。
第１図はこの発明に係る半導体集積回路装置の形成に使
用されるために予備加工された半導体基体の一部を示す
断面図、 第２図はｊ’？＜１図の半導体基体に分離層およびウェ
ルを形成した状態を示す断面図、 第３図は第２図の半導体基体にロコスを形成した状態を
示す断面図、 第４図は第３図の半導体基体にベース領域をなす拡散層
を形成した状態を示す断面図、第５図は１８４図の半導
体基体にゲート酸化膜およびゲート電極を形成した状態
を示す断面図、第６図は第５図の半導体基体にｐチャン
ネルＭｏｓ電界効果トランジスタのドレイン領域および
ソース領域をなす拡散層を形成した状態を示す断面図、 第７図は第６図の半導体基体にｎチャンネルＭＯ８電界
効果トランジスタのドレイン領域およびソース領域とバ
イポーラトランジスタのエミ、ツタ領域をなす拡散層を
それぞれ形成した状態を示す断面図、 第８図は半導体基体表面に形成さチ１．たＰＳＧ絶縁膜
にコンタクト部を開窓した状態を示す断１０１図、第９
図はアルミニウムによるＴｒＬ極取出しカ、【び配線を
行なった状態を示す断面図、 ｆｒ、 ｌ ０図は第９図に示す部分の平面レイアウト
状態の一例を示す因、 第１１図は第９図に示す部分の回路図である。 １０・・・ｐ−型半導体基体、１２・・・ｎ−型エビク
キシャル層、” ４＃ ” ４’ ｅ １４”・ｎ”
型埋込層、１６・・ｐ＋＋分離層、Ｊ８・・・ｐ−型ウ
ェル、２０・・・コレクタ接続用ｎ＋型拡散層、２１・
・・ナイトライド膜、２２・・・ロコス（部分酸化膜）
・２４・・ｐ型拡散層、２６・・・ゲート酸化膜、２８
・・：ケート電極、３０・・ｐ＋型型数散層３２・・ｆ
１＋型＋散層、３４・・・ＰＳＧ（リン・シリケートガ
ラス）絶縁膜、３６・・アルミニウム配置ｌａｌ、ａ２
・・保胚回路形成領域、ａ３・・・Ｃ−ＭＯ８論理回路
形成領域、ａ４・・・バイポーラトランジス４′形成領
域、Ｑ ｌ）・・ｐチャンネルＭＯ８電界効果トランジ
スタ、０口・・ｎチャンネルＭ ＯＳ ｉｌ界効果ｌ・
ランジスタ、Ｑ ｂ −ｎｐｎ型バイポーラトランジス
タ、Ｄｐ 。 Ｄ ｎ−＝ドレイン、Ｑｐ、Ｇｎ−ゲート、ｓｐ。 Ｓｎ・・・ソース、Ｄｌ、Ｄ２・・・保獲回路を構成す
る素子（ダイオード）、ＢＲ・・・保獲回路を構成する
素子（抵抗）、Ｂ・・・ベース、Ｃ・・・コレクタ、Ｅ
・・エミッタ。 第１１図 Ｖα （ ４
用されるために予備加工された半導体基体の一部を示す
断面図、 第２図はｊ’？＜１図の半導体基体に分離層およびウェ
ルを形成した状態を示す断面図、 第３図は第２図の半導体基体にロコスを形成した状態を
示す断面図、 第４図は第３図の半導体基体にベース領域をなす拡散層
を形成した状態を示す断面図、第５図は１８４図の半導
体基体にゲート酸化膜およびゲート電極を形成した状態
を示す断面図、第６図は第５図の半導体基体にｐチャン
ネルＭｏｓ電界効果トランジスタのドレイン領域および
ソース領域をなす拡散層を形成した状態を示す断面図、 第７図は第６図の半導体基体にｎチャンネルＭＯ８電界
効果トランジスタのドレイン領域およびソース領域とバ
イポーラトランジスタのエミ、ツタ領域をなす拡散層を
それぞれ形成した状態を示す断面図、 第８図は半導体基体表面に形成さチ１．たＰＳＧ絶縁膜
にコンタクト部を開窓した状態を示す断１０１図、第９
図はアルミニウムによるＴｒＬ極取出しカ、【び配線を
行なった状態を示す断面図、 ｆｒ、 ｌ ０図は第９図に示す部分の平面レイアウト
状態の一例を示す因、 第１１図は第９図に示す部分の回路図である。 １０・・・ｐ−型半導体基体、１２・・・ｎ−型エビク
キシャル層、” ４＃ ” ４’ ｅ １４”・ｎ”
型埋込層、１６・・ｐ＋＋分離層、Ｊ８・・・ｐ−型ウ
ェル、２０・・・コレクタ接続用ｎ＋型拡散層、２１・
・・ナイトライド膜、２２・・・ロコス（部分酸化膜）
・２４・・ｐ型拡散層、２６・・・ゲート酸化膜、２８
・・：ケート電極、３０・・ｐ＋型型数散層３２・・ｆ
１＋型＋散層、３４・・・ＰＳＧ（リン・シリケートガ
ラス）絶縁膜、３６・・アルミニウム配置ｌａｌ、ａ２
・・保胚回路形成領域、ａ３・・・Ｃ−ＭＯ８論理回路
形成領域、ａ４・・・バイポーラトランジス４′形成領
域、Ｑ ｌ）・・ｐチャンネルＭＯ８電界効果トランジ
スタ、０口・・ｎチャンネルＭ ＯＳ ｉｌ界効果ｌ・
ランジスタ、Ｑ ｂ −ｎｐｎ型バイポーラトランジス
タ、Ｄｐ 。 Ｄ ｎ−＝ドレイン、Ｑｐ、Ｇｎ−ゲート、ｓｐ。 Ｓｎ・・・ソース、Ｄｌ、Ｄ２・・・保獲回路を構成す
る素子（ダイオード）、ＢＲ・・・保獲回路を構成する
素子（抵抗）、Ｂ・・・ベース、Ｃ・・・コレクタ、Ｅ
・・エミッタ。 第１１図 Ｖα （ ４
Claims (1)
- 【特許請求の範囲】 ■１周辺回路にＣ−ＭＯ８論理回路を有するとともに、
該Ｃ−ＭＯ８論理回路の入力あるいは出力の保護回路を
有する半導体集積回路装置であって、上記保護回路と上
記Ｃ−ＭＯＢ論理回路との間に分離層を介在させたこと
を特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置には、ｃ −Ｍ ｏ ｓ論
理回路とともにバイポーラトランジスタが一緒に形成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166624A JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166624A JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058657A true JPS6058657A (ja) | 1985-04-04 |
| JPH0478018B2 JPH0478018B2 (ja) | 1992-12-10 |
Family
ID=15834739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166624A Granted JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165354A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62252163A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electronics Corp | 半導体集積回路 |
| US4980746A (en) * | 1988-04-29 | 1990-12-25 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| US5932914A (en) * | 1996-07-25 | 1999-08-03 | Nec Corporation | Semiconductor protection device formed inside a well having contact with a buried layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS55146944A (en) * | 1979-02-15 | 1980-11-15 | Texas Instruments Inc | Method of fabricating monolithic integrated microelectronic semiconductor circuit |
| JPS5612766A (en) * | 1979-07-11 | 1981-02-07 | Toshiba Corp | Input protective device for complementary insulation gate field-effect transistor |
-
1983
- 1983-09-12 JP JP58166624A patent/JPS6058657A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS55146944A (en) * | 1979-02-15 | 1980-11-15 | Texas Instruments Inc | Method of fabricating monolithic integrated microelectronic semiconductor circuit |
| JPS5612766A (en) * | 1979-07-11 | 1981-02-07 | Toshiba Corp | Input protective device for complementary insulation gate field-effect transistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165354A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62252163A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electronics Corp | 半導体集積回路 |
| US4980746A (en) * | 1988-04-29 | 1990-12-25 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| US5932914A (en) * | 1996-07-25 | 1999-08-03 | Nec Corporation | Semiconductor protection device formed inside a well having contact with a buried layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478018B2 (ja) | 1992-12-10 |
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