TWI817861B - 靜電放電保護裝置 - Google Patents
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Abstract
一種靜電放電保護裝置，包括半導體基板、磊晶層、第一至第三井區、以及第一至第六摻雜區。磊晶層位於半導體基板上。第一至第三井區皆設置在磊晶層中。第三井區位於第一井區與第二井區之間。第一與第二摻雜區設置在第一井區上。第三與第四摻雜區設置在第二井區上。第五摻雜區設置在第三井區上，且第六摻雜區設置在第五摻雜區中。第三井區、第五摻雜區、以及第六摻雜區具有相同的導電類型。第一與第二摻雜區耦接一接合墊，以及第三與第四摻雜區耦接一接地端。當在接合墊上發生一靜電放電事件時，在接合墊與接地端之間形成一放電路徑。
Description
本發明是有關於一種靜電放電（Electrostatic Discharge，ESD）保護裝置，特別是有關於一種雙向靜電放電保護裝置。
隨著積體電路的半導體製程的發展，半導體元件尺寸已縮小至次微米階段，以增進積體電路的性能以及運算速度，但元件尺寸的縮減，卻出現了一些可靠度的問題，尤以積體電路對靜電放電(Electrostatic Discharge，ESD)的防護能力影響最大。因此，在此技術領域中，需要能有效提供靜電放電路徑的裝置。
本發明提出一種靜電放電保護裝置。此靜電放電保護裝置包括一半導體基板、一磊晶層、一第一井區、一第二井區、一第三井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第五摻雜區、以及一第六摻雜區。半導體基板具有一第一導電類型。磊晶層位於半導體基板上，且具有第一導電類型。第一井區設置在磊晶層中，且具有第一導電類型。第二井區設置在磊晶層中，且具有第一導電類型。第三井區設置在磊晶層中，且位於第一井區與第二井區之間。第三井區具有相反於第一導電類型的一第二導電類型。第一摻雜區設置在第一井區上，且具有該第一導電類型。第二摻雜區設置在第一井區上，且第二摻雜區具有第二導電類型。第三摻雜區設置在第二井區上，且具有第一電類型。第四摻雜區設置在第二井區上，且具有第二導電類型。第五摻雜區設置在第三井區上，且具有第二導電類型。第六摻雜區設置在第五摻雜區中，且具有第二導電類型。第一摻雜區與第二摻雜區耦接一接合墊，以及第三摻雜區與第四摻雜區耦接一接地端。當在接合墊上發生一靜電放電事件時，在接合墊與接地端之間形成一放電路徑。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係表示根據本發明一實施例的靜電放電（Electrostatic Discharge，ESD）保護裝置的剖面示意圖。參閱第1圖，靜電放電保護裝置1是一雙向靜電放電保護裝置。當在接合墊10上發生一靜電放電事件時，靜電放電保護裝置1提供在從接合墊10至接地端TGND的方向上的放電路徑或者提供在從接地端TGND至接合墊10的方向上的放電路徑。靜電放電保護裝置1包括一半導體基板100、一磊晶層101、一埋藏層102、井區103~106、摻雜區107~112、隔離物113~116、以及閘極結構117與118。摻雜區107與108以及閘極結構117耦接接合墊10，且摻雜區109與110以及閘極結構118耦接接地端TGND。
在此實施例中，半導體基板100可為矽基板。在本發明其他實施例中，可利用鍺化矽（SiGe）、塊狀半導體（bulk semiconductor）、應變半導體（strained semiconductor）、化合物半導體（compound semiconductor），或其他常用之半導體基板。在實施例中，半導體基板100可植入P型或N型摻雜物，以針對設計需求改變其導電類型。在第1圖的本實施例中，半導體基板100具有例如為P型的一第一導電類型。
參閱第1圖，磊晶層101形成在半導體基板100上。在此實施例中，磊晶層101的導電類型為P型（第一導電類型）。埋藏層102設置在磊晶層101與半導體基板100之間的界面119上。在此實施例中，埋藏層102具有例如為N型的一第二導電類型。
如第1圖所示，井區103~106設置在晶磊層101中。在此實施例中，井區103與104的導電類型為P型（第一導電類型），且井區105與106的導電類型為N型（第二導電類型）。為了能清楚說明井區103~106的配置與導電類型，在下文中，井區103與104稱為P型井區，而井區105與106稱為N型井區。參閱第1圖，P型井區103設置在N型井區105與106之間，且N型井區106設置P型井區103與104之間。P型井區103的底面、N型井區105的底面、以及N型井區106的底面皆與埋藏層102連接。
參閱第1圖，摻雜區107與108皆設置在P型井區103上。參閱第1圖，摻雜區107鄰近N型井區105，而摻雜區108鄰近N型井區106。摻雜區107與108耦接接合墊10。在此實施例中，摻雜區107的導電類型為P型且可作為P型重摻雜（P+）區，此外，摻雜區108的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區107與108的配置與導電類型，在下文中，摻雜區107稱為P型摻雜區，而摻雜區108稱為N型摻雜區。
如第1圖所示，摻雜區109與110皆設置在P型井區104上。參閱第1圖，摻雜區110鄰近N型井區106，而摻雜區109遠離N型井區106。摻雜區109與110耦接接地端TGND。在此實施例中，摻雜區109的導電類型為P型且可作為P型重摻雜（P+）區，此外，摻雜區110的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區109與110的配置與導電類型，在下文中，摻雜區109稱為P型摻雜區，而摻雜區110稱為N型摻雜區。
參閱第1圖，摻雜區111設置在N型井區106上。摻雜區112設置在摻雜區111中，且摻雜區112的邊界被摻雜區111包圍。在此實施例中，摻雜區111的導電類型為N型且可作為N型摻雜飄移（N-type dropped drift，NDD）區，此外，摻雜區112的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區111與112的配置與導電類型，在下文中，摻雜區111稱為NDD區，而摻雜區112稱為N型摻雜區。NDD區111具有彼此相對的兩個側壁W111A以及W111B。在第1圖的實施例中，NDD區111由N型井區106朝向P型井區103延伸，使得NDD區111的側壁W111A接觸P型井區103，同時，NDD區111由N型井區106朝向P型井區104延伸，使得NDD區111的側壁W111B接觸P型井區104。因此可知，NDD區111設置在P型井區103與104以及N型井區106上。詳細來說，NDD區111與N型井區106完全重疊，NDD區111與P型井區103部分重疊，且NDD區111也與P型井區104部分重疊。
如第1圖所示，隔離物113~116設置在磊晶層101上。在此實施例中，隔離物113~116可以是淺溝槽隔離物（shallow trench isolator，STI）。參閱第1圖，隔離物113完全覆蓋N型井區105並部分覆蓋P型井區103，隔離物114設置在P型摻雜區107與N型摻雜區108之間，隔離物115設置在P型摻雜區109與N型摻雜區110之間，隔離物116部分覆蓋P型井區104。
參閱第1圖，閘極結構117與118分別設置在P型井區103與104上。閘極結構117位於N型摻雜區108與NDD區111之間，且耦接接合墊10。閘極結構118位於N型摻雜區110與NDD區111之間，且耦接接地端TGND。在本發明實施例中，閘極結構117與118各自可由一下層之閘極絕緣層和一上層之閘極層所構成。在一實施例中，上述的閘極絕緣層可包括例如氧化物（oxide）、氮化物（nitride）、氮氧化物（oxynitride）、碳氧化物（oxycarbide）或其組合等常用的介電材料。在其他實施例中，上述的閘極絕緣層也可包括氧化鋁（aluminum oxide，Al
2O
3）、氧化鉿（hafnium oxide，HfO
2）、氮氧化鉿（hafnium oxynitride，HfON）、矽酸鉿（hafnium silicate，HfSiO
4）、氧化鋯（zirconium oxide，ZrO
2）、氮氧化鋯（zirconium oxynitride，ZrON）、矽酸鋯（zirconium silicate，ZrSiO
4）、氧化釔（yttrium oxide，Y
2O
3）、氧化鑭（lanthalum oxide，La
2O
3）、氧化鈰（cerium oxide，CeO
2）、氧化鈦（titanium oxide，TiO
2）、氧化鉭（tantalum oxide，Ta
2O
5）或其組合等高介電常數（high-k，介電常數大於8）之介電材料。此外，在一實施例中，上述的閘極層可包括矽或多晶矽（polysilicon）。在其他實施例中，閘極層係包括非晶矽（amorphous silicon）。
第2圖係表示靜電放電保護裝置1的等效電路示意圖。如第2圖所示，靜電放電保護裝置1的等效電路包括等效元件20~24。同時參閱第1圖以及第2圖，P型摻雜區107、P型井區103、N型的埋藏層102、N型井區106、P型井區104、以及P型摻雜區109共同構成P型-N型-P型接面雙載子電晶體（PNP bipolar junction transistor，PNP BJT）20，其中，P型摻雜區107與P型井區103作為PNP BJT 20的第一集/射極，N型的埋藏層102與N型井區106作為PNP BJT 20的基極，且P型井區104與P型摻雜區109作為PNP BJT 20的第二集/射極。PNP BJT 20的第一集/射極耦接接合墊10，且PNP BJT 20的第二集/射極耦接接地端TGND。PNP BJT 20的第一集/射極與第二集/射極各自作為集極或射極係取決於在接合墊10上靜電放電事件所引起的電壓的極性（正極性靜電放電事件或負極性靜電放電事件）。因此，在第2圖中，PNP BJT 20以實心箭頭和空心箭頭來分別表示在上述電壓的不同極性情況下的射極，詳細內容將於後文中敘述。
N型摻雜區108、P型井區103、NDD區111、與N型摻雜區112共同構成N型-P型-N型接面雙載子電晶體（NPN bipolar junction transistor，NPN BJT）21，其中，N型摻雜區108作為NPN BJT 21的射極，P型井區103作為NPN BJT 21的基極，且NDD區111與N型摻雜區112作為NPN BJT 21的集極。N型摻雜區110、P型井區104、NDD區111、與N型摻雜區112共同構成NPN BJT 22，其中，N型摻雜區110作為NPN BJT 22的射極，P型井區103作為NPN BJT 22的基極，且NDD區111與N型摻雜區112作為NPN BJT 22的集極。參閱第2圖，根據第1圖的結構，NPN BJT 21的射極與基極耦接接合墊10，NPN BJT 21的集極、PNP BJT 20的基極、與NPN BJT 22的集極共同耦接於節點N20，NPN BJT 22的射極與基極耦接接地端TGND。節點N20對應於在第1圖中其導電類型為N型且彼此連接的N型的埋藏層102、N型井區106、NDD區111、與N型摻雜區112。
參閱第1圖以及第2圖，N型摻雜區108、閘極結構117、與N型摻雜區112共同構成N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體23，其中，N型摻雜區108作為NMOS電晶體23的源極，閘極結構117作為NMOS電晶體23的閘極，且N型摻雜區112作為NMOS電晶體23的汲極。N型摻雜區110、閘極結構118、與N型摻雜區112共同構成NMOS電晶體24，其中，N型摻雜區110作為NMOS電晶體24的源極，閘極結構118作為NMOS電晶體24的閘極，且N型摻雜區112作為NMOS電晶體24的汲極。參閱第2圖，根據第1圖的結構，NMOS電晶體23的閘極與源極耦接接合墊10，NMOS電晶體的23汲極與NMOS電晶體24的汲極耦接節點N20，且NMOS電晶體24的閘極與源極耦接接地端TGND。
參閱第1圖，當在接合墊10上發生一靜電放電事件以引起一正電壓時（或者，當在接合墊10上發生一正極性靜電放電事件時），接合墊10、P型摻雜區107、P型井區103、NDD區111、N型摻雜區112、P型井區104、N型摻雜區110、以及接地端TGND形成一放電路徑，使得接合墊10上的靜電電荷經由此放電路徑傳導至接地端TGND。也就是，上述放電路徑係從接合墊10經由一P-N-P-N接面而最後至接地端TGND。以靜電放電保護裝置1的等效電路的觀點來看，參閱第2圖，當在接合墊10上發生靜電放電事件以引起正電壓時，PNP BJT 20與NPN BJT 22導通。此時，PNP BJT 20的第一集/射極作為射極（以實心箭頭表示）。PNP BJT 20與NPN BJT 22構成一矽控整流器（silicon controlled rectifier，SCR）。對應在第1圖中半導體結構上的放電路徑，接合墊10上的靜電電荷經由PNP BJT 20的射極與基極、NPN BJT 22的集極、基極、與射極傳導至接地端TGND。此外，NMOS電晶體24導通，因此，部分靜電電荷也可透過NMOS電晶體24傳導至接地端TGND。
參閱第1圖，當在接合墊10上發生一靜電放電事件以引起一負電壓時（或者，當在接合墊10上發生一負極性靜電放電事件時），接地端TGND、P型摻雜區109、P型井區104、NDD區111、N型摻雜區112、P型井區103、以及N型摻雜區108、以及接合墊10形成一放電路徑，使得接地端TGND上的電荷經由此放電路徑傳導至接合墊10。也就是，上述放電路徑係從接地端TGND經由一P-N-P-N接面而最後至接合墊10。以靜電放電保護裝置1的等效電路的觀點來看，參閱第2圖，當在接合墊10上發生靜電放電事件以引起負電壓時，PNP BJT 20與NPN BJT 21導通。此時，PNP BJT 20的第二集/射極作為射極（以空心箭頭表示）。PNP BJT 20與NPN BJT 21構成一矽控整流器（SCR）。對應在第1圖中半導體結構上的放電路徑，接地端TGND上的電荷依序經由PNP BJT 20的射極與基極、NPN BJT 21的集極、基極、與射極傳導至接合墊10。此外，NMOS電晶體23導通，因此，部分靜電電荷也可透過NMOS電晶體23傳導至接地端TGND。
參閱第1圖，P型井區103與NDD區111形成第一寄生二極體，且P型井區104與NDD區111形成第二寄生二極體。當在接合墊10上發生一正極性靜電放電事件時，第二寄生二極體受到逆向偏壓；當在接合墊10上發生一負極性靜電放電事件時，第一寄生二極體受到逆向偏壓。因此，第一寄生二極體以及第二寄生二極體各自的崩潰電壓（breakdrawn voltage）影響本案靜電放電的效能。根據本發明實施例，第一寄生二極體以及第二寄生二極體各自的崩潰電壓可透過改變NDD區111相對於N型井區106的位置來改變。
參閱第3圖，NDD區111相對於N型井區106的位置不同於第1圖所示的實施例。如第3圖所示，NDD區111由N型井區106朝向P型井區104延伸，使得NDD區111的側壁W111B接觸P型井區104，也就是，NDD區111延伸至P型井區104的上方且與P型井區104部分重疊。而NDD區111未延伸至P型井區103的上方。NDD區111的側壁W111A接觸N型井區106，也就是側壁W111A在N型井區106中。相比於第1圖，在第3圖中形成在P型井區103與NDD區111的第一寄生二極體的崩潰電壓較大。此外，在第3圖的實施例中，第一寄生二極體的崩潰電壓大於形成在P型井區104與NDD區111的第二寄生二極體的崩潰電壓，這有利於當在接合墊10上發生一正極性靜電放電事件時觸發形成一放電路徑。
在另一實施例中，如第4圖所示，NDD區111由N型井區106朝向P型井區103延伸，使得NDD區111的側壁W111A接觸P型井區103，也就是，NDD區111延伸至P型井區103的上方且與P型井區103部分重疊。而NDD區111未延伸至P型井區104的上方。NDD區111的側壁W111B接觸N型井區106，也就是側壁W111B在N型井區106中。相比於第1圖，在第4圖中形成在P型井區104與NDD區111的第二寄生二極體的崩潰電壓較大。此外，在第4圖的實施例中，第二寄生二極體的崩潰電壓大於形成在P型井區103與NDD區111的第一寄生二極體的崩潰電壓，這有利於當在接合墊10上發生一負極性靜電放電事件時觸發形成一放電路徑。
第5圖係表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。參閱第1圖以及第5圖，第5圖的靜電放電保護裝置5與第1圖的靜電放電保護裝置1之間的相異之處在於，靜電放電保護裝置5更包括摻雜區500~502以及隔離物503~505，此外靜電放電保護裝置5不具有靜電放電保護裝置1的閘極結構117與118。在此實施例中，摻雜區500與501各自的導電類型為P型且可作為P型摻雜飄移（P-type dropped drift，PDD）區，以及摻雜區502的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區500~502的配置與導電類型，在下文中，摻雜區500與501皆稱為PDD區，且摻雜區502稱為N型摻雜區。
如第5圖所示，PDD區500設置在P型井區103上且其邊界被P型井區103包圍，且PDD區501設置在P型井區104且其邊界被P型井區104包圍上。此配置下，P型摻雜區107以及N型摻雜區108與502係設置在PDD區500中，且P型摻雜區109以及N型摻雜區110係設置在PDD區501中。N型摻雜區502鄰近N型井區105，且耦接接合墊10。P型摻雜區107設置在N型摻雜區108與502之間。
不同於第1、3與4圖的實施例，第5圖中NDD區111的邊界被N型井區106包圍，也就是，NDD區111未與P型井區103與104重疊。此外，隔離物503~505設置在磊晶層101上。在此實施例中，隔離物503~505可以是淺溝槽隔離物(STI)。隔離物503設置在P型摻雜區107與N型摻雜區502之間，隔離物504設置在PDD區500與NDD區111之間並部分覆蓋P型井區103與N型井區106，且隔離物505設置在PDD區501與NDD區111之間並部分覆蓋P型井區104與N型井區106。
第6圖係表示靜電放電保護裝置5的等效電路示意圖。根據上述，PDD區500與P型井區103具有相同的導電類型，且PDD區501與P型井區104具有相同的導電類型。因此，如同靜電放電保護電路1，靜電放電保護裝置5的等效元件包括PNP BJT 20、NPN BJT 21、與NPN BJT 22。在第5圖的實施例中，由於靜電放電保護裝置5不具有靜電放電保護裝置1的閘極結構117與118，因此，靜電放電保護裝置5的等效元件不包括NMOS電晶體23與24。
在第5圖以及第6圖的實施例中，當在接合墊10上發生一正極性靜電放電事件或一負極性靜電放電事件時，透過一矽控整流器的一P-N-P-N接面形成電流路徑，相似於同第1圖與第2圖的實施例，在此省略敘述。
同樣地，形成在P型井區103與NDD區111之間的第一寄生二極體以及形成在P型井區104與NDD區111之間的第二寄生二極體各自的崩潰電壓的大小可透過可透過改變NDD區111相對於N型井區106的位置來實現。
參閱第7圖，NDD區111由N型井區106朝向P型井區103延伸，使得NDD區111的側壁W111A接觸P型井區103，也就是，NDD區111延伸至P型井區103的上方且與P型井區103部分重疊。而NDD區111未延伸至P型井區104的上方。NDD區111的側壁W111B接觸N型井區106，也就是側壁W111B在N型井區106中。相比於第5圖，在第7圖中NDD區111由N型井區106朝向P型井區103延伸，導致形成在P型井區103與NDD區111之間的第一寄生二極體的崩潰電壓較小，這有利於當在接合墊10上發生一負極性靜電放電事件時觸發形成一放電路徑。
參閱第8圖，NDD區111由N型井區106朝向P型井區104延伸，使得NDD區111的側壁W111B接觸P型井區104，也就是，NDD區111延伸至P型井區104的上方且與P型井區104部分重疊。而NDD區111未延伸至P型井區103的上方。NDD區111的側壁W111A接觸N型井區106，也就是側壁W111A在N型井區106中。相比於第5圖，在第8圖中NDD區111由N型井區106朝向P型井區104延伸，導致形成在P型井區104與NDD區111之間的第二寄生二極體的崩潰電壓較小，這有利於當在接合墊10上發生一正極性靜電放電事件時觸發形成一放電路徑。
第9圖係表示根據本發明另一實施例的靜電放電（ESD）保護裝置的剖面示意圖。參閱第9圖，靜電放電保護裝置9是一雙向靜電放電保護裝置。當在接合墊90上發生一靜電放電事件時，靜電放電保護裝置9提供在從接合墊90至接地端TGND的方向上的放電路徑或在從接地端TGND至接合墊90的方向上的放電路徑。靜電放電保護裝置9包括一半導體基板900、一磊晶層901、一埋藏層902、井區903~906、摻雜區907~916、以及隔離物917~923。摻雜區910~912耦接接合墊90，且摻雜區913~915耦接接地端TGND。在此實施例中，靜電放電保護裝置9係以高壓元件製程來形成。
在此實施例中，半導體基板900可為矽基板。在本發明其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板。在實施例中，半導體基板900可植入P型或N型摻雜物，以針對設計需要改變其導電類型。在第9圖的本實施例中，半導體基板900具有例如為P型的一第一導電類型。
參閱第9圖，磊晶層901形成在半導體基板900上。在此實施例中，磊晶層901的導電類型為P型（第一導電類型）。埋藏層902設置在磊晶層901與半導體基板900之間的界面924上。在此實施例中，埋藏層902具有例如為N型的一第二導電類型。
如第9圖所示，井區903~906設置在晶磊層901中。在此實施例中，井區903與904的導電類型為P型（第一導電類型）且作為高壓P型井區（HVPW），井區905與906的導電類型為N型（第二導電類型）且作為N型深井區（DHVNW）。為了能清楚說明井區903~906的配置與導電類型，在下文中，井區903與904稱為高壓P型井區，而井區905與906稱為N型深井區。參閱第9圖，高壓P型井區903設置在N型深井區905與906之間，且N型深井區906設置高壓P型井區903與904之間。高壓P型井區903的底面、高壓P型井區904的底面、N型深井區905的底面、以及N型深井區906的底面皆與埋藏層902連接。
如第9圖所示，摻雜區907設置在高壓P型井區903上，摻雜區908設置在高壓P型井區903與N型深井區906上，且摻雜區909設置在高壓P型井區904與N型深井區906上。摻雜區907與909各自的導電類型為P且作為P型井區，摻雜區908的導電類型為N且作為N型井區。為了能清楚說明井區907~909的配置與導電類型，在下文中，摻雜區907與909稱為P型井區，而摻雜區908稱為N型井區。參閱第9圖，P型井區907設置在高壓P型井區903上且其邊界被高壓P型井區903包圍。
N型井區908具有彼此相對的兩個側壁W908A以及W908B。N型井區908由N型深井區906朝向高壓P型井區903延伸，使得N型井區908的側壁W111A接觸高壓P型井區903，也就是側壁W908A在高壓P型井區903中。N型井區908的側壁W908B接觸N型深井區906，也就是側壁W908B在N型深井區906中。因此可知，N型井區908與高壓P型井區903部分重疊，並與N型深井區906部分重疊。
P型井區909與N型深井區906部分重疊，並與高壓P型井區904部分重疊。P型井區909具有彼此相對的兩個側壁W909A以及W909B。如第9圖所示，P型井區909的側壁W909A接觸N型深井區906，也就是側壁W909A在N型深井區906中；P型井區909的側壁W909B接觸高壓P型井區904，也就是側壁W909B在高壓P型井區904。
如第9圖所示，摻雜區910~912皆設置在P型井區907上。摻雜區910鄰近N型深井區905，摻雜區912鄰近N型井區908，且摻雜區911設置在摻雜區910與912之間。摻雜區910~912耦接接合墊90。在此實施例中，摻雜區911的導電類型為P型且可作為P型重摻雜（P+）區，此外，摻雜區910與912的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區910~912的配置與導電類型，在下文中，摻雜區911稱為P型摻雜區，而摻雜區910與912稱為N型摻雜區。
參閱第9圖，摻雜區916設置在N型井區908上。在此實施例中，摻雜區916的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區916的配置與導電類型，在下文中，摻雜區916稱為N型摻雜區。
如第9圖所示，摻雜區913與914皆設置在P型井區909上。摻雜區913鄰近N型深井區906，且摻雜區914鄰近高壓P型井區904。摻雜區913與914耦接接地端TGND。在此實施例中，摻雜區913的導電類型為P型且可作為P型重摻雜（P+）區，且摻雜區914的導電類型為N型且可作為N型重摻雜（N+）區。為了能清楚說明摻雜區913與914的配置與導電類型，在下文中，摻雜區913稱為P型摻雜區，而摻雜區914稱為N型摻雜區。
摻雜區915設置在高壓P型井區904上，且耦接接地端TGND。在此實施例中，摻雜區914的導電類型為P型且可作為P型重摻雜（P+）區。
參閱第9圖，隔離物917~923設置在磊晶層901上。在此實施例中，隔離物917~923可以是淺溝槽隔離物（STI）。參閱第9圖，隔離物917完全覆蓋N型深井區905並部分覆蓋高壓P型井區903，隔離物918設置在N型摻雜區910與P型摻雜區911之間，隔離物919設置在P型摻雜區911與N型摻雜區912之間，以及隔離物920設置在N型摻雜區912與N型摻雜區916之間。此外，隔離物921設置在N型摻雜區916與P型摻雜區913之間，隔離物922設置在N型摻雜區914與P型摻雜區915之間，隔離物923部分覆蓋高壓P型井區904。
在第9圖的實施例中，靜電放電保護裝置9的等效電路包括第6圖所示的等效元件20~24。同時參閱第9圖以及第6圖，P型摻雜區911、P型井區907、高壓P型井區903、N型的埋藏層902、N型深井區906、P型井區909、以及P型摻雜區913共同構成PNP BJT 20，其中，P型摻雜區911、P型井區907、與高壓P型井區903作為PNP BJT 20的第一集/射極，N型的埋藏層902與N型深井區906作為PNP BJT 20的基極，且P型井區909、以及P型摻雜區913作為PNP BJT 20的第二集/射極。PNP BJT 20的第一集/射極耦接接合墊90，且PNP BJT 20的第二集/射極耦接接地端TGND。
N型摻雜區912、P型井區907、高壓P型井區903、N型井區908、與N型摻雜區916共同構成NPN BJT 21，其中，N型摻雜區912作為NPN BJT 21的射極，P型井區907與高壓P型井區903作為NPN BJT 21的基極，且N型井區908與N型摻雜區916作為NPN BJT 21的集極。N型摻雜區914、P型井區909、N型深井區906、N型井區908、與N型摻雜區916共同構成NPN BJT 22，其中，N型摻雜區914作為NPN BJT 22的射極，P型井區909作為NPN BJT 22的基極，且N型深井區906、N型井區908、與N型摻雜區916作為NPN BJT 22的集極。參閱第6圖，根據第9圖的結構，NPN BJT 21的射極與基極耦接接合墊90，NPN BJT 21的集極、PNP BJT 20的基極、與NPN BJT 22的集極共同耦接於節點N20，NPN BJT 22的射極與基極耦接接地端TGND。節點N20對應於在第9圖中其導電類型為N型且彼此連接的N型的埋藏層902、N型深井區906、N型井區908、與N型摻雜區916。
參閱第9圖，當在接合墊90上發生一靜電放電事件以引起一正電壓時（或者，當在接合墊10上發生一正極性靜電放電事件時），接合墊90、P型摻雜區911、P型井區907、高壓P型井區903、N型井區908、N型深井區906、P型井區909、N型摻雜區914、以及接地端TGND形成一放電路徑，使得接合墊90上的靜電電荷經由此放電路徑傳導至接地端TGND。也就是，上述放電路徑係從接合墊90經由一P-N-P-N接面而最後至接地端TGND。以靜電放電保護裝置9的等效電路的觀點來看，參閱第9圖，當在接合墊90上發生靜電放電事件以引起正電壓時，PNP BJT 20與NPN BJT 22導通。此時，PNP BJT 20的第一集/射極作為射極(以實心箭頭表示)。PNP BJT 20與NPN BJT 22構成一矽控整流器(SCR)。對應在第9圖中半導體結構上的放電路徑，接合墊90上的靜電電荷經由PNP BJT 20的射極與基極、NPN BJT 22的集極、基極、與射極傳導至接地端TGND。
參閱第9圖，當在接合墊90上發生一靜電放電事件以引起一負電壓時(或者，當在接合墊90上發生一負極性靜電放電事件時)，接地端TGND、P型摻雜區913、P型井區909、N型深井區906、N型井區908、高壓P型井區903、P型井區907、N型摻雜區912、以及接合墊90形成一放電路徑，使得接地端TGND上的電荷經由此放電路徑傳導至接合墊90。也就是，上述放電路徑係從接地端TGND經由一P-N-P-N接面而最後至接合墊10。。以靜電放電保護裝置9的等效電路的觀點來看，參閱第6圖，當在接合墊90上發生靜電放電事件以引起負電壓時，PNP BJT 20與NPN BJT 21導通。此時，PNP BJT 20的第二集/射極作為射極(以空心箭頭表示)。PNP BJT 20與NPN BJT 21構成一矽控整流器(SCR)。對應在第1圖中半導體結構上的放電路徑，接地端TGND上的電荷依序經由PNP BJT 20的射極與基極、NPN BJT 21的集極、基極、與射極傳導至接合墊90。
參閱第9圖，高壓P型井區903與N型井區908形成
第三寄生二極體，且P型井區909與N型深井區906形成第四寄生二極體。第三寄生二極體以及第四寄生二極體各自的崩潰電壓可透過改變N型井區908相對於N型深井區906的位置來改變。
參閱第10圖，N型井區908的邊界被N型深井區906包圍。N型井區908的側壁W908A與W908B都接觸N型深井區906，也就是側壁W908A與W908B都在N型深井區906中。因此，N型井區908未與高壓P型井區903重疊。相比於第9圖，在第10圖中形成在高壓P型井區903與N型深井區906的第三寄生二極體的崩潰電壓較大。此外，在第10圖的實施例中，第三寄生二極體的崩潰電壓大於形成在P型井區909與N型深井區906的第四寄生二極體的崩潰電壓，這有利於當在接合墊90上發生一正極性靜電放電事件時觸發形成一放電路徑。
參閱第11圖，P型井區909的邊界被高壓P型井區904包圍。P型井區909的側壁W909A與W909B都接觸高壓P型井區904，也就是側壁W909A與W909B都在高壓P型井區904中。因此，P型井區909未與N型深井區906重疊。相比於第9圖，在第11圖中形成在高壓P型井區904與N型深井區906的第四寄生二極體的崩潰電壓較大。此外，在第11圖的實施例中，第四寄生二極體的崩潰電壓大於形成在高壓P型井區903與N型井區908的的第三寄生二極體的崩潰電壓，這有利於當在接合墊90上發生一負極性靜電放電事件時觸發形成一放電路徑。
根據上述各實施例，本案所提出的靜電放電保護裝置1（或者靜電放電保護裝置5，或者靜電放電保護裝置9）提供可雙向的放電路徑。當在接合墊10（或接合墊90）上發生一正極性靜電放電事件或一負極性靜電放電事件時，提供由一矽控整流器的一P-N-P-N接面所形成的電流路徑，以快速放電速度。。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1,5,9:靜電放電保護裝置
10:接合墊
20:P型-N型-P型接面雙載子電晶體（PNP BJT）
21,22:N型-P型-N型接面雙載子電晶體（NPN BJT）
23,24:NMOS電晶體
90:接合墊
100:半導體基板
101:磊晶層
102:埋藏層
103~106:井區
107~112:摻雜區
113~116:隔離物
117,118:閘極結構
119:界面
500~502:摻雜區
503~505:隔離物
900:半導體基板
901:磊晶層
902:埋藏層
903~906:井區
907~916:摻雜區
917~923:隔離物
924:界面
N20:節點
TGND:接地端
W111A,W111B:側壁
W908A,W908B:側壁
W909A,W909B:側壁
第1圖表示根據本發明一實施例的靜電放電（Electrostatic Discharge，ESD）保護裝置的剖面示意圖。
第2圖表示本發明一實施例的靜電放電保護裝置的等效電路示意圖。
第3圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
第4圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
第5圖表示根據本發明一實施例的靜電放電保護裝置的剖面示意圖。
第6圖表示本發明另一實施例的靜電放電保護裝置的等效電路示意圖。
第7圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
第8圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
第9圖表示根據本發明一實施例的靜電放電保護裝置的剖面示意圖。
第10圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
第11圖表示根據本發明另一實施例的靜電放電保護裝置的剖面示意圖。
1:靜電放電保護裝置
10:接合墊
100:半導體基板
101:磊晶層
102:埋藏層
103~106:井區
107~112:摻雜區
113~116:隔離物
117,118:閘極結構
119:界面
TGND:接地端
W111A,W111B:側壁
Claims (21)
- 一種靜電放電保護裝置，包括：一半導體基板，具有一P型導電類型；一磊晶層，位於該半導體基板上，其中，該磊晶層具有該P型導電類型；一第一井區，設置在該磊晶層中，其中，該第一井區具有該P型導電類型；一第二井區，設置在該磊晶層中，其中，該第二井區具有該P型導電類型；一第三井區，設置在該磊晶層中，且位於該第一井區與該第二井區之間，其中，該第三井區具有相反於該P型導電類型的一N型導電類型；一第一摻雜區，設置在該第一井區上，其中，該第一摻雜區具有該P型導電類型；一第二摻雜區，設置在該第一井區上，其中，該第二摻雜區具有該N型導電類型；一第三摻雜區，設置在該第二井區上，其中，該第三雜區具有該P型導電類型；一第四摻雜區，設置在該第二井區上，其中，該第四摻雜區具有該N型導電類型；一第五摻雜區，設置在該第三井區上，其中，該第五摻雜區具有該N型導電類型； 一第六摻雜區，設置在該第五摻雜區中，其中，該第六摻雜區具有該N型導電類型；其中，該第一摻雜區與該第二摻雜區耦接一接合墊，以及該第三摻雜區與該第四摻雜區耦接一接地端；以及其中，當在該接合墊上發生一靜電放電事件時，在該接合墊與該接地端之間形成一放電路徑。
- 如請求項1的靜電放電保護裝置，更包括：一第一閘極結構，設置在該第一井區之上，且位於該第二摻雜區與該第五摻雜區之間；以及一第二閘極結構，設置在該第二井區之上，且位於該第五摻雜區與該第四摻雜區之間；其中，該第一閘極結構耦接該接合墊，以及該第二閘極結構耦接該接地端。
- 如請求項2的靜電放電保護裝置，其中，該第五摻雜區朝向該第一井區以及該第二井區延伸，且接觸該第一井區以及該第二井區。
- 如請求項2的靜電放電保護裝置，其中：該第五摻雜區具有一第一側壁以及相對於該第一側壁的一第二側壁；該第五摻雜區的該第一側壁接觸該第三井區；以及該第五摻雜區朝向該第二井區延伸，且該第五摻雜區的該第二側壁接觸該第二井區。
- 如請求項2的靜電放電保護裝置，其中：該第五摻雜區具有一第一側壁以及相對於該第一側壁的一第二側壁；該第五摻雜區朝向該第一井區延伸，且該第五摻雜區的該第一側壁接觸該第一井區；以及該第五摻雜區的該第二側壁接觸該第三井區。
- 如請求項2的靜電放電保護裝置，更包括：一埋藏層，位於該半導體基板與該磊晶層的一界面上，且與該第一井區的一底面以及該第三井區的一底面連接；其中，該埋藏層具有該N型導電類型。
- 如請求項6的靜電放電保護裝置，更包括：一第四井區，設置在該磊晶層中；其中，該第四井區具有該N型導電類型；以及其中，該第一井區設置在該第三井區與該第四井區之間，以及該埋藏層更與該第四井區的一底面連接。
- 如請求項1的靜電放電保護裝置，其中，更包括：一第七摻雜區，設置在該第一井區上，其中，該第七摻雜區具有該P型導電類型；以及一第八摻雜區，設置在該第二井區上，其中，該第八摻雜區具有該P型導電類型；其中，該第一摻雜區與該第二摻雜區設置在該第七摻雜區中，且該第三摻雜區與該第四摻雜區設置在該第八摻雜區中。
- 如請求項8的靜電放電保護裝置，其中，該第五摻雜區的一邊界被該第三井區包圍。
- 如請求項9的靜電放電保護裝置，其中，該第八摻雜區的一邊界被該第二井區包圍。
- 如請求項9的靜電放電保護裝置，其中，該第八摻雜區更設置在該第三井區上。
- 如請求項8的靜電放電保護裝置，其中：該第五摻雜區具有一第一側壁以及相對於該第一側壁的一第二側側壁；該第五摻雜區的該第一側壁接觸該第三井區；以及該第五摻雜區朝向該第二井區延伸，且該第五摻雜區的該第二側壁接觸該第二井區。
- 如請求項8的靜電放電保護裝置，其中：該第五摻雜區具有一第一側壁以及相對於該第一側壁的一第二側壁；該第五摻雜區朝向該第一井區延伸，且該第五摻雜區的該第一側壁接觸該第一井區；以及該第五摻雜區的該第二側壁接觸該第三井區。
- 如請求項13的靜電放電保護裝置，其中，該第八摻雜區的一邊界被該第二井區包圍。
- 請求項13的靜電放電保護裝置，其中，該第八摻雜區更設置在該第三井區上。
- 如請求項8的靜電放電保護裝置，其中，該第二摻雜區與該第六摻雜區由一第一隔離物隔開，以及該第四摻雜區與該第六摻雜區由一第二隔離物隔開。
- 如請求項8的靜電放電保護裝置，更包括：一第九摻雜區，設置在該第七摻雜區中，且耦接該接合墊；其中，該第九摻雜區具有該N型導電類型，以及該第一摻雜區位在該第九摻雜區與該第二摻雜區之間。
- 如請求項8的靜電放電保護裝置，更包括：一第九摻雜區，設置在該第七摻雜區中，且耦接該接合墊，其中，該第九摻雜區具有該N型導電類型，以及該第一摻雜區位在該第九摻雜區與該第二摻雜區之間；一第十摻雜區，設置在該第二井區中，且耦接該接地端，其中，該第十摻雜區具有該P型導電類型，以及該第四摻雜區位在該第三摻雜區與該第十摻雜區之間。
- 如請求項8的靜電放電保護裝置，更包括：一埋藏層，位於該半導體基板與該磊晶層的一界面上，且與該第一井區的一底面以及該第三井區的一底面連接；其中，該埋藏層具有該N型導電類型。
- 如請求項19的靜電放電保護裝置，更包括：一第四井區，設置在該磊晶層中；其中，該第四井區具有該N型導電類型；以及其中，該第一井區設置在該第三井區與該第四井區之間，以及該 埋藏層更與該第四井區的一底面連接。
- 如請求項20的靜電放電保護裝置，其中，該埋藏層更與該第二井區的一底面連接。
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