TW201426951A - 靜電放電保護電路 - Google Patents

Abstract

一靜電放電保護電路與一輸入墊連結並用來散逸靜電放電電流。其中該靜電放電保護電路包含一具有第一導電型的基板，一位於該基板中並具有第二導電型的第一井，與一位於該第一井中並具有第一導電型的第二井。所述的保護電路進一步包含一位於該第一井中的二極體元件，且該二極體元件包含一具有第一導電型的第一端與一具有第二導電型的第二端，其中該第一端電連接於該輸入墊。進一步而言，該保護電路還有一具有第二導電型且位於該第一井中的第一摻雜區且該第一摻雜區電連接於該輸入墊，以及一具有第一導電型且位於該基板中的第二摻雜區，該第一摻雜區電連接於地，其中在輸入墊與第二摻雜區間有一通道供靜電放電電流放電。

Description

靜電放電保護電路

本發明是有關於一靜電放電保護電路，特別是針對具有低漏電流的靜電放電保護電路。

保護元件避免受到靜電放電的破壞對於熟悉技藝的人士而言一直是個挑戰，傳統的靜電放電保護電路主要包含一二極體聯結的一端與輸出入墊進行電耦接，另一端與接地端相連以用來散逸通過電路的高電流。一般而言，二極體聯結具有一與基板電性相反的井用來容置二極體的兩端，然而，二極體的一端和井與基板會形成一寄生的雙極電晶體(BJT)，成為在正常操作時，例如在輸出入墊加一10伏的偏壓時所不欲見的的漏電通道，因此靜電放電保護電路所造成的能耗成了一個主要的缺點。

除了漏電之外，另外對於傳統的靜電放電保護電路設計的挑戰是逐漸縮減的佈局面積，由於對於小尺寸電子元件的追求，對於電路設計人員的限制也漸増，除了要保護自輸出入墊所進入的靜電放電，對於逆向的負壓的靜電放電也是有必要存在，因此通常在設計時需將額外區域保留用以加入一個逆向二極體來散逸負壓的靜電放電。然而，所犧牲的區域將會對電晶體的密度造成縮減。

因此，如何能避免不必要的漏電流自靜電放電保護電路流出與如何在最小面積下設計出一可供負壓的靜電放電 是一重要課題。

本發明的目的是要提供一靜電放電保護電路，此靜電放電保護電路具有一井嵌於一基板中，該井所具有的導電型與基板的導電型相反，且該井環繞一二極體用來散逸靜電放電電流。另外，一摻雜區形成於該井中並電耦接於一輸入墊，二極體的一端也同時電耦接於所述的輸入墊，因此可形成一電位阻障以防止漏電流自二極體流入井中。進一步言，所述的井與基板形成一額外通道供散逸自接地端而來的靜電放電電流，因此，設計一可供負壓的靜電放電所需的面積可減少。

本發明為了達到以上目的可藉由提供一靜電放電保護電路電耦接於一輸入(或輸出入)墊，所述的電路可包含一可為PNP BJT的第一元件，具有一射極電耦接於輸入墊。保護電路也可具有一第二元件，例如為一二極體，第二元件的第一極電耦接於第一元件的射極與輸入墊。第二元件也可為一二極體聯結，並有一第二極與接地端電耦接。電路可進一步具有一第三元件，其一端與輸入墊電耦接，另一端與接地端電耦接，第三元件可以一二極體為代表，自輸入墊的角度來看第三元件是與第二元件的方向相反。保護電路可進一步包含一具有接地閘極NMOS結構的第四元件，所述NMOS結構的一端電耦接於第二元件的第二極，而另一端接於地。

本發明為了達到以上目的可藉由提供一靜電放電保護電路電耦接於一輸入(或輸出入)墊，所述的電路包含一具有第一導電型的基板，一位於基板中具有第二導電型的第一井，與一位於第一井中具有第一導電型的第二井。 所述的保護電路進一步有一在第一井中的一N+的第三摻雜區電耦接於輸入墊，與在基板中有一P+的第四摻雜區電耦接於接地端。實施例可有多於一個的第二井位於第一井中並排列於第一個第二井之後。每一個第二井都有一第一端與一第二端，其中第一個第二井的第一端電耦接於輸入墊，第二端電耦接後續第二井的第一端，並以此接續連接排列於後之第二井，最後一個第二井電耦接於接地端。

以下所述的為本發明中所例述的實施例與所附圖示，以各種例示的方式針對本發明做更充分的闡述。所提出的各種例示應整體觀之而不應該斷章取義或以此對本發明所欲保護的範圍加以限縮，所揭露的內容是可供熟悉此領域的技藝人士完整了解。在說明書中所用的"或"字為一連接用語，可是為"和/或"。另外，冠詞"一"可視為單數或複數。"耦接"或"連接"一詞可代表元件間直接連接或間接地透過其他元件進行連接。

圖1用來表示根據本揭露中所述的一實施例有關一靜電放電保護電路10的等效電路圖。所述的電路10可被加入 一半導體電路中且電耦接於一輸入墊(或輸出入墊)110、一內部電路120與接地130，因此內部電路120可被保護免於受到靜電放電的破壞或其它的電撃。電路10至少包含一第一元件101，此第一元件101可為但不限於是一PNP BJT，具有一射極電耦接於輸入墊110。電路10也可具有一第二元件102，可例示為一二極體，第二元件102的第一極電耦接於第一元件101的射極與輸入墊110。第二元件102也可為如圖一中的一二極體聯結102'並有一第二極1022'與接地端電耦接。電路10可進一步具有一第三元件103，其一端1032與輸入墊110電耦接，其另一端1031與接地端電耦接，第三元件103可選擇性地以一二極體為代表。電路10可進一步包含一具有接地閘極NMOS結構的第四元件104，所述NMOS結構的一端電耦接於第二元件102的第二極1022，而另一端接於地。在本實施例中，若有一靜電放電電流導入輸入墊110，靜電放電電流的放電路徑會自第二元件102至第四元件104，再自第四元件104至接地端130。相反地，若靜電放電電流是自接地端130導入，則靜電放電電流的放電路徑會自接地端130至第三元件103，再自第三元件103至輸入墊110。因此，本實施例提供了至少兩條靜電放電電流的主要放電路徑，一條是供從輸入墊110流入，一條是供從接地端130流入，後者通常稱之為負壓(negative stress)靜電放電。本實施例的另外一個目的是減少內部電路120在正常操作下的漏電流，正常操作時會在輸入墊110施加一偏壓，如10.5伏以用來驅動內部電路120，因此對於自並接的靜電放電保 護電路10所流出的漏電流應避免或降低，然而第一元件101若未被適當地設計，有可能成為一主要的漏電路徑。在本實施例中，由於如圖1所示的將第一元件101設計為在輸入墊110施加一偏壓的情形下可處在一切斷狀態(對於第一元件101所示的PNP BJT的兩個PN介面而言，均為逆向偏壓或零偏壓)，因此自輸入墊110至接地端130的路徑可被切斷以禁止漏電流產生。

圖2描述的是本揭露內容所述的另一實施例的一靜電放電保護電路20的半導體結構。所述的靜電放電保護電路20電耦接於一可為輸出入用的輸入墊110或是一高電壓輸入墊，靜電放電保護電路20包含一第一導電型的基板100，一位於基板100中並具有第二導電型的第一井200，與一位於第一井200中並具有第一導電型的第二井210。在此實施例中，第一導電型是P型，第一井200是一N型井，而第二井210是一P型井。保護電路20具有一二極體聯結220其包含至少一二極體元件225、一在第一井200中並電耦接於輸入墊110的N+第一摻雜區240與一在基板100中可為P型摻雜的第二摻雜區290，第二摻雜區290電耦接於接地端130。在本實施例中，基板100為P型，而二極體元件225為二極體聯結220中的第一個二極體。二極體聯結220形成於第二井210中並包含一第一端222與一第二端224，其中第一端222電耦接於輸入墊110，在本實施例中，第一端222是一P+區，第二端224是一N+區。

基板100與第一井200的接觸面另外形成了一個二極體 ，其中所述的二極體自輸入墊110的角度來看是與二極體聯結220的方向相反(二極體聯結220為P-N，在此所述的為N-P)。

在本實施例中提供了至少兩條靜電放電電流的主要放電路徑使來自不同方向的靜電放電電流得以散逸，當一靜電放電電流自輸入墊110導入，或可稱為正向靜電放電，靜電放電電流的放電路徑會自二極體聯結220至接地端130。另一方面，若靜電放電電流是自接地端130導入，在此稱為負壓靜電放電，則靜電放電電流的放電路徑會自基板100，經由N+第一摻雜區240，再至輸入墊110。因此，本實施例提供了至少兩條靜電放電電流的主要放電路徑，一條是供從輸入墊110流入，一條是供從接地端130流入，後者通常稱之為負壓(negative stress)型靜電放電。本發明藉由將第一井200嵌入導電型相反的基板100中，並使其包圍二極體聯結220，因此不需要再另外保留多餘的面積來容納一用來進行負壓型靜電電流放電的二極體。

本揭露內容的另一特徵是可以減少內部電路在正常操作時從二極體聯結220到接地端130的漏電流。在正常操作時，會對輸入墊110施加一偏壓以驅動內部電路，理想狀況下與輸入墊110電耦接的保護電路20應當處於不導通以避免能耗，但不幸地，二極體聯結220的第一端222與第一井200及基板100可形成一漏電流的路徑。因此，透過N+摻雜區240與輸入墊110電耦接，P井210與N井200的介面上的電位差可以形成一阻障以避免來自P井210的漏電流進入N井 200中。對二極體聯結220中的第一個二極體225而言，在P井210與N井200的間的電位相當，但對於二極體聯結220中的第二於其他後續連接的二極體而言，其P井210與N井200的介面上的電位差異會因串聯的壓降造成彼此有更大的電位差，因此也會在二極體外形成更大的阻障。另外，藉由調整各井中的摻雜濃度或輪廓，本實施例可以提供更大的阻障來降低漏電流。圖3所示為另一實施例，具有一阻抗270介於二極體225的第一端222與輸入墊110之間以提供二極體端有較大的壓降進而降低漏電流。

再參考圖2，本實施例可進一步具有一金屬氧化半導體結構280(以下簡稱為MOS結構)置於接地端130與二極體聯結220之間，所述的結構包含一位於基板100中具有第一導電型的第三井281，一位於第三井281中具有第二導電型的第三摻雜區286，一位於第三井281中具有第二導電型的第四摻雜區287，以及一位於第三摻雜區286與第四摻雜區287之間的閘極288。其中，第三摻雜區286電耦接於二極體元件225的第二端224，第四摻雜區287電耦接於第二摻雜區290。閘極288電耦接於接地端130且可與第四摻雜區287共同接地。MOS結構280可進一步包含一介於閘極288與第三摻雜區286之間的第二閘極289，第二閘極289可依需要選擇性地與Vdd耦接。

圖4描述一實施例具有一介於二極體聯結220與第二摻雜區290之間的保護環結構300，所述的保護環結構300也可設置於二極體聯結220與MOS結構280之間。保護環結構300 有一第四井310，一位於第四井310中的第五摻雜區320，以及一位於基板100中的第六摻雜區340。在本實施例中，第四井310是一N型井，第五摻雜區320是一N+摻雜區。第五摻雜區可電耦接於Vdd的電壓藉以捕捉在基板100中流動的電子，第六摻雜區340可為一P+摻雜區並電耦接於接地端130以用來捕捉在基板100中流動的正電荷如電洞。

圖5描述另一實施例，一靜電放電保護電路30至少包含一具有第一導電型的基板100，一位於基板100中具有第二導電型的第一井200，與一位於第一井200中具有第一導電型的第二井210。在本實施例中，第一導電型為P型，第二導電型為N型。在第二井210中，還有一P型的第一摻雜區222與一N型的第二摻雜區224，其中第一摻雜區222電耦接於輸入墊110。進一步言，在第一井200中有一N+的第三摻雜區240，在基板100中有一P+的第四摻雜區290，N+的第三摻雜區240電耦接於輸入墊110且P+的第四摻雜區290電耦接於接地端130。由於說明書中皆為例示，實施例可有多於一個的第二井210位於第一井200中並且排列於第一個第二井210之後。每一個第二井210都有其所對應的P型第一摻雜區222與N型的第二摻雜區224，並以如圖5所示串聯相接。對於只有一個第二井210的實施例而言，N型的第二摻雜區224電耦接於接地端130，對於一串聯連結的第二井210而言，最右邊的第二井210中的N型的第二摻雜區224電耦接於接地端130。第二井210、第一摻雜區222與第二摻雜區224形成一第一二極體225，其中第一摻雜區222是第一二極體225 的第一端，第二摻雜區224是第一二極體225的第二端。P+的第四摻雜區290、基板100、第一井200與N+的第三摻雜區240形成一第二二極體，其中P+的第四摻雜區290為所述第二二極體的第一端且N+的第三摻雜區240為所述第二二極體的第二端。

本實施例提供了兩條靜電放電電流的主要放電路徑使靜電放電電流得以散逸，其中一個通道為自輸入墊110導入，到第一摻雜區222，再至第二井210中，接著到第二摻雜區224，最後到接地端130。另一個通道為自第四摻雜區290，至基板100，再至第一井200中與第三摻雜區240，最後到輸入墊110。第二種通道又稱為負壓(negative stress)型靜電放電通道以用來與自輸入墊110導入的靜電放電通道有所區別。

由於第一井200將第二井210環繞，且第三摻雜區240與第一摻雜區222共同電耦接於輸入墊110，因此當有一偏壓施加在輸入墊110上時，對於第一井200與第二井210接合面並不會產生一正向偏壓。因此，自第二井210流至第一井200的漏電流將會大幅減低。在圖6所示的另一實施例中，可進一步加入一阻抗270介於第一摻雜區222與輸入墊110之間以在第一井200與第二井210接合面上有更大的壓差，因此可有更大的電位差來防止漏電流自第二井210流至第一井200中。

本實施例可進一步有一位於基板100中具有P型的第三井281，一位於第三井281中具有N型的第五摻雜區286，與 一位於第三井281中具有N型的第六摻雜區287。第五摻雜區286電耦接於第二摻雜區224且第六摻雜區287電耦接於第四摻雜區290。又有一介於第五與第六摻雜區之間的閘極288電耦接於接地端130。本實施例可再包含另一介於閘極288與第五摻雜區286之間的閘極289，其中閘極289電耦接於Vdd。

圖7描述另一實施例進一步具有一位於基板100中的N型第四井310且第四井310介於N+第二摻雜區224與P+第四摻雜區290之間，本實施例也包含一位於第四井310中具有N型的第七摻雜區320以及一位於基板100中具有P型的第八摻雜區340，其中所述的第八摻雜區340介於第二摻雜區224與第四摻雜區290之間，或介於第二摻雜區224與五摻雜區286之間。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

10‧‧‧靜電放電保護電路

20‧‧‧靜電放電保護電路

30‧‧‧靜電放電保護電路

100‧‧‧基板

101‧‧‧第一元件

102‧‧‧第二元件

103‧‧‧第三元件

104‧‧‧第四元件

110‧‧‧輸入墊

120‧‧‧內部電路

130‧‧‧接地端

200‧‧‧第一井

210‧‧‧第二井

220‧‧‧二極體聯結

222‧‧‧第一端

224‧‧‧第二端

225‧‧‧第一二極體

240‧‧‧摻雜區

270‧‧‧阻抗

280‧‧‧MOS結構

281‧‧‧第三井

286‧‧‧摻雜區

287‧‧‧摻雜區

288‧‧‧閘極

289‧‧‧第二閘極

290‧‧‧摻雜區

300‧‧‧保護環結構

310‧‧‧第四井

320‧‧‧摻雜區

340‧‧‧摻雜區

1011‧‧‧射極

1021‧‧‧第一極

1022‧‧‧第二極

102'‧‧‧二極體聯結

1022'‧‧‧第二極

1031‧‧‧二極體103一端

1032‧‧‧二極體103另一端

圖1顯示一實施例中的一靜電放電保護電路的等效電路圖；圖2描述一實施例中的一靜電放電保護電路的半導體結構； 圖3顯示圖2實施例中的靜電放電保護電路的半導體結構加入一阻抗的示意圖；圖4描述另一實施例中的靜電放電保護電路的半導體結構；；圖5顯示一實施例中的靜電放電保護電路的剖面圖；圖6顯示圖5實施例中的靜電放電保護電路加入一阻抗的示意圖；圖7顯示一實施例中的靜電放電保護電路的剖面圖。

20‧‧‧靜電放電保護電路

100‧‧‧基板

110‧‧‧輸入墊

130‧‧‧接地

200‧‧‧第一井

210‧‧‧第二井

220‧‧‧二極體聯結

222‧‧‧第一端

224‧‧‧第二端

240‧‧‧第一摻雜區

281‧‧‧第三井

286‧‧‧摻雜區

287‧‧‧摻雜區

288‧‧‧閘極

289‧‧‧第二閘極

290‧‧‧摻雜區

Claims (17)

1. 一靜電放電保護電路與一輸入墊連結，其中該靜電放電保護電路包含：一具有第一導電型的基板；一位於該基板中並具有第二導電型的第一井；一位於該第一井中並具有第一導電型的第二井；一位於該第二井中並具有第一導電型的第一摻雜區，該第一摻雜區與該輸入墊電耦接；一位於該第二井中並具有第二導電型的第二摻雜區；一位於該第一井中並具有第二導電型的第三摻雜區，該第三摻雜區與該輸入墊電耦接；以及一位於該基板中並具有第一導電型的第四摻雜區。
2. 如申請專利範圍第1項所述之靜電放電保護電路，其中靜電放電電流是藉由該第四摻雜區與該輸入墊間的通道進行放電。
3. 如申請專利範圍第1項所述之靜電放電保護電路，其中在該第一井中所形成的電位較該第二井中為高。
4. 如申請專利範圍第2項所述之靜電放電保護電路，進一步包含一第一二極體，其中該第一摻雜區為該二極體的第一端且該第二摻雜區為該二極體的第二端。
5. 如申請專利範圍第4項所述之靜電放電保護電路，其中該靜電放電電流的放電過程依序自該輸入墊至該第一摻雜區，接著自該第一摻雜區至該第二摻雜區，再自第二摻雜區至接地。
6. 如申請專利範圍第2項所述之靜電放電保護電路，其中靜電放電電流的放電過程依序自該第四摻雜區至該基板，接著自該基板至該第一井，再自該第一井至該第三摻雜區。
7. 如申請專利範圍第4項所述之靜電放電保護電路，進一步包含一第二二極體，其中該第四摻雜區為該第二二極體的第一端且該第三摻雜區為該第二二極體的第二端，靜電放電電流是自該第一端放電至該第二端。
8. 如申請專利範圍第1項所述之靜電放電保護電路，進一步包含：一位於基板中並為第一導電型的第三井；一位於第三井中並為第二導電型的第五摻雜區；一位於第三井中並為第二導電型的第六摻雜區；一位於該第五摻雜區與第六摻雜區之間的閘極；一位於基板中並為第二導電型的第四井，該第四井介於該第二摻雜區與第四摻雜區間；一位於第四井中且為第二導電型的第七摻雜區；以及一第一導電型的第八摻雜區，其中該第五摻雜區電耦接該第二摻雜區且該第六摻雜區電連接該第四摻雜區，且該第 八摻雜區位於該第二摻雜區與第四摻雜區之間。
9. 如申請專利範圍第1項所述之靜電放電保護電路，進一步包含一介於輸入墊與第一摻雜區間的阻抗。
10. 一靜電放電保護電路與一輸入墊連結，其中該靜電放電保護電路包含：一具有第一導電型的基板；一位於該基板中並具有第二導電型的第一井；一位於該第一井中的二極體元件，該二極體元件包含一具有第一導電型的第一端與一具有第二導電型的第二端，其中該第一端電耦接於該輸入墊；一具有第二導電型且位於該第一井中的第一摻雜區，該第一摻雜區電耦接於該輸入墊；以及一具有第一導電型且位於該基板中的第二摻雜區，該第二摻雜區電耦接於接地。
11. 如申請專利範圍第10項所述之靜電放電保護電路，其中在輸入墊與第二摻雜區間有一通道供靜電放電電流放電。
12. 如申請專利範圍第10項所述之靜電放電保護電路，其中在該第一井中所形成的電位較該第二井中為高。
13. 如申請專利範圍第11項所述之靜電放電保護電路，其中該靜電放電電流的放電通道依序自該輸入墊至該二極體元件，接著自該二極體元件至接地。
14. 如申請專利範圍第11項所述之靜電放電保護電路，其中該靜電放電電流的放電通道依序自該第二摻雜區至至該基板，接著自該基板至該第一井，再自該第一井至該第一摻雜區，再自該第一摻雜區至該輸入墊。
15. 如申請專利範圍第14項所述之靜電放電保護電路，其中該通道包含一第二二極體。
16. 如申請專利範圍第11項所述之靜電放電保護電路，進一步包含：一位於該基板中並為該第一導電型的第三井；一位於該第三井中並為該第二導電型的第三摻雜區；一位於該第三井中並為該第二導電型的第四摻雜區，一位於該第三摻雜區與第四摻雜區之間的閘極；以及一NMOS結構，該NMOS結構介於該二極體元件與該第二摻雜區之間，其中該第三摻雜區電耦接該二極體元件的第二端且該第四摻雜區電連接該第二摻雜區。
17. 如申請專利範圍第16項所述之靜電放電保護電路，進一步包含：一阻抗介於該輸入墊與該二極體元件的第一端之間；以 及一保護環結構，該保護環結構介於該二極體元件與該第二摻雜區之間，其中該保護環結構包含一第四井，一位於該第四井中的第五摻雜區，以及一位於該基板中的第六摻雜區。