TW201501267A - 用於經堆疊晶粒組件的中介物上的電荷損害保護 - Google Patents

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Abstract

一種大致有關於一中介物之裝置係被揭示。在此種裝置中，該中介物係具有複數個導體以及複數個吸引電荷的結構。該複數個吸引電荷的結構係用以保護至少一待耦接至該中介物的積體電路晶粒，以提供一經堆疊的晶粒。該複數個導體係包含複數個穿過基板的貫孔。

Description

用於經堆疊晶粒組件的中介物上的電荷損害保護
以下的說明係有關於積體電路裝置("IC")。更具體而言，以下的說明係有關於一種用於一經堆疊的晶粒組件類型之IC的具有電荷損害保護之中介物。
積體電路隨著時間演進已經變得更加"密集"，亦即，更多的邏輯特點已經被實施在一具有一給定尺寸的IC中。然而，使得所有構件都在單一晶粒IC上已經變得是有問題的。幸運的是，多個晶粒可加以堆疊以提供一經堆疊的晶粒IC("經堆疊的晶粒")。相較於嘗試形成一相當的單一晶粒IC，此種經堆疊的晶粒除了其它益處之外亦可以容許較低的功率消耗、較小的漏電流、較大的效能、及/或較小的IC尺寸。然而，藉由將一或多個積體電路晶粒附接至一中介物以形成一經堆疊的晶粒，其係有相關於此種一或多個積體電路晶粒的損害風險，而該些風險是不存在於單一晶粒IC的形成中。這些損害風險可能會降低經堆疊的晶粒的良率及/或可靠度。
因此，減輕此種損害風險中的一或多個以增加經堆疊的晶粒良率及/或可靠度是所期望且有用的。
一種裝置係大致有關於一中介物。在此種裝置中，該中介物係具有複數個導體以及複數個吸引電荷的結構。該複數個吸引電荷的結構係用以保護至少一待耦接至該中介物的積體電路晶粒，以提供一經堆疊的晶粒。該複數個導體係包含複數個穿過基板的貫孔。
一種方法係大致有關於一中介物的形成。在此種方法中，一用於該中介物的基板係加以獲得。複數個穿過基板的貫孔以及複數個吸引電荷的結構係形成在該基板中。該複數個穿過基板的貫孔的一部分係耦接至該複數個吸引電荷的結構，以用於帶電的粒子從該複數個穿過基板的貫孔至該複數個吸引電荷的結構的傳導。
100‧‧‧FPGA架構
101‧‧‧數十億位元的收發器(MGT)
102‧‧‧可組態設定的邏輯區塊(CLB)
103‧‧‧隨機存取記憶體區塊(BRAM)
104‧‧‧輸入/輸出區塊(IOB)
105‧‧‧組態設定及提供時脈的邏輯(CONFIG/CLOCKS)
106‧‧‧數位信號處理區塊(DSP)
107‧‧‧專門的輸入/輸出區塊
108‧‧‧可程式化的邏輯
109‧‧‧組態設定/時脈分布
110‧‧‧專用的處理器區塊
111‧‧‧可程式化的互連元件
112‧‧‧可組態設定的邏輯元件(CLE)
113‧‧‧BRAM邏輯元件(BRL)
114‧‧‧DSP邏輯元件(DSPL)
115‧‧‧輸入/輸出邏輯元件(IOL)
200‧‧‧經堆疊的晶粒
201‧‧‧載體
202‧‧‧積體電路晶粒
203‧‧‧中介物
204‧‧‧微凸塊
205‧‧‧正電荷
206‧‧‧負電荷
207‧‧‧電位差
208‧‧‧穿過基板的貫孔(TSV)
209‧‧‧底表面/背側表面
211‧‧‧頂表面/前側表面
212‧‧‧凹處
213‧‧‧填充層
214‧‧‧墊
215‧‧‧球
250‧‧‧晶圓尺寸或晶片尺寸的製造組件
300‧‧‧晶圓
400‧‧‧部分
401‧‧‧介電層
402‧‧‧阻障層
411‧‧‧金屬層
412‧‧‧金屬層
413‧‧‧金屬層
414‧‧‧金屬層
415‧‧‧貫孔層
416‧‧‧貫孔層
417‧‧‧貫孔層
418‧‧‧電晶體
419‧‧‧基板
421‧‧‧p-n接面
422‧‧‧源極與汲極區域
450‧‧‧部分
451‧‧‧導電層/金屬層
452‧‧‧導電層/金屬層
453‧‧‧導電層/金屬層
454‧‧‧貫孔層
455‧‧‧貫孔層/金屬貫孔層
456‧‧‧貫孔層
457‧‧‧導電層
458‧‧‧墊
501‧‧‧夾頭
502‧‧‧接點
503‧‧‧接地墊
504‧‧‧接地
560‧‧‧基板
561‧‧‧頂表面
600‧‧‧中介物
601‧‧‧電源匯流排
602‧‧‧接地匯流排
603‧‧‧導電層
604‧‧‧導電層
605‧‧‧貫孔層
606‧‧‧貫孔層
607‧‧‧接點
608‧‧‧矽化物接點/矽化的區域
609‧‧‧接點
610‧‧‧吸引電荷的結構
611‧‧‧覆蓋層/金屬蓋/導電層/接觸墊
612‧‧‧矽化物接點/矽化的區域/本地的互連/金屬層
613‧‧‧區域
614‧‧‧區域
615‧‧‧井
616‧‧‧井
620‧‧‧吸引電荷的結構
700‧‧‧中介物
707‧‧‧導電層/多晶矽層
708‧‧‧矽化物阻擋/矽化物阻擋層
709‧‧‧介電層
710‧‧‧吸引電荷的結構
715‧‧‧井
716‧‧‧井
720‧‧‧吸引電荷的結構
722‧‧‧接點
800‧‧‧中介物
810‧‧‧吸引電荷的結構
813‧‧‧區域
814‧‧‧區域
816‧‧‧井
820‧‧‧吸引電荷的結構
844‧‧‧靠近的邊緣
845‧‧‧部分
846‧‧‧部分
900‧‧‧製程流程
1000‧‧‧製程流程
1100‧‧‧製程流程
1110‧‧‧操作
1210‧‧‧導線/虛擬的接地
1211‧‧‧電荷耗散結構/p型雙井結構
1212‧‧‧電荷耗散結構/n型雙井結構
1213‧‧‧區域
1214‧‧‧區域
1215‧‧‧井
1216‧‧‧井
1300‧‧‧電路
所附的圖式係展示範例的裝置及/或方法。然而，所附的圖式不應該被視為限制申請專利範圍的範疇，而是只用於解說及理解而已。
圖1是描繪一範例的列狀現場可程式化閘陣列("FPGA")架構之簡化的方塊圖。
圖2-1至2-3是從一橫截面的側視圖來描繪一範例的用於利用一晶圓尺寸或晶片尺寸的製造組件以形成一經堆疊的晶粒之製程流程的個別的方塊圖。
圖3-1及3-2是分別從一俯視圖以及一仰視圖來說明性地描繪一範例的中介物晶圓之個別的方塊圖。
圖4-1是描繪圖2-1至2-3的經堆疊的晶粒的一橫截面圖之一範例的部分的方塊圖。
圖4-2是描繪一中介物的一橫截面圖的一範例的部分之方塊圖，其可以 是圖3的中介物晶圓的部分。
圖5是描繪一保持圖2-1至2-3的組件以用於在原處的製程之範例的工具台或晶圓保持夾頭之一橫截面的側視圖的方塊圖。
圖6至8是描繪個別範例的中介物或是其部分之橫截面的側視圖的方塊圖。
圖9至11是分別描繪對應於形成圖6至8的中介物之範例的製程流程之個別的流程圖。
圖12是描繪另一範例的中介物或是其部分之橫截面的側視圖的方塊圖。
圖13是描繪圖12的中介物的一範例的電路之方塊/電路圖。
在以下的說明中，許多特定的細節係被闡述，以提供在此所述的特定例子之更徹底的說明。然而，對於熟習此項技術者而言應該明顯的是，一或多個其它例子及/或這些例子的變化都可以在並非全部的在以下所給出的特定細節下加以實施。在其它實例中，眾所週知的特點並未詳細地敘述，以避免模糊在此的例子之說明。為了便於說明起見，相同的元件符號係被使用在不同的圖中以指稱相同的項目；然而在替代的例子中，該些項目可以是不同的。
在描述於數個圖中說明性地所描繪的例子之前，一大致的介紹係被提供以能夠進一步理解。
近來，多個晶粒已經被封裝以形成一經堆疊的晶粒，其中此種經堆疊的晶粒係包含一中介物晶粒("中介物")，一或多個積體電路晶粒係 被耦接至該中介物晶粒。為了以一符合成本效益的方式製造此種中介物，此種中介物已經被做成為一被動晶粒。一般而言，一被動晶粒是一種不具有任何主動裝置的晶粒。然而，此種作為一被動晶粒的中介物可能沒有任何ESD保護及/或電荷保護，且/或可能未藉由應用天線規則來加以設計，並且對於此種被動晶粒增加ESD保護可能會增加形成此種中介物之相當大的成本。再者，此種中介物可能被曝露到例如是電漿放電的使用大量的離子電荷之處理以及來自傳輸的ESD。因為此種中介物可能會收集帶電的粒子，因此在一積體電路晶粒耦接至其時，其可能是放電至該積體電路晶粒的一來源。一未封裝的積體電路晶粒可能未使得其全部的接腳都受到保護且/或充分地受到保護以對抗此種放電中的一或多個，並且因此此種積體電路晶粒可能會受到中介物表面電荷至此種積體電路晶粒的此種放電的損害。
為了減輕此種損害，一種具有一或多個吸引電荷的結構之中介物係在以下加以描述。此種吸引電荷的結構可以提供保護給此種中介物，並且提供保護給一或多個"堆疊"到此種中介物之上的積體電路晶粒。這些吸引電荷的結構並非就電晶體及二極體的傳統上的意義而言的主動構件，並且因此此種中介物可以用一符合成本效益的方式來加以製造，以具有此種吸引電荷的結構。例如，此種吸引電荷的結構可以是大的特點，並且因此不牽涉到目前最佳技術的微影以用於其製造。再者，此種吸引電荷的結構可以利用較為寬鬆的遷移控制以及其它製程參數來加以形成，因為在此種中介物上沒有主動裝置。再者，對於被動中介物而言，熱預算(budget)可能完全不是問題，因為其並不包含任何主動電路。
在記住以上的一般性理解下，各種用於中介物及其形成的實施例係大致加以敘述於下。
因為上述的例子中的一或多個在此係利用一特定類型的IC來加以描述，因此此種IC的詳細說明係在以下提供。然而，應瞭解的是，其它類型的IC也可以受益於在此所述的技術中的一或多個。
可程式化的邏輯裝置("PLD")是一眾所周知的類型的積體電路，其可被程式化以執行所指明的邏輯功能。一種類型的PLD，亦即現場可程式化閘陣列("FPGA")通常包含一陣列的可程式化的塊(tile)。這些可程式化的塊例如可包含輸入/輸出區塊("IOB")、可組態設定的邏輯區塊("CLB")、專用的隨機存取記憶體區塊("BRAM")、乘法器、數位信號處理區塊("DSP")、處理器、時脈管理器、延遲鎖定迴路("DLL")、等等。如同在此所用的，"包含"係表示沒有限制的包含。
每個可程式化的塊通常包含可程式化的互連以及可程式化的邏輯兩者。該可程式化的互連通常包含大量的具有變化的長度之互連線，該些互連線係藉由可程式化的互連點("PIP")來加以互連。該可程式化的邏輯係利用例如可包含函數產生器、暫存器、算術邏輯等等之可程式化的元件來實施一使用者設計的邏輯。
該可程式化的互連以及可程式化的邏輯通常是藉由載入一組態設定資料的串流到內部的組態設定記憶單元中來加以程式化，該些組態設定記憶單元係界定該些可程式化的元件是如何加以組態設定的。該組態設定資料可以從記憶體(例如，從一外部的PROM)加以讀取、或是藉由一外部的裝置加以寫入到該FPGA中。該些個別的記憶單元之集體的狀態係 接著決定該FPGA的功能。
另一種類型的PLD是複雜可程式化的邏輯裝置或是CPLD。一CPLD係包含兩個或多個連接在一起的"功能區塊"，並且藉由一互連開關矩陣來連接至輸入/輸出("I/O")資源。該CPLD的每個功能區塊係包含一種類似於那些用在可程式化的邏輯陣列("PLA")以及可程式化的陣列邏輯("PAL")裝置之兩階層的AND/OR結構。在CPLD中，組態設定資料通常是儲存在晶片上的非揮發性記憶體中。在某些CPLD中，組態設定資料係被儲存在晶片上的非揮發性記憶體中，接著被下載到揮發性記憶體以作為一最初的組態設定(程式化)序列的部分。
對於所有的這些可程式化的邏輯裝置("PLD")而言，該裝置的功能係藉由為該目的而提供至該裝置的資料位元來加以控制。該些資料位元可被儲存在揮發性記憶體中(例如，如同在FPGA以及某些CPLD中的靜態記憶單元)、在非揮發性記憶體中(例如，如同在某些CPLD中的快閃記憶體)、或是在任何其它類型的記憶單元中。
其它PLD係藉由施加一例如是金屬層的處理層而被程式化，該處理層係可程式化地互連在該裝置上的各種元件。這些PLD係以遮罩可程式化的裝置著稱的。PLD亦可以用其它方式加以實施，例如，利用熔線或是反熔線(antifuse)技術。該些術語"PLD"以及"可程式化的邏輯裝置"係包含但不限於這些範例的裝置，並且涵蓋只有部分可程式化的裝置。例如，一種類型的PLD係包含硬式編碼的(hard-coded)電晶體邏輯以及一可程式化地互連該硬式編碼的電晶體邏輯之可程式化的開關結構(fabric)的一組合。
如上所提到的，先進的FPGA可在陣列中包含數種不同類型的可程式化的邏輯區塊。例如，圖1係描繪一FPGA架構100，其係包含大量不同的可程式化的塊，其包含數十億位元的收發器("MGTs")101、可組態設定的邏輯區塊("CLBs")102、隨機存取記憶體區塊("BRAMs")103、輸入/輸出區塊("IOBs")104、組態設定及提供時脈的邏輯("CONFIG/CLOCKS")105、數位信號處理區塊("DSPs")106、專門的輸入/輸出區塊("I/O")107(例如，組態設定埠以及時脈埠)、以及其它可程式化的邏輯108，例如是數位時脈管理器、類比至數位轉換器、系統監視邏輯、等等。某些FPGA亦包含專用的處理器區塊("PROC")110。
在某些FPGA中，每個可程式化的塊係包含一可程式化的互連元件("INT")111，其係具有標準化的連線往返於在每個相鄰的塊中之一對應的互連元件。因此，該些可程式化的互連元件的一起利用係實施用於該舉例說明的FPGA之可程式化的互連結構。該可程式化的互連元件111亦包含連線以往返於在同一塊內之可程式化的邏輯元件，即如同藉由內含在圖1的頂端處的例子所展示者。
例如，一CLB 102可包含一可被程式化以實施使用者邏輯之可組態設定的邏輯元件("CLE")112、再加上單一可程式化的互連元件("INT")111。除了包含一或多個可程式化的互連元件之外，一BRAM 103可包含一BRAM邏輯元件("BRL")113。通常，內含在一塊中的互連元件的數目係依據該塊的高度而定。在該圖示的實施例中，一BRAM塊係具有和五個CLB相同的高度，但是其它數目(例如，四個)亦可被利用。除了包含一適當的數目個可程式化的互連元件之外，一DSP塊106可包含一DSP邏輯 元件("DSPL")114。除了包含該可程式化的互連元件111的一實例之外，一IOB 104例如可包含一輸入/輸出邏輯元件("IOL")115的兩個實例。如同對於具有此項技術中的技能者而言將會是明顯的，例如連接至該I/O邏輯元件115之實際的I/O墊通常未被侷限至該輸入/輸出邏輯元件115的區域。
在該圖示的實施例中，一接近該晶粒(在圖1中展示)的中心之水平的區域係被使用於組態設定、時脈以及其它控制邏輯。從此水平的區域或行延伸之垂直的行109係被用來分佈該些時脈及組態設定信號以橫跨整個FPGA。
某些利用在圖1中所描繪的架構之FPGA係包含額外的邏輯區塊，而破壞了構成該FPGA的一大部分之規則的列狀結構。該些額外的邏輯區塊可以是可程式化的區塊及/或專用的邏輯。例如，處理器區塊110係跨越數行的CLB以及BRAM。
注意到的是，圖1只是欲描繪一範例的FPGA架構。例如，在一列中的邏輯區塊數目、該些列之相對的寬度、列的數目及順序、內含在該些列中的邏輯區塊類型、該些邏輯區塊之相對的尺寸、以及內含在圖1的頂端處之互連/邏輯的實施方式只純粹是範例的。例如，在一實際的FPGA中，該些CLB所出現之處通常都包含超過一相鄰列的CLB，以促進使用者邏輯之有效率的實施，但是相鄰的CLB列的數目係隨著該FPGA的整體尺寸而改變。
即使以下的說明是就一經堆疊的晶粒以提供一FPGA或是其它SoC而論，但是以下的說明並不限於FPGA、SoC或是任何特定類型的經堆疊的晶粒。而是，以下的說明係適用於任何具有一中介物之經堆疊的 晶粒組件，其原因從以下的說明將會變成明顯的。
圖2-1至2-3是從一橫截面的側視圖來描繪一範例的用於利用一晶圓尺寸或是晶片尺寸的製造組件("組件")250以形成一種多個晶粒或是經堆疊的晶粒IC("經堆疊的晶粒")200之製程流程的個別的方塊圖。在圖2-1中，組件250係具有一載體201，該載體201係具有一或多個附接至其的積體電路晶粒202。積體電路晶粒202可經由複數個微凸塊204來耦接至一中介物203。積體電路晶粒202可包含一FPGA晶粒、一電源供應器晶粒、一記憶體晶粒、一光學介面晶粒、及/或一繪圖處理器晶粒、或是任何其它一或多種類型的積體電路晶粒中的一或多個。此種積體電路晶粒202中的一或多個可能是易受到來自中介物203的表面電荷放電之損害，即如同在以下額外詳細敘述者。
中介物203仍然可以是一中介物晶圓的部分，即如同在以下額外詳細敘述者。換言之，一中介物晶圓在此時點可能已被切割、或是未被切割。此一般被稱為一晶圓上晶片(chip-on-wafer)流程或是CoW流程。選配的是，中介物203在此時點可以是已經從一中介物晶圓被切割出，並且接著使得積體電路晶粒中的一或多個附接至其。此一般被稱為一晶片堆疊(chip-on-chip)流程或是CoC流程。在此種流程中的任一個，一底膠填充(under fill)可被注入在積體電路晶粒之間，並且一塑模化合物(mold compound)可被用來有效的將積體電路晶粒202結合在一起；然而，為了清楚及不受限之目的，此種底膠填充及塑模化合物在此並未說明性地加以描繪。再者，為了清楚及不受限之目的，將假設一CoW流程被使用，即使一CoW流程或是一CoC流程的任一個都可加以利用。
中介物203可包含穿過基板的貫孔("TSV")208。對於一矽基板而言，TSV有時被稱為穿過矽的貫孔。為了清楚及不受限之目的，將假設一矽基板係被使用；然而，在其它實例中，其它類型的材料或是材料的組合亦可被使用作為一半導體基板。尤其，為了清楚及不受限之目的，將假設此種矽基板是一p型輕摻雜("P-")的基板。然而，在其它實例中，一n型摻雜的基板亦可被使用；然而，一n型基板的使用可能會影響摻雜結構及/或佈局，以便於提供一足夠低的崩潰電壓，即如同從以下的說明可理解者。
TSV 208的一部分可耦接至微凸塊204的一部分，以用於和積體電路晶粒202中的一或多個電性通訊。為了清楚及不受限之目的，在圖2-1至2-3中，TSV 208係說明性地被描繪為直接耦接至微凸塊204；然而，如同在以下額外詳細敘述的，一或多個導體層及/或一或多個貫孔導體層可以形成在中介物203中，以提供用於此耦接至一或多個微凸塊204的互連。這些互連可包含一或多個接地匯流排以及一或多個電源匯流排。為了清楚及不受限之目的，單一接地匯流排以及單一電源匯流排係在以下額外詳細地加以描述。
在此時點，中介物203的一底表面209("背側表面")或是一中介物晶圓的一背側表面係如同說明性描繪地面朝上的，並且中介物203的一頂表面211("前側表面")或是一中介物晶圓的一前側表面係如同說明性描繪地面朝下的。類似地，圖3-1及3-2是分別從一俯視圖以及一仰視圖來說明性地描繪一中介物晶圓("晶圓")300之個別的方塊圖。晶圓300可包含複數個中介物203。在圖3-1中，晶圓300的一前側表面211係說明性地被描 繪。儘管背側表面209的電荷累積是一般在以下參考中介物203所敘述的，但是在中介物晶圓300上的前側表面211的電荷累積可能如同在圖3-1中所說明性描繪地發生，其中電荷205及/或206是在前側表面211上。
在圖3-2中，晶圓300的一背側表面209係說明性地被描繪。在中介物晶圓300上的背側表面209的電荷累積可能如同在圖3-2中所說明性描繪地發生，其中電荷205及/或206係在背側表面209上。
在一經堆疊的晶粒200(有時被稱為堆疊的矽互連技術或是SSIT)的製造期間，一中介物或是中介物晶圓係被曝露到帶電的粒子、電子以及其它形式的能量("電荷")。這些電荷可包含正電荷及/或負電荷。此種電荷可能來自一些可能的來源中的任一種，除了其它曝露到帶電的粒子及電子之可能的來源之外，其包含但不限於曝露到一電漿強化的化學氣相沉積("PECVD")的一電漿、曝露到電漿蝕刻("乾式蝕刻")的一電漿、及/或來自傳輸的靜電放電。
同時參考到圖2-1至2-3、3-1及3-2，例如是大致被描繪為正電荷205及負電荷206的電荷可能聚集在中介物203的一背側表面209以及一前側表面211。回想微凸塊204可以在此時點被囊封，因而在此種製造中的此時點的曝露到靜電或是其它放電可以是來自此種囊封的外部。這些電荷205及/或206可能在此種背側表面209以及形成在積體電路晶粒202中的一或多個中的電晶體以及其它裝置的源極-汲極的接面或是更一般而言的p-n或是n-p接面("p-n"可交換地被使用以指稱p-n及n-p接面的任一者或是兩者，除非另有明確地指出)之間產生一電位差207。
在此時點係假設中介物203是被稱為一"被動"中介物。在一 習知的積體電路晶粒中，電晶體可以藉由限制金屬以及閘極尺寸的一面積比例之天線規則而受到保護免於電漿損害。再者，一習知的積體電路晶粒可具有靜電放電("ESD")保護電路。然而，對於一經堆疊的晶粒而言，為了降低中介物形成的成本，中介物可以只有被動構件。例如，一被動中介物可以只有具有微凸塊、金屬互連、TSV、凸塊底部金屬化("UMB")、以及C4球。這些被動構件可以具有大的寬度、長度、及/或高度以降低電阻-電容("RC")延遲。再者，一中介物之一高密度的金屬佈局可能會使得一高的天線比例成為一重要的風險。
類似地，若電荷205及/或206被給予一導電的路徑至一積體電路晶粒202的p-n接面，則此種電荷可能會造成顯著的損害，此可能會使得一與其相關的裝置後續會過早地失效或是無法使用的。類似地，圖4-1是描繪圖2-1至2-3的一經堆疊的晶粒200的一橫截面圖之一範例的部分400之方塊圖。
在圖4-1中，一TSV 208可以是形成在中介物203的一基板560中，該基板560可以是一如先前所述的矽P-基板。一中介物203的TSV 208可以是由銅所形成的並且可具有一或多個阻障層402以及一介電層401，其可耦接至一導電層。在此例子中，一導電層451係耦接至TSV 208。可以是一金屬層的導電層451可以透過例如一導電的貫孔層454來耦接至例如可以是金屬層的導電層452。金屬層452可耦接至一導電的貫孔層455。貫孔層454及455可以都是金屬貫孔層。金屬層451及452以及貫孔層454及455可以都是銅為基礎的導電層。
金屬貫孔層455可以透過一微凸塊204來耦接至積體電路晶 粒202的一金屬層411。金屬層411可以例如透過一或多個金屬貫孔層(分別例如是貫孔層415及416)來耦接至一或多個其它金屬層，例如是金屬層412及413。另一例如是貫孔層417的貫孔層可被用來耦接金屬層413至金屬層414。金屬層414可耦接至電晶體418的閘極堆疊、源極區域、汲極區域、及/或主體區域。積體電路晶粒202的基板419可以具有多個形成於其中的p-n接面421，其包含源極與汲極區域422。
此外，此種電荷可能累積在一前側表面211上，並且因此在一中介物晶圓300或中介物203的測試期間，在一或多個頂端積體電路晶粒的微凸塊安裝之前，若在測試期間未適當接地的，則其對於一中介物203可能有損害。類似地，參考圖4-2，其中展示有描繪另一中介物203的一橫截面圖的一範例的部分450之方塊圖，其可以是一中介物晶圓300的部分。
除了以下的差異之外，中介物203的部分450係和圖4-1的相同。部分450係額外包含一金屬層453，該金屬層453係分別在此種金屬層的相對側上耦接至貫孔層455及456。貫孔層456係將導電層453耦接至導電層457。導電層457可以耦接至一前側表面211的墊458。墊458可以是探針墊。導電層457與貫孔層456以及墊458都可以是金屬為基礎的層，例如是鋁層。例如先前所敘述的，一微凸塊204同樣地可以耦接至部分450，儘管其並未被說明性地描繪。
由於TSV 208是因為介電層401而為有效的電性浮接或是與基板560隔離，因此在探測或是其它測試期間適當的接地一中介物203或是中介物晶圓300可證明是困難的。類似地，在前側表面211上可能有電荷累積，並且若此種電荷累積透過金屬線而被引導至一頂端晶粒上的電晶體， 則其可能會造成損害，亦即可能會造成已經是非常細微的電晶體的窄接面損害或是可靠度的風險。
在額外參考至圖2-1至2-3、3-1及3-2下，在圖2-2中，中介物203或是中介物晶圓300係說明性地被描繪為已經進行TSV 208的底部部分的暴露。在導電的TSV 208被露出之下，電荷205及/或206係具有一導電的路徑或是放電路徑至積體電路晶粒202中的一或多個的一或多個p-n接面。同樣地，此放電路徑可能會造成此種積體電路晶粒202的一或多個裝置的過早失效或是無法運作。為了清楚之目的，舉例且非限制性的，任何發生在TSV 208被露出之後的電漿曝光都可能充電(charge up)在積體電路晶粒202中的一或多個中的電晶體418，此可能會導致嚴重的電漿放電損害。此電荷累積在某些實例中可能是高到使得電晶體遭受到分別由於熱"燒毀"及電遷移所造成的源極-汲極擊穿及/或矽化物(silicide)損失。
類似以上地，在TSV 208最初被露出而且潛在地被曝露到來自後續的處理的其它電荷之後，TSV 208係被曝露到背側表面209的電荷205及/或206。例如，利用一涉及曝露到電荷的PECVD操作或是其它操作下，在TSV 208的露出部分之間的凹處212可以被填充，並且TSV 208可以被覆蓋，此可能進一步損害積體電路晶粒202中的一或多個。參考圖2-3，一用以填充凹處212的填充層213之後可以是在TSV或是TSV突出部的頂端上之一例如是氮化物層的介電層的一CMP移除，接著是利用UBM的墊214的產生以及藉由一C4製程的C4球215的形成。墊214及球215的形成分別可能進一步牽涉到TSV 208曝露到電荷，此可能進一步損害積體電路晶粒202中的一或多個。
圖5是描繪一在製造期間保持組件250以用於在原處的製程之範例的工具台或晶圓保持夾頭("夾頭")501之一橫截面的側視圖的方塊圖。夾頭501可耦接至一接地504。夾頭501可以具有或是附接至其的一或多個彈簧、夾、接腳、或是其它機械的接點502。
中介物203的一前側表面211可以具有一或多個接地墊503，以用於和此種一或多個對應的機械的接點502之摩擦或其它機械式的接觸。此種接點502以及夾頭501因此可以耦接中介物203至接地504以提供一用於表面電荷的放電路徑，其理由係如先前在此所述的。在中介物203的前側表面211上的接地墊503可被使用於中介物203以在原處接地，亦即大致是在一經堆疊的晶粒200的形成期間接地的。
接地墊503可以是Vss墊、或者可以是互連接至一中介物晶圓300上的Vss之"虛擬(dummy)"墊，以用於晶圓級的接地。此種外部的接地可以有助於耗散在一CoW製程流程或是一基板上的CoW("CoWoS")製程流程期間累積的電荷。
在記住以上的說明下，用於一或多個積體電路晶粒202的電荷保護係利用形成在中介物203中的吸引電荷的結構而被提供，即如同在以下額外詳細敘述者，以便於保護一經堆疊的晶粒組件的積體電路晶粒202中的一或多個。即如同在以下額外詳細敘述者，中介物203可具有電荷保護結構，例如用以保護一經堆疊的晶粒200的積體電路晶粒202的電晶體。
圖6至8分別是描繪範例的中介物600至800或是其部分之個別的橫截面的側視圖的方塊圖，該中介物600至800可以是一經切割的中介物203或是一中介物晶圓300的一中介物203，以用於一經堆疊的晶粒或 是一堆疊的晶粒("經堆疊的晶粒")200的形成。類似地，一中介物(其包含但不限於一被動中介物)可被視為一晶粒，儘管為了清楚起見，在此並未如此稱之。
中介物600至800的每一個可以包含複數個導體以及複數個吸引電荷的結構。此種吸引電荷的結構是用以保護分別將會耦接至此種中介物的任一種的至少一積體電路晶粒，以提供一經堆疊的晶粒200。此種複數個導體係包含TSV 208。
參考圖6，一井615係形成在中介物600中、或更特定的說是在中介物600的基板560中。井615可以是一p型井("P-井")。因為對於此例子而言，基板560是一p型基板，因此一P-井615的形成是選配的。然而為了清楚起見，藉由舉例且非限制的，將假設P-井615係被形成。再者，在其中一相反極性的基板被使用的一例子中，接著一N-井616的形成同樣將會是選配的，即如同在以下額外詳細敘述者。
一區域613可以是形成在P-井615中。區域613可以是一重摻雜的n型區域("N+區域")。一接點609可加以形成，以用於從此種接點傳導電荷至N+區域613。接點609可以藉由形成一例如是NiSi、CoSi、或是某種其它金屬-矽化物的矽化物區域來加以形成，以降低接著是一例如鎢(W)或是其它金屬的接觸層或金屬蓋611的沉積之接觸電阻。然而一般而言，單層、兩層或是超過兩層的電性接點都可被使用。
選配的P-井615、N+區域613以及接點609之組合可以提供一吸引電荷的結構610。儘管為了清楚起見，只有單一實例的吸引電荷的結構610係說明性地描繪在圖6中，但應瞭解的是多個吸引電荷的結構610 可以形成在基板560中。類似地，每個吸引電荷的結構610以及接著在此所述的吸引電荷的結構的每一個都是形成在基板560的一頂表面561、或是接近該頂表面561之處。頂表面561是和中介物600的一背側表面209相對的。
接點609可耦接至由一導電層604所形成的一接地匯流排602。接點609可以透過貫孔層605來耦接至接地匯流排602。貫孔層605可進一步耦接接地匯流排602至一或多個TSV 208。在此例子中，導電層603與604以及貫孔層605與606是銅為基礎的層。然而，此只是接點609如何可耦接至一接地匯流排602的一個例子，因而於是其它的金屬層及/或貫孔層的配置亦可被使用。
因此，複數個吸引電荷的結構610可耦接至一或多個接地匯流排602以及一或多個和接地匯流排602相關聯的TSV 208，以吸引帶電的粒子至此種吸引電荷的結構。因為一N+區域613被使用，因此此種帶電的粒子一般將會是從一背側表面209獲得的正電荷205。因此，當中介物600的一背側表面209被蝕刻且/或例如藉由CMP加以背面研磨以露出TSV 208的底端時，在此種表面上的正電荷可以透過此種TSV 208，透過一或多個接地匯流排602而被引導至一或多個吸引電荷的結構610。類似地，對於帶電的粒子而言，相較於到達在一或多個積體電路晶粒202中的矽化物及p-n接面之距離，到達吸引電荷的結構610以及接著在此敘述的所有的吸引電荷的結構之距離可以是相對較短的。不僅至此種中介物電荷吸引結構的此種距離較短，而且相較於在一或多個頂端晶粒上的電晶體的崩潰電壓，此種電荷吸引結構係具有較低的崩潰電壓。因此，吸引電荷的結構610可以是更可能吸引足夠的正電荷205，使得到達在一或多個積體電路晶粒202中的 目的地的此種電荷的一剩餘部分(若有的話)可以是不足以造成任何顯著的損害。
繼續參考圖6，一井616係形成在中介物600中、或更特定的說是在中介物600的基板560中。井616可以是一n型井("N-井")並且可以是和P-井615間隔開。一區域614可以是形成在N-井616中。區域614可以是一重摻雜的p型區域("P+區域")。一接點607可加以形成，以用於從此種接點傳導電荷至P+區域614。接點607可以藉由形成一例如是NiSi或某些其它矽化物的矽化物區域來加以形成，以降低接著是一例如W或其它金屬的金屬蓋611的沉積的接觸電阻。然而一般而言，單層、兩層或是超過兩層的電性接點都可被使用。接點607係類似於接點609，除了接點607可具有一比矽化的區域612更為p型的矽化的區域608，並且有關n型也是反之亦然的。
N-井616、P+區域614以及接點607之組合可以提供一吸引電荷的結構620。儘管為了清楚起見，只有單一實例的吸引電荷的結構620係說明性地描繪在圖6中，但應瞭解的是多個吸引電荷的結構620可以形成在基板560中。同樣地，每個吸引電荷的結構620以及接著在此所述的吸引電荷的結構的每一個都是形成在基板560的一頂表面561、或是接近該頂表面561之處。
接點607可耦接至一電源匯流排601，其例如可以是由一導電層603所形成的一Vdd電壓電源匯流排。接點607可以透過一貫孔層605、一導電層604以及另一貫孔層606來耦接至電源匯流排601。同樣地，此只是接點607如何可耦接至一電源匯流排601的一個例子，並且其它的配置也 是可能的。貫孔層605與606以及導體層604可進一步將電源匯流排601耦接至一或多個TSV 208。
因此，複數個吸引電荷的結構620可耦接至一或多個電源匯流排601以及與該電源匯流排601相關聯的一或多個TSV 208，以吸引帶電的粒子至此種吸引電荷的結構。因為一P+區域614係被使用，所以此種帶電的粒子一般將會是從一背側表面209獲得的負電荷206。因此，當中介物600的一背側表面209被蝕刻且/或例如藉由CMP加以背面研磨以露出TSV 208的底端時，在此種表面上的負電荷可以透過此種TSV 208，透過一或多個電源匯流排601而被引導至一或多個吸引電荷的結構620。同樣地，對於帶電的粒子而言，相較於到達在一或多個積體電路晶粒202中的矽化物及p-n接面之距離，到達吸引電荷的結構620以及接著在此敘述的所有的吸引電荷的結構之距離可以是相對較短的。因此，吸引電荷的結構620可以是更可能吸引足夠的負電荷206，使得到達在一或多個積體電路晶粒202中的目的地的此種電荷的一剩餘部分(若有的話)可以是不足以造成任何顯著的損害。
吸引電荷的結構610的一崩潰電壓可以是低於在至少一積體電路晶粒202中的源極汲極p-n接面的一崩潰電壓。同樣地，吸引電荷的結構620的一崩潰電壓可以是低於在至少一積體電路晶粒202中的其它源極-汲極p-n接面的另一崩潰電壓。在NMOS及PMOS之間可以做出區別，例如，電晶體的類型為分別具有不同的崩潰電壓，並且對於不同類型的電荷，亦即正電荷及負電荷具有不同的敏感度。
然而，吸引電荷的結構610及620一般而言可被想成為逆向 偏壓的二極體。以傳統的意義而言，吸引電荷的結構610及620並非實際可操作的二極體，並且因此中介物600仍然是一被動中介物。然而，藉由使得例如是吸引電荷的結構610及620之吸引電荷的結構具有崩潰電壓是低於一或多個積體電路晶粒或是"頂端晶粒"200的源極-汲極接面的崩潰電壓，此種吸引電荷的結構可以在此種一或多個積體電路晶粒202的電晶體的此種源極-汲極接面之前先崩潰。再者，相對於一傳統的p-n接面二極體，此種吸引電荷的結構610及620可以作用為去耦電容器，並且因此可以不影響速度，亦即可以不增加額外的負載至高頻電路，並且可以有助於穩定化一Vdd電源供應器。再者，吸引電荷的結構610及620是可逆且非破壞性的。
圖12是描繪另一範例的中介物或是其部分600的橫截面的側視圖之方塊圖。圖12係類似於圖6，並且因此大致上為了清楚起見，只有差異才被描述。
在用於一經堆疊的晶粒200的形成之一經切割的中介物203或是一中介物晶圓300的一中介物203的此例子中，中介物203可以是一被動中介物。
參考圖12，一可以和井615一起形成的井1215係加以形成在中介物600中、或更特定的說是在中介物600的基板560中。像是井615，井1215可以是一P-井。因為對於此例子而言，基板560是一p型基板，一P-井1215的形成係選配的。然而為了清楚起見，藉由舉例且非限制的，將假設P-井1215係被形成。
繼續參考圖6，一可以和井616一起形成的井1216係形成在中介物600中、或更特定的說是在中介物600的基板560中。井1216可以 是一N-井並且可以是和P-井1215間隔開。在此例子中，一TSV 208係被設置在井1215及1216之間。此種TSV 208例如可以是用於一I/O。
一可以和區域614一起形成的區域1214可以形成在P-井1215中。區域1214可以是一P+區域。一接點607可加以形成，以用於從此種接點傳導電荷至P+區域1214。接點607可耦接至一導線1210。一導電層604的導線1210可以透過一利用貫孔層605所提供的貫孔來耦接至接點607。導線1210實際上可以是一虛擬線。
一可以和區域613一起形成的區域1213可以形成在N-井1216中。區域1213可以是一N+區域。一接點609可加以形成，以用於從此種接點傳導電荷至N+區域1213。接點609可以透過一利用貫孔層605所提供的貫孔來耦接至導線1210。
P-井1215、P+區域1214以及接點607之組合可以提供一電荷耗散結構1211。儘管為了清楚起見，只有單一實例的電荷耗散結構1211係說明性地描繪在圖12中，但應瞭解的是多個電荷耗散結構1211可以形成在基板560中。類似地，每個電荷耗散結構1211以及在此所述的吸引電荷的結構的每一個都可以形成在基板560的一頂表面561、或是接近該頂表面561之處。
在此例子中，接地匯流排602以及電源匯流排601係透過導電層604以及貫孔層605與606而分別耦接至一吸引電荷的結構620以及一吸引電荷的結構610。
因此，複數個電荷耗散結構1211可耦接至一或多個虛擬導線1210。電荷耗散結構1211可被用來幫助被耗散的電荷經由在此所述的吸 引電荷的結構來加以吸引。類似地，具有相反極性的電荷耗散結構可被使用，即如同在以下額外詳細敘述者。
N-井1216、N+區域1213以及接點609之組合可以提供一電荷耗散結構1212。儘管為了清楚起見，只有單一實例的電荷耗散結構1212係說明性地描繪在圖12中，但應瞭解的是多個電荷耗散結構1212可以形成在基板560中。同樣地，每個電荷耗散結構1212可以形成在基板560的一頂表面561、或是接近該頂表面561之處。
因此，複數個電荷耗散結構1211及1212可以透過一或多個虛擬導線1210來彼此耦接。除了電荷耗散結構1211及1212分別可以是雙井結構之外，電荷耗散結構1211及1212可以大致如同在此相關吸引電荷的結構610及620所述地來加以形成，其中此種個別的結構的井是具有同一極性。因此，電荷耗散結構可包括p型雙井結構以及n型雙井結構，其中一p型雙井結構1211係透過一導線1210來耦接至一n型雙井結構1212以提供一虛擬的接地，即如同在以下額外詳細敘述者。
圖13是描繪圖12的一中介物203的一範例的電路1300之方塊/電路圖。在此例子中，吸引電荷的結構610及620係說明性地被描繪為二極體。一微凸塊204可耦接至一接地匯流排602，該微凸塊204可包含至一TSV 208的耦接。二極體610的輸入可耦接至接地匯流排602。二極體610的輸出可以透過基板560而耦接至個別的電荷耗散結構1211及1212。在此例子中，電荷耗散結構1211及1212係大致以節點來加以指出。這些節點可耦接至一虛擬的接地1210，亦即一虛擬導線1210。二極體620的輸入可耦接至此種節點，並且二極體620的輸出可耦接至電源匯流排601。電源 匯流排601可耦接至另一微凸塊204，該微凸塊204可包含至另一TSV 208的耦接。因此，被吸引電荷的結構所吸引的電荷可以更容易地從基板560被耗散至此種虛擬的接地1210。儘管吸引電荷的結構610及620係參考電荷耗散結構1211及1212來加以敘述，但是參考圖8所述的吸引電荷的結構同樣可被利用。
參考圖7，一井715係形成在基板560中。同樣地，因為基板560在此例子中是p型，因此井715可以是一P-井。然而，在另一配置中，相反的極性可被使用。一在極性上是與井715相反的井716係形成在基板560中，其係與P-井715重疊、相鄰、或至少是接近的。換言之，有關最後一種配置，井715及716在某些實例中可以是稍微間隔開的。如同井615及616，井715及716可以利用一低功率的植入來加以形成，因為淺井可能是所期望的，以便於強化帶電的粒子的吸引，其理由係如先前所述。
一介電層709可以形成在井715及716之上或是上方，並且此種介電層可延伸超出此種井的邊界。在此例子中，介電層709是一薄的氧化物層。此種薄的氧化物層可以藉由快速的熱氧化或是其它氧化製程來生長成。選配的是，此種介電層可加以沉積。藉由具有一薄的介電層709，吸引電荷的結構710及720可以獲得一比積體電路晶粒202中的一或多個的p-n接面低的崩潰電壓。此種薄的氧化物層例如可以有效地被使用作為電漿電荷保護熔線，因為非常薄的氧化物之崩潰電壓可以是非常低的。然而，一旦"熔毀"後，此種薄的氧化物並不提供後續的保護。因此，可以添加一例如是在以下敘述的漏電流阻擋，以在萬一此種薄的氧化物"熔毀"時，切斷至一電源供應器的洩漏路徑。
在介電層709上方或之上可以形成一導電層707。在此例子中，導電層707可以藉由一多晶矽("poly")的沉積來加以形成。若此種薄的介電層709係由於在一Vdd側上，亦即相關吸引電荷的結構720的放電而損毀，為了避免漏電流從電源匯流排601通過到P-井715，一例如是利用氮化物或某種其它介電層的沉積之矽化物阻擋層("矽化物阻擋")708可以在矽化之前已形成來提供個別的接點722的覆蓋金屬層611之間的導電層707上加以形成。類似地，在例如是Ni或Co的覆蓋金屬層611與多晶矽層707的矽化期間，在矽化物阻擋708所位在之處的下方的多晶矽層707可能沒有或是非常小地被矽化。一例如是Ni或Co或是其它金屬的導電層611可加以沉積且蝕刻，接著是一退火以形成例如是NiSi或CoSi的矽化物。多晶矽層707的電阻應該高到足以提供充分的漏電流阻擋。換言之，有效地導電層707係被矽化物阻擋708分成一和吸引電荷的結構710的一接觸墊611相關的第一部分、以及一和吸引電荷的結構720相關的一接觸墊611相關的第二部分。因此，導電層707及611可被用來提供用於吸引電荷的結構710及720之個別的接點722。然而一般而言，單層、兩層、或是超過兩層的電性接點都可被使用。
接點722係容許從其傳導電荷通過介電層709而分別到吸引電荷的結構710及720的井715及716。於是，P-井715、介電層709的一部分以及一接點722之組合係提供一吸引電荷的結構710。儘管為了清楚起見，只有單一實例的吸引電荷的結構710係說明性地被描繪，但是中介物700可包含複數個吸引電荷的結構710來吸引帶電的粒子。同樣地，N-井716、介電層709的另一部分以及另一接點722之組合係提供一吸引電荷的 結構720。同樣地，儘管為了清楚起見，只有單一實例的吸引電荷的結構720係說明性地被描繪，但是中介物700可包含複數個吸引電荷的結構720來吸引帶電的粒子。
接地匯流排602可耦接至吸引電荷的結構710的金屬蓋611，即如同先前所述且為了清楚起見而不予以重複。同樣地，電源匯流排601可耦接至吸引電荷的結構720的覆蓋層611，即如同先前所述且為了清楚起見而不予以重複。同樣地，吸引電荷的結構710及720的崩潰電壓係低於一或多個積體電路晶粒202的例如是NMOS及PMOS電晶體的源極-汲極接面之p-n接面的崩潰電壓。
井715及716實際上只是耗散電荷，並且因此中介物700可被視為一被動中介物。然而，在此配置中，P-井715係在TSV 208的底端被露出之後吸引來自背側表面209的正電荷205，並且N-井716係在TSV 208的底端被露出之後吸引來自背側表面209的負電荷206。因此，吸引電荷的結構710及720可以是更可能吸引足夠的帶電的粒子，使得此種粒子的剩餘部分中到達在一或多個積體電路晶粒202內之目的地的那些粒子(若有的話)可以是不足以造成任何顯著的損害。
參考圖8，一井816係形成在中介物600中、或更特定的說是在中介物600的基板560中。井816可以是一n型井("N-井")。再者，在其中一相反極性的基板被使用的一例子中，則一P-井的形成可被使用。
一區域813可以形成在中介物560中。區域813可以是一重摻雜的n型區域("N+區域")。選配的是，一臨界值電壓調整植入("Vt植入")可以接在一被用來形成N+區域813的N+植入之後。一接點609可加以形 成，以用於從此種接點傳導電荷至N+區域813，即例如先前參考區域613所述的，並且因此為了清楚起見而未在此予以重複。因此，複數個吸引電荷的結構810可耦接至一或多個接地匯流排602以及一或多個與該接地匯流排602相關聯的TSV 208，以吸引帶電的粒子至此種吸引電荷的結構。因為一N+區域613係被使用，因而此種帶電的粒子一般將會是來自在一背側表面209上露出的TSV 208的正電荷205。
繼續參考圖8，一區域814可以形成在N-井816中。區域814可以是一重摻雜的p型區域("P+區域")。選配的是，一Vt植入可以接在一被用來形成P+區域814以提供此種區域的P+植入之後。一接點607可加以形成，以用於從此種接點傳導電荷至P+區域814，即例如先前參考區域613所述的，並且因此為了清楚起見而未在此予以重複。因此，複數個吸引電荷的結構820可耦接至一或多個電源匯流排601以及一或多個與該電源匯流排601相關聯的TSV 208，以吸引帶電的粒子至此種吸引電荷的結構。因為一P+區域814係被使用，因而此種帶電的粒子一般將會是來自在一背側表面209上露出的TSV 208的負電荷206。
特別參考到圖8的吸引電荷的結構810之一放大視圖，區域813的一部分845係延伸到井816中，並且區域813的一剩餘部分或是其它部分846並不延伸到井816中。為了藉由舉例且非限制的目的，部分845可以是從矽化物接點612相關於井816的一靠近的邊緣844開始並且進入到井816內的一充分的距離，使得崩潰電壓係足夠被降低的。換言之，具有區域813進入到井816中之此部分的延伸可以降低吸引電荷的結構820的一崩潰電壓。此外，一矽化物層被用來形成矽化物接點612及608，其係為相同的 矽化物層，可以進一步由於降低的接觸電阻而降低崩潰電壓。
區域813的部分846以及接點609之組合係提供一吸引電荷的結構810以吸引帶電的粒子，並且井816、區域814、區域813的部分845以及接點607之組合係提供一吸引電荷的結構820以吸引帶電的粒子。儘管為了清楚起見，只有單一實例的吸引電荷的結構810及820係說明性地描繪在圖8中，但應瞭解的是多個吸引電荷的結構810及/或820可以形成在基板560中。同樣地，吸引電荷的結構810及820的每一個係形成在基板560的一頂表面561或是接近該頂表面561之處，以縮短電荷205及206行進到達此種結構的距離。
當中介物800的一背側表面209被蝕刻且/或例如藉由CMP加以背面研磨以露出TSV 208的底端時，在此種表面上之帶電的粒子可以透過此種TSV 208，透過一或多個匯流排601及602而分別被引導至吸引電荷的結構820及810中的一或多個。類似地，對於帶電的粒子而言，相較於到達在一或多個積體電路晶粒202中的矽化物及p-n接面之距離，到達吸引電荷的結構810及820可以是一短許多的距離。再者，相較於在一或多個積體電路晶粒202中的電晶體，吸引電荷的結構810及820係具有較低的崩潰電壓。因此，吸引電荷的結構810及820可以是更可能吸引足夠的帶電的粒子，使得到達在一或多個積體電路晶粒202中之目的地的此種粒子的一剩餘部分的那些粒子(若有的話)可以是不足以造成任何顯著的損害。
吸引電荷的結構810的一崩潰電壓可以是低於在至少一積體電路晶粒202中的源極汲極p-n接面的一崩潰電壓。同樣地，吸引電荷的結構820的一崩潰電壓可以是低於在至少一積體電路晶粒202中的其它源極 -汲極p-n接面的另一崩潰電壓。同樣地，在NMOS及PMOS之間可以做出區別，例如，電晶體的類型為分別具有不同的崩潰電壓以及對於不同類型的電荷，亦即對於正電荷及負電荷具有不同的敏感度。由於吸引電荷的結構810及820是用於帶電的粒子的耗散，因此中介物800可被視為一被動中介物。
參考圖6至8，被用來形成井及/或區域的每一個植入可以是低電壓植入，因為此種井及/或區域可以是淺的，以便於提升吸引電荷的結構610、620、710、720、810及820的一低的崩潰電壓。再者，吸引電荷的結構610、620、710、720、810及820並非像是積體電路電晶體之小的結構。例如，吸引電荷的結構610、620、710、720、810及820可以是大於至少1微米，並且可以是至少2或是更大微米寬的。
圖9至11是描繪對應於中介物600、700及800的形成之範例的製程流程900、1000及1100之個別的流程圖。為了清楚起見，製程流程900、1000及1100的每一個係從在901之處的一習知的TSV孔洞形成的操作開始，其例如可以包含蝕刻TSV孔洞以及藉由一介電層的氧化或沉積於其中之形成，其中在之前的習知操作並未說明性地被描繪。再者，為了清楚起見，製程流程900、1000及1100的每一個係在906之處以一習知的TSV形成的操作來結束，例如阻障層沉積、銅電鍍以及銅CMP，其中後續的習知操作並未說明性地被描繪。當一TSV氧化物是藉由CVD或濕式氧化加以形成時，在901及906之處的操作可以在906之處加以組合。
參考圖6及9，從901開始，在902之處，一用於井616的一植入之圖案的形成、井616的一植入、一用於井615的一植入之圖案的選 配的形成、以及井615的一選配的植入可加以執行。在903之處，一用於區域614的一植入之圖案的形成、區域614的一植入、一用於區域613的一植入之圖案的形成、以及區域613的一植入可加以執行。在904之處，一用於本地的互連612之圖案的形成、一金屬層612的沉積、以及金屬層612與區域613及614的每一個的一部分的矽之矽化可加以執行。矽化可以利用一快速的熱退火("RTA")來加以執行。選配的是，在905之處，一用於金屬蓋611之圖案的形成、一導電層611的沉積、以及一金屬蝕刻可加以執行，以形成本地的互連。在905之處的操作可以是選配的，因為金屬蓋611在本地的互連或接點的形成中可被省略。在904或是選配地在905之處的操作之後，習知的處理可以在906之處接續。操作910，亦即對於902至904以及選配的905之操作可以是用於一CoWoS製程流程900。
參考圖7及10，從901開始，在1002之處，一用於井715的一植入之圖案的形成、井715的一植入，一用於井716的一植入之圖案的形成、以及井716的一植入可加以執行。在1003之處，一用於一薄的介電層709的沉積或生長之圖案的形成、以及一薄的介電層的沉積或生長可加以執行。在1004之處，一用於多晶矽層之圖案的形成、以及一多晶矽層的沉積可加以執行，以提供導電層707。再者，在1005之處，一例如是氮化物或其它介電質的矽化物阻擋層的沉積、此種矽化物阻擋層708的圖案化、以及此種介電層的蝕刻可加以執行，以提供一矽化物阻擋708。從1005開始，在1006之處，一用於矽化的例如是Ni或Co或其它金屬的金屬沉積、金屬蝕刻、以及例如利用一快速的熱退火("RTA")的矽化可加以執行。選配的是，從1006開始，在905之處，金屬蓋611可加以形成以提供本地的互 連或接點，即例如先前所敘述者。在1006或是選配的905之處的操作之後，習知的處理可以在906之處接續。操作1010，亦即對於1002至1006以及905的操作可以是用於一CoWoS製程流程1000。
參考圖8及11，從901開始，在1102之處，一用於井816的一植入之圖案的形成、以及井816的一植入可加以執行。從1102開始，在903之處，一用於區域814的一植入之圖案的形成、區域814的一植入、一用於區域813的一植入之圖案的形成、以及區域813的一植入可加以執行。在904之處，一用於一金屬層612的沉積之圖案的形成、一金屬層612的沉積、以及金屬層612與區域813及814的每一個的一部分的矽之矽化可加以執行。選配地在905之處，金屬蓋611的形成可加以執行，即如先前所述者。在905之處的操作之後，習知的處理可以在906之處接續。操作1110，亦即對於1102、903及904以及選配的905之操作可以是用於一CoWoS製程流程1100。
儘管先前係描述範例的裝置及/或方法，但是根據一或多個在此所述的特點之其它及另外的例子亦可被設計出，而不脫離本發明的範疇，此範疇係藉由接著的申請專利範圍及其等同項來加以決定。申請專利範圍所列的步驟並不意指該些步驟的任何順序。商標是其個別的擁有者之財產。
203‧‧‧中介物
208‧‧‧穿過基板的貫孔(TSV)
209‧‧‧底表面/背側表面
300‧‧‧晶圓
560‧‧‧基板
561‧‧‧頂表面
600‧‧‧中介物
601‧‧‧電源匯流排
602‧‧‧接地匯流排
603‧‧‧導電層
604‧‧‧導電層
605‧‧‧貫孔層
606‧‧‧貫孔層
607‧‧‧接點
608‧‧‧矽化物接點/矽化的區域
609‧‧‧接點
610‧‧‧吸引電荷的結構
611‧‧‧覆蓋層/金屬蓋/導電層/接觸墊
612‧‧‧矽化物接點/矽化的區域/本地的互連/金屬層
613‧‧‧區域
614‧‧‧區域
615‧‧‧井
616‧‧‧井
620‧‧‧吸引電荷的結構
1210‧‧‧導線/虛擬的接地
1211‧‧‧電荷耗散結構/p型雙井結構
1212‧‧‧電荷耗散結構/n型雙井結構
1213‧‧‧區域
1214‧‧‧區域
1215‧‧‧井
1216‧‧‧井

Claims (20)

  1. 一種裝置，其係包括：一中介物，其具有複數個導體以及複數個吸引電荷的結構；其中該複數個吸引電荷的結構係用以保護至少一待耦接至該中介物的積體電路晶粒，以提供一經堆疊的晶粒；以及其中該複數個導體係包含複數個穿過基板的貫孔。
  2. 根據申請專利範圍第1項之裝置，其進一步包括：一形成在該中介物的一基板中的第一井；一形成在該第一井中的第一區域；以及一第一接點，其係被形成以用於從其傳導電荷至該第一區域；其中該第一井、該第一區域以及該第一接點之組合係提供該複數個吸引電荷的結構的一第一吸引電荷的結構，以吸引第一帶電的粒子。
  3. 根據申請專利範圍第2項之裝置，其進一步包括：一形成在該基板中的第二井；一形成在該第二井中的第三井；一形成在該第三井中的第二區域；以及一第二接點，其係被形成以用於從其傳導電荷至該第二區域；其中該第二井、該第三井、該第二區域以及該第二接點之組合係提供該複數個吸引電荷的結構的一第二吸引電荷的結構，以吸引第二帶電的粒子。
  4. 根據申請專利範圍第3項之裝置，其進一步包括：一形成在該基板中的第四井； 其中該第一井係形成在該第四井中；其中該第四井以及該中介物的一基板係具有一相同的極性類型；以及其中該第四井是該第一吸引電荷的結構的部分。
  5. 根據申請專利範圍第3項之裝置，其進一步包括：一接地匯流排，其係將該第一吸引電荷的結構耦接至該複數個穿過基板的貫孔的一第一部分；以及一電源匯流排，其係將該第二吸引電荷的結構耦接至該複數個穿過基板的貫孔的一第二部分。
  6. 根據申請專利範圍第5項之裝置，其進一步包括：該至少一積體電路晶粒係耦接至該中介物以提供該經堆疊的晶粒；其中該第一吸引電荷的結構的一第一崩潰電壓係低於在該至少一積體電路晶粒中的第一p-n接面的一第二崩潰電壓；以及其中該第二吸引電荷的結構的一第三崩潰電壓係低於在該至少一積體電路晶粒中的第二p-n接面的一第四崩潰電壓。
  7. 根據申請專利範圍第3項之裝置，其中：該中介物係包含一在該中介物的一前側表面上的接地墊以在該經堆疊的晶粒的形成期間在原處接地該中介物；該複數個吸引電荷的結構的該第一吸引電荷的結構以及該第二吸引電荷的結構係被設置在該中介物的一矽基板的一頂表面上或是接近該頂表面處，以分別吸引該些第一帶電的粒子以及該些第二帶電的粒子；以及該頂表面係與該中介物的一背側表面相對的。
  8. 根據申請專利範圍第1項之裝置，其中該中介物進一步包括： 一基板，其中該複數個吸引電荷的結構的井係形成在該基板中並且該複數個穿過基板的貫孔係被設置在該基板中；其中該基板進一步包含電荷耗散結構；其中該電荷耗散結構係包括一p型雙井結構以及一n型雙井結構；其中該p型雙井結構係透過一導線來耦接至該n型雙井結構，以提供一虛擬的接地。
  9. 根據申請專利範圍第1項之裝置，其進一步包括：一形成在該中介物的一基板中的第一井；一形成在該基板中的第二井係重疊、相鄰或是至少接近至該第一井；其中該第二井係具有一相對該第一井的相反極性類型；一形成在該第一井以及該第二井上的介電層；一第一接點，其係被形成以用於從其穿過該介電層來傳導電荷至該第一井；一第二接點，其係被形成以用於從其穿過該介電層來傳導電荷至該第二井；其中該第一井、該介電層以及該第一接點之組合係提供該複數個吸引電荷的結構的一第一吸引電荷的結構，以吸引第一帶電的粒子；以及其中該第二井、該介電層以及該第二接點之組合係提供該複數個吸引電荷的結構的一第二吸引電荷的結構，以吸引第二帶電的粒子。
  10. 根據申請專利範圍第9項之裝置，其進一步包括：一形成在該第一接點以及該第二接點之間的矽化物阻擋；其中該第一接點以及該第二接點係利用一第一導電層以及一第二導電 層來加以形成；其中該第一導電層係在該介電層上；其中該第二導電層係在該第一導電層上；其中該第二導電層係被形成為彼此間隔開的一第一墊以及一第二墊；以及其中該第一導電層係被該矽化物阻擋分成一和該第一接點墊相關的第一部分以及一和該第二接點墊相關的第二部分。
  11. 根據申請專利範圍第9項之裝置，其進一步包括：一接地匯流排，其係將該第一吸引電荷的結構耦接至該複數個導體的一第一部分；以及一電源匯流排，其係將該第二吸引電荷的結構耦接至該複數個導體的一第二部分。
  12. 根據申請專利範圍第9項之裝置，其進一步包括：該至少一積體電路晶粒係耦接至該中介物以提供該經堆疊的晶粒；其中該第一吸引電荷的結構的一第一崩潰電壓係低於在該至少一積體電路晶粒中的第一p-n接面的一第二崩潰電壓；以及其中該第二吸引電荷的結構的一第三崩潰電壓係低於在該至少一積體電路晶粒中的第二p-n接面的一第四崩潰電壓。
  13. 根據申請專利範圍第9項之裝置，其中該中介物是一被動中介物。
  14. 根據申請專利範圍第1項之裝置，其進一步包括：一形成在該中介物的一基板中的井；一形成在該井中的第一區域； 一形成在該基板中的第二區域；其中該第二區域的一第一部分係延伸到該井中，並且該第二區域的一第二部分並不延伸到該井中；一第一接點，其係被形成以用於從其傳導電荷至該第一區域；一第二接點，其係被形成以用於從其傳導電荷至該第二區域；其中該第二區域的該第二部分以及該第二接點之組合係提供一第一吸引電荷的結構，以吸引第一帶電的粒子；其中該井、該第一區域、該第二區域的該第一部分、以及該第一接點之組合係提供一第二吸引電荷的結構，以吸引第二帶電的粒子；以及
  15. 根據申請專利範圍第14項之裝置，其進一步包括：一接地匯流排，其係將該第一吸引電荷的結構耦接至該複數個導體的一第一部分；以及一電源匯流排，其係將該第二吸引電荷的結構耦接至該複數個導體的一第二部分。
  16. 根據申請專利範圍第14項之裝置，其進一步包括：該至少一積體電路晶粒係耦接至該中介物以提供該經堆疊的晶粒；其中該第一吸引電荷的結構的一第一崩潰電壓係低於在該至少一積體電路晶粒中的第一p-n接面的一第二崩潰電壓；以及其中該第二吸引電荷的結構的一第三崩潰電壓係低於在該至少一積體電路晶粒中的第二p-n接面的一第四崩潰電壓。
  17. 根據申請專利範圍第16項之裝置，其中：該中介物係包含一在該中介物的一前側表面上的接地墊，以在該經堆 疊的晶粒的形成期間在原處接地該中介物；該複數個吸引電荷的結構的該第一吸引電荷的結構以及該第二吸引電荷的結構係被設置在該中介物的一矽基板的一頂表面上或是接近該頂表面處，以分別吸引該些第一帶電的粒子以及該些第二帶電的粒子；以及該頂表面係與該中介物的一背側表面相對的。
  18. 一種裝置，其係包括：一中介物，其具有複數個導體以及複數個吸引電荷的結構；其中該中介物是一被動中介物。
  19. 一種方法，其係包括：獲得一用於一中介物的基板；在該基板中形成複數個穿過基板的貫孔以及複數個吸引電荷的結構；以及將該複數個穿過基板的貫孔的一部分耦接至該複數個吸引電荷的結構，以用於帶電的粒子從該複數個穿過基板的貫孔至該複數個吸引電荷的結構的傳導。
  20. 根據申請專利範圍第19項之方法，其進一步包括：將至少一積體電路晶粒耦接至該中介物以提供一經堆疊的晶粒；其中該複數個吸引電荷的結構係用以保護該至少一積體電路晶粒的p-n接面；以及其中該中介物是一被動中介物。
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