JP6464150B2 - スタックドダイアセンブリのためのインターポーザ上の電荷損傷保護 - Google Patents
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Description
以下の説明は集積回路デバイス(IC)に関する。より特定的には、以下の説明は、スタックドダイアセンブリタイプのICのための電荷損傷保護を有するインターポーザに関する。
集積回路は段々と「密に」なっている。すなわち、より多くのロジック特徴が所与のサイズのICにおいて実現されている。あいにく、単一のダイIC上にすべての部品を有することが難しくなっている。幸い、複数のダイを積層してスタックドダイIC(スタックドダイ)を提供し得る。そのようなスタックドダイは、比較可能な単一のダイICを形成しようと試みることに比べて、他の利点の中でもとりわけ、電力消費の低下、漏れ電流の減少、性能の向上、および/またはIC寸法の小型化を可能にし得る。しかしながら、1つ以上の集積回路ダイをインターポーザに取付けてスタックドダイを形成することにより、そのような1つ以上の集積回路ダイに付随する損傷のリスクがある。それらは単一のダイICの形成には存在しない。これらの損傷リスクは、スタックドダイの歩留りおよび/または信頼性を低下させ得る。
装置は概してインターポーザに関する。そのような装置において、インターポーザは複数の導体および複数の電荷誘引構造を有する。複数の電荷誘引構造は、インターポーザに結合されてスタックドダイを提供することになる少なくとも1つの集積回路ダイを保護するためのものである。複数の導体は複数の基板貫通ビアを含む。
図面の簡単な説明
添付の図面は例示的な装置および/または方法を示す。しかしながら、請求項の範囲を限定するように添付の図面をとらえるべきではなく、それらは説明および理解のためのみのものである。
以下の説明では、本明細書に記載される具体的な例のより完全な説明を与えるために、数多くの具体的な詳細を述べる。しかしながら、当業者には、以下に与える具体的な詳細のすべてがなくても1つ以上の他の例および/またはこれらの例の変形例を実施し得ることが明らかであるべきである。他の事例では、本明細書の例の説明を曖昧にしないために周知の特徴を詳細に説明していない。図示の容易のため、同じ項目を指すのに異なる図で同じ参照符号を用いているが、代替的な例では項目が異なることがある。
近年、スタックドダイを形成するために複数のダイがパッケージングされている。そのようなスタックドダイは、1つ以上の集積回路ダイが結合されているインターポーザダイ(インターポーザ)を含む。そのようなインターポーザを費用効率の高いやり方で作製するために、そのようなインターポーザは受動的ダイとして作製されてきた。一般に、受動的ダイは、能動素子を有さないダイである。あいにく、受動的ダイとしてのそのようなインターポーザは、ESD保護および/または電荷保護を有していないことがあり、かつ/またはアンテナルールを適用することによって設計されていないことがあり、そのような受動的ダイにESD保護を追加することは、そのようなインターポーザの形成に相当なコストを追加し得る。さらに、そのようなインターポーザは、たとえばプラズマ放電などの実質的なイオン電荷を用いた処理と、取扱いによるESDとにさらされ得る。そのようなインタポーザは荷電粒子を収集し得ることから、それに結合されると集積回路ダイへの放電源となり得る。露出した集積回路ダイは、そのピンのすべてが保護されていないことがあり、かつ/またはそのような放電の1つ以上に対して十分に保護されていないことがあり、したがってそのような集積回路ダイは、そのような集積回路ダイへのインタポーザ表面電荷のそのような放電によって破損され得る。
Claims (14)
- インターポーザ基板の頂面上に配置された1つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、少なくとも第1の電荷誘引構造と第2の電荷誘引構造とを含み、
前記複数の電荷誘引構造は、前記インターポーザ基板に結合されてスタックドダイを提供することになる少なくとも1つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記インターポーザ基板内で1つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板はさらに複数の電荷放散構造を含み、
前記複数の電荷放散構造は、p型二重ウェル構造およびn型二重ウェル構造を含み、
前記p型二重ウェル構造は、導電線を介して前記n型二重ウェル構造に結合されて仮想接地を提供する、装置。 - 前記p型二重ウェル構造は、高ドープ領域である第1の領域を含む、請求項1に記載の装置。
- 前記n型二重ウェル構造は、高ドープ領域である第2の領域を含む、請求項2に記載の装置。
- 前記第1の電荷誘引構造を前記複数の基板貫通ビアの第1の部分に結合する接地バスと、
前記第2の電荷誘引構造を前記複数の基板貫通ビアの第2の部分に結合する供給バスとをさらに備える、請求項2または3に記載の装置。 - 前記インターポーザに結合されて前記スタックドダイを提供する前記少なくとも1つの集積回路ダイをさらに備え、
前記第1の電荷誘引構造の第1の破壊電圧は、前記少なくとも1つの集積回路ダイの第1のp−n接合の第2の破壊電圧よりも低く、
前記第2の電荷誘引構造の第3の破壊電圧は、前記少なくとも1つの集積回路ダイの第
2のp−n接合の第4の破壊電圧よりも低い、請求項3または4に記載の装置。 - 前記インターポーザは、前記スタックドダイの形成中にその場で前記インターポーザを接地するために前記インターポーザの表側面上に接地パッドを含み、
前記複数の電荷誘引構造の前記第1の電荷誘引構造および前記第2の電荷誘引構造は、前記インターポーザ基板の前記頂面上または前記頂面に近接して位置決めされ、
前記頂面は、前記インターポーザの裏側面の反対側にある、請求項3〜5のうちいずれか1項に記載の装置。 - インターポーザ基板の頂面上に配置された1つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、pドープウェルに形成された高ドープn型領域またはnドープウェルに形成された高ドープp型領域のいずれかを含み、
前記複数の電荷誘引構造は、前記インターポーザに結合されてスタックドダイを提供することになる少なくとも1つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記基板内で1つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板に形成された第1のウェルと、
前記第1のウェルに重なって、隣接して、または少なくとも近接して、前記インターポーザ基板に形成された第2のウェルとをさらに備え、
前記第2のウェルは、前記第1のウェルに関して反極性の種類であり、さらに、
前記第1のウェルおよび前記第2のウェル上に形成された誘電体層と、
そこから前記誘電体層を介して前記第1のウェルに電荷を伝えるために形成された第1の接点と、
そこから前記誘電体層を介して前記第2のウェルに電荷を伝えるために形成された第2の接点とを備え、
前記第1のウェル、前記誘電体層、および前記第1の接点は共に、前記複数の電荷誘引構造のうち第1の電荷誘引構造を提供して第1の荷電粒子を誘引し、
前記第2のウェル、前記誘電体層、および前記第2の接点は共に、前記複数の電荷誘引構造のうち第2の電荷誘引構造を提供して第2の荷電粒子を誘引する、装置。 - 前記第1の接点と前記第2の接点との間に形成されたシリサイドブロックをさらに備え、
前記第1の接点および前記第2の接点は、第1の導電層および第2の導電層で形成され、
前記第1の導電層は前記誘電体層上にあり、
前記第2の導電層は前記第1の導電層上にあり、
前記第2の導電層は、互いに離間された第1のパッドおよび第2のパッドとして形成され、
前記第1の導電層は、前記シリサイドブロックによって、前記第1のパッドに関連付けられた第1の部分と、前記第2のパッドに関連付けられた第2の部分とに分割される、請求項7に記載の装置。 - インターポーザ基板の頂面上に配置された1つ以上の導体層を有するインターポーザを備え、前記インターポーザ基板は、複数の導体および複数の電荷誘引構造を有し、前記電荷誘引構造は減結合キャパシタとして機能し、前記電荷誘引構造は、pドープウェルに形成された高ドープn型領域またはnドープウェルに形成された高ドープp型領域のいずれかを含み、
前記複数の電荷誘引構造は、前記インターポーザに結合されてスタックドダイを提供することになる少なくとも1つの集積回路ダイを保護するように構成され、
前記複数の導体は、前記基板を通って形成され、前記基板内で1つ以上の導体層を介して前記電荷誘引構造に結合された複数の基板貫通ビアを含み、
前記インターポーザ基板に形成されたウェルと、
前記ウェルに形成された第1の領域と、
前記インターポーザ基板に形成された第2の領域とをさらに備え、
前記第2の領域の第1の部分は前記ウェルに延在し、前記第2の領域の第2の部分は前記ウェルに延在せず、さらに、
そこから前記第1の領域に電荷を伝えるために形成された第1の接点と、
そこから前記第2の領域に電荷を伝えるために形成された第2の接点とを備え、
前記第2の領域の前記第2の部分および前記第2の接点は共に、第1の電荷誘引構造を提供して第1の荷電粒子を誘引し、
前記ウェル、前記第1の領域、前記第2の領域の前記第1の部分、および前記第1の接点は共に、第2の電荷誘引構造を提供して第2の荷電粒子を誘引する、装置。 - 前記第1の電荷誘引構造を前記複数の導体の第1の部分に結合する接地バスと、
前記第2の電荷誘引構造を前記複数の導体の第2の部分に結合する供給バスとをさらに備える、請求項1、7、9のうちいずれか1項に記載の装置。 - 前記インターポーザに結合されて前記スタックドダイを提供する前記少なくとも1つの集積回路ダイをさらに備え、
前記第1の電荷誘引構造の第1の破壊電圧は、前記少なくとも1つの集積回路ダイの第1のp−n接合の第2の破壊電圧よりも低く、
前記第2の電荷誘引構造の第3の破壊電圧は、前記少なくとも1つの集積回路ダイの第2のp−n接合の第4の破壊電圧よりも低い、請求項1、7、9のうちいずれか1項に記載の装置。 - 前記インターポーザは、前記スタックドダイの形成中にその場で前記インターポーザを接地するために前記インターポーザの表側面上に接地パッドを含み、
前記複数の電荷誘引構造の前記第1の電荷誘引構造および前記第2の電荷誘引構造は、前記インターポーザ基板の前記頂面上にまたは前記頂面に近接して位置決めされ、
前記頂面は、前記インターポーザの裏側面の反対側にある、請求項11に記載の装置。 - インターポーザを形成するための方法であって、
複数の基板貫通ビアおよび複数の受動的電荷誘引構造を基板に形成することとを含み、前記電荷誘引構造は、pドープウェルに形成された高ドープn型領域またはnドープウェルに形成された高ドープp型領域のいずれかを含み、電荷誘引構造は減結合キャパシタとして機能し、さらに、
前記複数の基板貫通ビアから前記複数の電荷誘引構造に荷電粒子を伝えるために、前記複数の基板貫通ビアの一部分を前記基板内で1つ以上の導体層を介して前記複数の電荷誘引構造に結合することと、
複数の電荷放散構造を前記基板に形成することとを含み、
前記複数の電荷放散構造は、p型二重ウェル構造およびn型二重ウェル構造を含み、
前記p型二重ウェル構造は、導電線を介して前記n型二重ウェル構造に結合されて仮想接地を提供する、方法。 - 少なくとも1つの集積回路ダイを前記インターポーザに結合してスタックドダイを提供することをさらに含み、
前記複数の電荷誘引構造は、前記少なくとも1つの集積回路ダイのp−n接合を保護するためのものであり、
前記インターポーザは受動的インターポーザである、請求項13に記載の方法。
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