KR20140114386A - 멀티칩 모듈의 다이를 위한 정전기 방전 보호 - Google Patents

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KR20140114386A
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제임스 카프
마이클 제이 하트
모하메드 파크루딘
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자일링크스 인코포레이티드
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Abstract

멀티칩 모듈(400)의 다이(201)를 위한 정전기 방전("ESD") 보호가 기술된다. 접점(211B)은 다이(201)의 형성 이후에 그리고 멀티칩 모듈(400)의 어셈블리 이전에 외부로 노출된 표면을 가질 수 있다. 접점(211B)은 멀티칩 모듈(400)의 다이 대 다이 상호접속을 위한 것이다. 접점(211B)은 멀티칩 모듈의 어셈블리 이후에 멀티칩 모듈(400)의 내부 노드를 위한 것이다. 구동 회로(415, 501; 434, 435)는 접점(211B)에 결합될 수 있고 제1 입력 임피던스를 갖는다. 방전 회로(521, 522, 525)는 구동 회로(415, 501, 434, 435)의 정전기 방전 보호를 위해 접점에 결합될 수 있고, 제1 방전 경로와 연관된 제1 순방향 바이어스 임피던스를 갖는다. 제1 순방향 바이어스 임피던스는 제1 입력 임피던스의 일부일 수 있다.

Description

멀티칩 모듈의 다이를 위한 정전기 방전 보호{ELECTRO-STATIC DISCHARGE PROTECTION FOR DIE OF A MULTI-CHIP MODULE}
본 발명은 집적 회로 디바이스(IC)에 관한 것이다. 보다 구체적으로, 멀티칩 모듈의 IC를 위한 정전기 방전(electro-static discharge; ESD) 보호에 관한 것이다.
프로그램 가능 로직 디바이스(Programmable logic device; "PLD")는 특정한 로직 기능을 수행하도록 프로그램될 수 있는 잘 알려져 있는 유형의 집적 회로이다. 하나의 유형의 PLD, 즉 필드 프로그램 가능 게이트 어레이(field programmable gate array; "FPGA")는 일반적으로 프로그램 가능 타일들의 어레이를 포함한다. 이러한 프로그램 가능 타일들에는, 예컨대, 입/출력 블럭(input/output block; "lOB"), 구성가능 로직 블럭(configurable logic block; "CLB"), 전용 랜덤 액세스 메모리 블럭(dedicated random access memory block; "BRAM"), 승산기, 디지털 신호 프로세싱 블럭(digital signal processing block; "DSP"), 프로세서, 클럭 관리기, 지연 로크 루프(delay lock loop; "DLL") 등을 포함할 수 있다. 본 명세서에서 이용되는, "포함하다"와 "포함하는"은 한정을 갖지않고 포함한다는 것을 의미한다.
각각의 프로그램 가능 타일은 일반적으로 프로그램 가능 상호접속부와 프로그램 가능 로직 모두를 포함한다. 프로그램 가능 상호접속부는 일반적으로 프로그램 가능 상호접속점(programmable interconnect point; "PIP")에 의해 상호접속된 다양한 길이의 방대한 수의 상호접속 라인들을 포함한다. 프로그램 가능 로직은 예컨대, 함수 생성기, 레지스터, 연산논리장치 등을 포함할 수 있는 프로그램 가능 엘리먼트들을 이용하여 사용자 설계의 로직을 구현한다.
프로그램 가능 상호접속부 및 프로그램 가능 로직은 일반적으로 구성 데이터의 스트림을 내부 구성 메모리 셀들에 로딩시킴으로써 프로그램되며, 이 내부 구성 메모리 셀들은 프로그램 가능 엘리먼트들 구성시키는 방법을 정의한다. 구성 데이터는 메모리(예컨대, 외부 PROM)로부터 판독될 수 있거나, 또는 외부 디바이스에 의해 FPGA내로 기입될 수 있다. 그런 후 개별적인 메모리 셀들의 총체적 상태들은 FPGA의 기능을 결정한다.
또 다른 유형의 PLD는 복합 프로그램 가능 로직 디바이스(Complex Programmable Logic Device; CPLD)이다. CPLD는 상호접속 스위치 매트릭스에 의해 입/출력(input/output; "I/O") 자원들에 함께 연결된 두 개 이상의 "기능 블럭들"을 포함한다. CPLD의 각각의 기능 블럭은 프로그램 가능 로직 어레이(Programmable Logic Array; "PLA") 및 프로그램 가능 어레이 로직(Programmable Array Logic; "PAL") 디바이스들에서 이용된 것과 유사한 투 레벨(two-level) AND/OR 구조를 포함한다. CPLD에서, 구성 데이터는 일반적으로 비휘발성 메모리내 온 칩에 저장된다. 몇몇 CPLD들에서, 구성 데이터는 비휘발성 메모리내 온 칩에 저장되고, 그런 후 초기 구성 (프로그래밍) 시퀀스의 일부로서 휘발성 메모리에 다운로딩된다.
이러한 프로그램 가능 로직 디바이스(PLD)들 모두의 경우, 디바이스의 기능은 이러한 제어 목적으로 디바이스에 제공된 데이터 비트들에 의해 제어될 수 있다. 데이터 비트들은 휘발성 메모리(예컨대, FPGA 및 몇몇의 CPLD의 경우, 정적 메모리 셀), 비휘발성 메모리(예컨대, 몇몇의 CPLD의 경우, FLASH 메모리), 또는 이와 다른 임의의 유형의 메모리 셀 내에 저장될 수 있다.
다른 PLD들은 디바이스상에서 다양한 엘리먼트들을 프로그램 가능하게 상호접속해주는, 금속층과 같은, 프로세싱층을 적용시킴으로써 프로그램된다. 이러한 PLD는 마스크 프로그램 가능 디바이스로서 알려져 있다. PLD는 또한 예컨대 퓨즈 또는 안티퓨즈 기술을 이용하여 다른 방식으로 구현될 수 있다. 용어 "PLD" 및 "프로그램 가능 로직 디바이스"에는, 비제한적인 예시로서, 이러한 예시적인 디바이스들이 포함될 수 있을 뿐만이 아니라, 오직 부분적으로 프로그램 가능 디바이스들이 망라될 수 있다. 예를 들어, 하나의 유형의 PLD는 하드 코딩된 트랜지스터 로직을 프로그램 가능하게 상호접속한 프로그램 가능 스위치 패브릭 및 하드 코딩된 트랜지스터 로직의 조합을 포함한다.
다른 유형의 IC는 물론, PLD는 다른 유형의 IC와 함께 조합되어 멀티칩 모듈(Multi-Chip Module; MCM)을 형성한다. MCM을 패키징하는 최종 단계 이전에, 개별 반도체 다이("다이") 또는 IC, 예를 들어 PLD 다이 및 메모리 다이는, 핀, 마이크로 범프, 볼, 또는 다른 외부 접점을 가질 수 있다. 일부 경우에 이러한 노출된 접점은 MCM을 형성하기 위해 2개의 다이를 상호접속하는데 이용되므로, MCM의 패키징 이후에, 이와 같은 이전의 외부 접점은 노출되지 않는 MCM의 내부 노드를 형성한다.
MCM의 어셈블리 동안에, 이와 같은 노출된 접점은 정전기 방전("ESD")에 노출될 수 있다.
따라서, ESD로 인한 손상에 대해 MCM에서 사용되는 다이의 일부 노출된 접점을 보호하기 위한 수단을 제공하는 것이 바람직하고 유용할 것이다.
하나 이상의 실시예들은 일반적으로 집적 회로 디바이스(IC)에 관한 것으로, 보다 구체적으로, 멀티칩 모듈의 IC를 위한 정전기 방전(electro-static discharge; ESD) 보호에 관한 것이다.
실시예는 일반적으로 멀티칩 모듈을 위한 다이에 관한 것이다. 접점은 다이의 형성 이후에 그리고 멀티칩 모듈의 어셈블리 이전에 외부로 노출된 표면을 가질 수 있다. 접점은 멀티칩 모듈의 다이 대 다이 상호접속을 위한 것이다. 접점은 멀티칩 모듈의 어셈블리 이후에 멀티칩 모듈의 내부 노드를 위한 것이다. 구동 회로는 접점에 결합될 수 있고 제1 입력 임피던스를 갖는다. 방전 회로는 구동 회로의 정전기 방전 보호를 위해 접점에 결합될 수 있고, 제1 방전 경로와 연관된 제1 순방향 바이어스 임피던스를 갖는다. 제1 순방향 바이어스 임피던스는 제1 입력 임피던스의 일부일 수 있다.
이 실시예에서, 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 방전 회로는 제2 방전 경로와 연관된 제2 순방향 바이어스 임피던스를 가질 수 있고, 제1 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제2 비는 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 구동 회로는 입력 드라이버 또는 출력 드라이버일 수 있다. 구동 회로는 접점에 연결된 노드에 서로 결합된 입력 드라이버 및 출력 드라이버를 포함할 수 있고; 입력 드라이버 회로는 제1 입력 임피던스를 가질 수 있고; 출력 드라이버는 제2 입력 임피던스를 가질 수 있고; 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 입력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있고; 제2 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제2 비는 출력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다.
이 실시예에서, 방전 회로는 제2 방전 경로와 연관된 제2 순방향 바이어스 임피던스를 가질 수 있고; 제1 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제3 비는 입력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있고; 제2 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제4 비는 출력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 구동 회로의 정전기 방전 보호는 100 볼트 인체 모델을 위한 것일 수 있다. 제1 방전 경로 및 제2 방전 경로는 각각 전력 및 그라운드에 대한 것일 수 있다. 입력 드라이버는 다중화기일 수 있고; 출력 드라이버는 출력 버퍼일 수 있다.
이 실시예는 다른 접점을 갖는 다른 다이; 다이 및 다른 다이가 부착될 수 있는 기판을 포함하고, 접점 및 다른 접점은 멀티칩 모듈의 어셈블리 이후에 내부 노드를 제공하도록 기판의 도체를 통해 서로 결합될 수 있고; 다른 다이의 출력 드라이버가 다른 접점에 결합될 수 있고; 출력 드라이버는 제3 입력 임피던스를 가질 수 있고; 제2 다이의 다른 방전 회로는 다른 정전기 방전 보호를 위해 다른 접점에 결합될 수 있고; 다른 방전 회로는 제3 순방향 바이어스 임피던스를 가질 수 있고; 제3 순방향 바이어스 임피던스는 제3 입력 임피던스의 일부일 수 있다.
다른 실시예는 일반적으로 멀티칩 모듈에 관한 것이다. 이와 같은 실시예에서, 제1 다이는 제1 접점을 가질 수 있고, 제2 다이는 제2 접점을 가질 수 있다. 제1 다이 및 제2 다이는 기판에 부착될 수 있다. 제1 접점 및 제2 접점은 멀티칩 모듈의 어셈블리 이후에 내부 노드를 제공하도록 기판의 도체를 통해 서로 결합될 수 있다. 제1 다이의 입력 드라이버는 제1 접점에 결합될 수 있고, 제2 다이의 출력 드라이버는 제2 접점에 결합될 수 있다. 입력 드라이버는 제1 입력 임피던스를 가질 수 있고, 출력 드라이버는 제2 입력 임피던스를 가질 수 있다. 제1 다이의 제1 방전 회로는 제1 정전기 방전 보호를 위해 제1 접점에 결합될 수 있고, 제2 다이의 제2 방전 회로는 제1 정전기 방전 보호를 위해 제2 접점에 결합될 수 있다. 제1 방전 회로는 제1 순방향 바이어스 임피던스를 가질 수 있고, 제2 방전 회로는 제2 순방향 바이어스 임피던스를 가질 수 있다. 제1 순방향 바이어스 임피던스는 제1 입력 임피던스의 일부일 수 있고, 제2 순방향 바이어스 임피던스는 제2 입력 임피던스의 일부일 수 있다.
이 실시예에서, 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 제1 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있고, 제2 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제2 비는 제2 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 기판은 적층 기판, 증착 기판 및 세라믹 기판으로 구성된 그룹으로부터 선택될 수 있다. 도체는 기판에서 그 표면 아래 레벨의 도전 라인을 이용하여 부분적으로 형성될 수 있다. 제1 정전기 방전 보호는 100 볼트 인체 모델을 위한 것이고, 제1 순방향 바이어스 임피던스는 대략 10 옴(ohm) 내지 20 옴의 범위에 있을 수 있다. 제2 정전기 방전 보호는 100 볼트 인체 모델을 위한 것이고, 제2 순방향 바이어스 임피던스는 대략 10 옴 내지 20 옴의 범위에 있을 수 있다. 기판은 일체형 인터포저 및 비일체형 인터포저로 구성된 그룹으로부터 선택될 수 있다. 제1 다이 및 제2 다이는 멀티칩 모듈의 어셈블리 이후에 수직형 칩 적층 패키지를 제공하도록 기판을 통해 부착될 수 있다. 제1 다이 및 제2 다이는 멀티칩 모듈의 어셈블리 이후에 수평형 칩 패키지를 제공하도록 기판을 통해 부착될 수 있다.
또 다른 실시예는 멀티칩 모듈을 제공하기 위한 방법일 수 있다. 이와 같은 실시예에서, 입력 드라이버 및 제1 방전 회로에 결합된 제1 접점을 갖는 제1 다이가 획득될 수 있다. 출력 드라이버 및 제2 방전 회로에 결합된 제2 접점을 갖는 제2 다이가 획득될 수 있다. 입력 드라이버는 제1 입력 임피던스를 가질 수 있고, 출력 드라이버는 제2 입력 임피던스를 가질 수 있다. 제1 다이의 제1 방전 회로는 입력 드라이버의 정전기 방전 보호를 위해 제1 접점에 결합될 수 있다. 제2 방전 회로는 출력 드라이버의 정전기 방전 보호를 위해 제2 접점에 결합될 수 있다. 제1 방전 회로는 제1 순방향 바이어스 임피던스를 가질 수 있고, 제2 방전 회로는 제2 순방향 바이어스 임피던스를 가질 수 있다. 제1 접점 및 제2 접점은 상호접속될 수 있다. 멀티칩 모듈은 패키징될 수 있다. 제1 접점, 제2 접점, 및 제1 접점과 제2 접점 사이의 상호접속은 멀티칩 모듈의 패키징 이후에 완전히 숨겨질 수 있다. 제1 순방향 바이어스 임피던스는 제1 입력 임피던스의 일부일 수 있고, 제2 순방향 바이어스 임피던스는 제2 입력 임피던스의 일부일 수 있다.
이 실시예에서, 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 적어도 대략 4 대 1일 수 있고, 제2 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제2 비는 적어도 대략 4 대 1일 수 있으며, 입력 드라이버 및 출력 드라이버를 위한 정전기 방전 보호는 100 볼트 인체 모델일 수 있다.
추가의 실시예에서, 방법은 다이의 형성 이후에, 그리고 멀티칩 모듈의 어셈블리 이전에, 외부로 노출된 표면을 갖는 접점을 제공하는 단계를 포함할 수 있고, 이 접점은 멀티칩 모듈의 다이 대 다이 상호접속을 위한 것일 수 있으며, 이 접점은 멀티칩 모듈의 어셈블리 이후에 멀티칩 모듈의 내부 노드일 수 있다. 방법은 접점에 구동 회로를 결합시키는 단계를 더 포함할 수 있고, 이 구동 회로는 제1 입력 임피던스를 구비하며; 방법은 또한 접점에 방전 회로를 결합시키는 단계를 포함할 수 있고, 이 방전 회로는 구동 회로의 정전기 방전 보호를 위한 것이다. 방전 회로는 제1 방전 경로와 연관된 제1 순방향 바이어스 임피던스를 가질 수 있고, 제1 순방향 바이어스 임피던스는 제1 입력 임피던스의 일부일 수 있다.
이 실시예에서, 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 방전 회로는 제2 방전 경로와 연관된 제2 순방향 바이어스 임피던스를 가질 수 있고, 제1 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제2 비는 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 구동 회로는 접점에 연결된 노드에 서로 결합된 입력 드라이버 및 출력 드라이버를 포함할 수 있고; 입력 드라이버는 제1 입력 임피던스를 가질 수 있고; 출력 드라이버는 제2 입력 임피던스를 가질 수 있으며; 제1 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제1 비는 입력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있고; 제2 입력 임피던스 대 제1 순방향 바이어스 임피던스의 제2 비는 출력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다. 방전 회로는 제2 방전 경로와 연관된 제2 순방향 바이어스 임피던스를 가질 수 있고; 제1 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제3 비는 입력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있고; 제2 입력 임피던스 대 제2 순방향 바이어스 임피던스의 제4 비는 출력 드라이버의 정전기 방전 보호를 위해 적어도 대략 4 대 1일 수 있다.
본 발명에 따르면, 멀티칩 모듈의 다이를 위한 정전기 방전 보호를 제공하는 것이 가능하다.
첨부 도면(들)은 예시적인 실시예(들)을 도시한다; 그러나, 첨부 도면(들)은 도시된 실시예(들)로 본 발명을 제한하기 위한 것이 아니라, 오직 설명과 이해를 위한 것이다.
도 1은 하나 이상의 양태들이 구현될 수 있는 세로형 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Array; "FPGA") 아키텍처의 예시적인 실시예를 도시하는 간략화된 블록도이다.
도 2a는 멀티칩 모듈("MCM") 제조 과정의 예시적인 실시예를 도시하는 횡단면도이다.
도 2b는 도 2a의 MCM의 어셈블리 및 패키징 이후의 도 2a의 횡단면도이다.
도 3a는 MCM 제조 과정의 예시적인 실시예를 도시하는 횡단면도이다.
도 3b는 도 3a의 MCM의 어셈블리 및 패키징 이후의 도 3a의 횡단면도이다.
도 4a는 도전 라인을 통해 다른 다이에 결합되는 다이를 갖는 MCM의 예시적인 실시예를 도시하는 블록도/회로도이다.
도 4b는 클록 결합을 위한 도 4a의 MCM의 예시적인 실시예를 도시하는 블록도/회로도이다.
도 5a는 ESD 회로를 추가한 도 4a의 예시적인 실시예를 도시하는 블록도/회로도이다.
도 5b는 도전 라인을 통해 클록 신호를 전달하거나 프로그램 가능 자원 애플리케이션을 위해 구성 데이터를 전달하기 위한 도 4a, 도 4b 및 도 5a의 MCM의 예시적인 실시예를 도시하는 블록도/회로도이다.
도 6은 MCM 어셈블리 흐름의 예시적인 실시예를 도시하는 흐름도이다.
다음 설명에서, 다수의 특정한 세부 사항은 본 발명의 특정한 실시예의 더욱 철저한 설명을 제공하기 위해 진술된다. 그러나, 기술 분야의 당업자는 본 발명이 이하에 주어지는 모든 특정한 세부 사항 없이 실행될 수 있다는 것을 이해해야 한다. 다른 경우에, 잘 알려진 특징들은 본 발명을 불명확하게 하지 않기 위해서 상세하게 기술되지 않았다. 예시의 용이함을 위해, 동일한 번호 라벨은 동일한 항목을 나타내기 위해서 상이한 도면에서 이용되지만, 대안적인 실시예들에서, 이 항목은 다를 수 있다.
앞서 주목한 바와 같이, 향상된 FPGA는 어레이에 몇개의 상이한 유형의 프로그램 가능 로직 블록을 포함할 수 있다. 예를 들어, 도 1은 FPGA 아키텍처(100)를 나타내고, FPGA 아키텍처(100)는 멀티-기가비트 트랜시버(Multi-Gigabit Transceiver: "MGT")(101), 구성 가능 로직 블록(configurable logic block; "CLB")(102), 랜덤 액세스 메모리 블록(random access memory block; "BRAM")(103), 입/출력 블록(input/output block; "IOB")(104), 구성 및 클로킹 로직(configuration and clocking logic; "CONFIG/CLOCK")(105), 디지털 신호 처리 블록(digital signal processing block; "DSP")(106), 특수 입/출력 블록("I/O")(107)(예컨대, 구성 포트 및 클록 포트), 및 다른 프로그램 가능 로직(108)(예컨대, 디지털 클록 관리자, 아날로그-디지털 변환기, 시스템 모니터링 로직 등)을 포함하는 다수의 상이한 프로그램 가능 타일을 포함한다. 일부 FPGA들은 또한 전용 프로세서 블록(processor block; "PROC")(110)을 포함한다.
일부 FPGA들에서, 각각의 프로그램 가능 타일은 프로그램 가능 상호접속 엘리먼트(interconnect element; "INT")(111)를 포함하고, 상호접속 엘리먼트(INT)(111)는 각각의 인접한 타일에 있는 대응하는 상호접속 엘리먼트와 표준화된 연결을 갖는다. 그러므로, 프로그램 가능 상호접속 엘리먼트들이 모두 모여 예시된 FPGA에 대한 프로그램 가능 상호접속 구조를 구현한다. 프로그램 가능 상호접속 엘리먼트(111)는 또한 도 1의 상부에 포함된 예제에 도시된 바와 같이, 동일한 타일 내에 있는 프로그램 가능 로직 엘리먼트들과의 연결을 포함한다.
예를 들어, CLB(102)는 사용자 로직과 단일 프로그램 가능 상호접속 엘리먼트(INT)(111)를 구현하도록 프로그램될 수 있는 구성 가능 로직 엘리먼트(configurable logic element; "CLE")(112)를 포함할 수 있다. BRAM(103)은 하나 이상의 프로그램 가능 상호접속 엘리먼트에 더하여 BRAM 로직 엘리먼트(BRAM logic element; "BRL")(113)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호접속 엘리먼트의 수는 타일의 높이에 달려 있다. 도시된 실시예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 갖지만, 다른 수(예컨대, 4개)가 또한 이용될 수 있다. DSP 타일(106)은 적절한 수의 프로그램 가능 상호접속 엘리먼트에 더하여 DSP 로직 엘리먼트(DSP logic element; "DSPL")(114)를 포함할 수 있다. IOB(104)는 예를 들어 하나의 프로그램 가능 상호접속 엘리먼트(111)의 인스턴스에 더하여 2개의 입출력 로직 엘리먼트("IOL")(115)의 인스턴스를 포함할 수 있다. 기술 분야의 당업자에게 명백한 바와 같이, 예를 들어 I/O 로직 엘리먼트(115)에 연결된 실제 I/O 패드는 통상적으로 입출력 로직 엘리먼트(115)의 영역으로 국한되지 않는다.
도시된 실시예에서, 다이(도 1을 참조)의 중심 부근의 수평 영역은 구성, 클록, 및 다른 제어 로직을 위해 이용된다. 이 열(column)로부터 확장된 수직 열(109)은 FPGA의 폭에 걸쳐 클록 및 구성 신호를 분배하는데 이용된다.
도 1에 도시된 아키텍처를 이용하는 일부 FPGA는 FPGA의 대부분을 구성하는 규칙적인 세로형 구조(columnar structure)를 방해하는 추가적인 로직 블록을 포함한다. 추가적인 로직 블록은 프로그램 가능 블록 및/또는 전용 로직일 수 있다. 예를 들어, 프로세서 블록(110)은 몇 개의 CLB 및 BRAM의 행(row)에 걸쳐 있다.
도 1은 오직 예시적인 FPGA 아키텍처를 나타내기 위한 것임을 유념한다. 예를 들어, 행에 있는 로직 블록의 수, 행의 상대적인 폭, 행의 수 및 순서, 행에 포함된 로직 블록의 유형, 로직 블록의 상대적인 크기, 및 도 1의 상부에 포함된 상호접속/로직 구현은 전적으로 예시적이다. 예를 들어, 실제 FPGA에서, CLB의 하나 이상의 인접한 행은 통상적으로 CLB가 존재하는 곳은 어디에나 포함되어 사용자 로직의 효율적인 구현을 용이하게 하지만, 인접한 CLB 행의 수는 FPGA의 전체 크기에 따라 변한다.
도 2a는 멀티칩 모듈("MCM")(200) 제조 과정의 예시적인 실시예를 도시하는 횡단면도이다. MCM(200)은 다이(201), 다이(202), 및 기판(203)을 포함한다. 기판(203)은 공지된 바와 같은, 적층 기판, 증착 기판, 또는 세라믹 기판 중 임의의 기판일 수 있다. 더욱이, 다이(201 및 202)가 부착되기에 적합한 임의의 다른 기판(203)이 이용될 수 있다. 다이(201 및 202) 각각은 일반적으로 볼(211 및 212)로 각각 나타나는 다수의 접점을 갖는다. 화살표(213 및 214)는 다이(201 및 202)가 기판(203)의 도체에 부착되는 것을 각각 나타낸다.
기판(203)은 관통 실리콘 비아(Through-Silicon-Via; "TSV") 도전 라인(215 및 216)과 같은 도전 라인; 다이 대 다이(die-to-die; "dtd") 마이크로범프 및 도전 라인(217)과 같은 도전 라인, 또는 신호를 전달할 수 있는 임의의 다른 유형의 도전 라인을 포함할 수 있다. 도전 라인(215 및 216)은 기판(203)을 통해 볼(221 및 222)로 각각 수직으로 확장된다. 이 예시적인 실시예에서, 도전 라인(217)은 일반적으로 수평 트레이스(218)에 연결되는 선택적인 별도의 수직 접점(217A 및 217B)으로 형성될 수 있고, 수평 트레이스(218)는 예시적으로 도시된 바와 같이, 기판(203)의 표면 레벨 트레이스 또는 표면 아래 레벨 트레이스일 수 있다.
이 예시적인 실시예에서, 볼 또는 볼과 같은 범프(211 및 212)는 예를 들어 마이크로범프("μ-범프")로서 공지된 것일 수 있고, 볼(221 및 222)은 예를 들어 "C4" 볼로서 공지된 것일 수 있다. MCM에 대해 다른 유형의 상호접속 인터페이스가 이용될 수 있다는 것을 이해해야 한다. 볼(211B 및 212B)은 도전 라인(217)의 접점(217A 및 217B)에 각각 부착된다. 볼(211A 및 212B)은 도전 라인(215 및 216)에 각각 부착된다.
도 2b는 MCM(200)의 어셈블리 및 패키징 이후의 도 2a의 횡단면도이다. 도 2a 및 도 2b를 동시에 참조하여, MCM(200)이 더욱 기술된다.
MCM(200)은 수평형 칩 패키지라는 것을 이해해야 한다. 다시 말해서, 다이(201 및 202)는 MCM(200) 내에서 서로 반드시 인접한 것은 아니지만, 일반적으로 서로에 대해 수평적으로 배치된다. 커버(230)가 다이(201 및 202)를 보호하는데 이용되는 것은 물론, 이들을 기판(203)에 부착하는데도 이용된다. 볼(211B 및 212B)은 물론 도전 라인(217)은 일반적으로 점선 박스로 표시된 바와 같이, MCM(200)의 내부 노드(240)를 형성한다. 그러나, 볼(221 및 222)은 MCM(200)의 패키징 이후에 외부 환경에 노출된다. 따라서, 패키징 이후에, 볼(221 및 222)은 정전기 방전("ESD")에 민감하고, 반대로 패키징 이후에, 내부 노드(240)는 일반적으로 ESD로부터 분리된다는 것을 이해해야 한다. 그러나, 어셈블리 동안에, 일반적으로 도 2a에 나타난 바와 같이, 볼(211B 및 212B)은 물론 볼(211A 및 212A)은 ESD에 민감하다. 그러나, 볼(211A 및 212A)과 연관된 다이(201 및 202)의 회로는 가능한 외부 ESD 전류 전도에 실질적으로 노출되는 접점을 위한 종래의 ESD 회로로 보호될 수 있다. 내부 dtd 상호접속은 마이크로범프 및 상호접속된 도전 트레이스로 형성되고, MCM 다이 대 외부 PCB 상호접속은 예를 들어 마이크로범프, TVS, 및 C4 볼로 형성될 수 있다는 것을 이해해야 한다.
도 3a는 MCM(300) 제조 과정의 예시적인 실시예를 도시하는 횡단면도이다. MCM(300)은 다이(201), 다이(202), 기판(301), 및 기판(302)을 포함한다. 이 예시적인 실시예에서, 때때로 인터포저로 불리는 기판(301)은 다이(201)와 다이(202) 사이에 위치한다. 이 실시예에서, 인터포저(301)는 수동형 인터포저이지만, 인터포저(301)는 선택적으로 능동형 인터포저일 수도 있다. 즉, 하나 이상의 트랜지스터들이 이와 같은 트랜지스터 형성을 위해 기판으로서 인터포저(301)를 이용하여 형성된다. 따라서, 선택적으로, 다이 대 다이 결합이 다이 대 다이 수직 적층을 위한 것일 수 있고, 여기서 인터포저(301)는 dtd 접점의 더욱 직접적인 상호접속을 위해, 다이(202)의 선택적 블록(355)으로 일반적으로 나타난 바와 같이, 다이의 기판에 효과적으로 들어가 있거나 직접적으로 부착, 즉 "통합"된다. 이와 같은 옵션에서, 다이(202)의 관통 홀 비아(도시되지 않음)는 상호접속을 형성하는데 이용될 수 있다. 그러나, 명료함을 목적으로, 비통합 또는 별도의 하나 이상의 도전층 적층 기판이 인터포저(301)로 이용되는 것으로 가정한다.
기판(301)은 도전 라인(304 및 305)을 포함하고, 도전 라인(304 및 305)은 앞서 기술된 바와 같이 도 2a의 도전 라인(217)에 대하여 유사하게 형성될 수 있다. 기판(302)은 도전 라인(306 내지 308)을 포함한다. 도전 라인(306)은 도 2a를 참조하여 기술된 바와 같이 도전 라인(217)에 대하여 유사하게 형성될 수 있고, 도전 라인(307 및 308)은 도전 라인(215 및 216)과 유사하게 형성될 수 있으며, 도전 라인(307 및 308)은 일반적으로 기판(302)을 통해 수직으로 확장되어 각각 볼(221 및 222)에 대한 접점을 제공한다.
일반적으로 화살표(313)로 나타난 바와 같이, 다이(201)는 기판(301)에 부착된다. 일반적으로 화살표(314)로 나타난 바와 같이, 기판(301)은 다이(202) 위에 배치되고, 다이(202)에 부착되거나, 다이(202)와 접촉할 수 있다. 도시되지 않은, 페이스트가 기판(301)을 다이(202)에 부착시키기 위한 일부 실시예들에 이용될 수 있다. 화살표(315)는 일반적으로 다이(202)가 기판(302)에 부착되는 것을 나타낸다.
도 3b는 MCM(300)의 어셈블리 및 패키징 이후의 도 3a의 횡단면도이다. MCM(300)의 예시적인 실시예에서, 수직형 칩 적층 패키지 MCM이 예시적으로 도시된다. 커버(312)가 다이(201), 다이(202), 인터포저(301), 및 부분적인 기판(302)은 물론, 와이어 본드(310 및 311), 및 볼(211 및 212)의 환경 보호에 이용될 수 있다. 도 3a 및 도 3b를 동시에 참조하여, MCM(300)이 더욱 기술된다.
와이어 본드(310)는 도전 라인(304)을 도전 라인(307)에 상호접속시키는데 이용될 수 있다. 와이어 본드(311)는 도전 라인(305)을 도전 라인(306)에 상호접속시키는데 이용될 수 있다. 도전 라인(307)은 볼(221)에 접속된다. 볼(212A)은 도전 라인(308)을 통해 볼(222)에 결합된다. 볼(211A)은 도전 라인(304)에 연결된다. 볼(211B)은 도전 라인(305)에 연결된다. 와이어 본드(311)는 도전 라인(305)을 도전 라인(306)에 상호접속시키는데 이용된다. 볼(212B)은 도전 라인(306)에 연결된다. 따라서, MCM(300)의 내부 노드(305)는 볼(211B 및 212B), 도전 라인(305 및 306), 및 와이어 본드(311)에 의해 형성된다는 것을 이해해야 한다. 더욱이, 볼(211A)은 도전 라인(304), 와이어 본드(310), 및 도전 라인(307)을 통해 볼(211)에 결합된다.
MCM(300)의 일부 컴포넌트를 보호하기 위해 커버(312)를 배치하는 단계를 포함할 수 있는 패키징 이후에, 볼(211A, 212A, 221, 및 222)은 가능한 ESD에 사실상 노출되고, 볼(211B 및 212B)은 패키징 이후에 ESD에 노출되지 않는다. 그러나, 볼(211B 및 212B)은 MCM(300)의 어셈블리 동안에 가능한 ESD에 노출된다. 커버(230 및 312)의 예가 도 2b 및 도 3b를 참조하여 본 명세서에 기술되었긴 하지만, 밀봉재(encapsulation material)를 이용한 부분적 캡슐화 또는 완전한 캡슐화를 포함하는, MCM을 패키징하는 다른 방법이 이용될 수 있다는 것을 이해해야 한다.
수평형 칩 패키지 또는 수직형 칩 적층 패키지가 이용될 수 있다는 것을 이해해야 한다. 또한, 볼(221 및 222)과 같은 외부 볼은 물론, 볼(211A 및 212A)과 같은 일반적으로 외부 볼에 직접적으로 상호접속되는 볼에 대한 접점을 위한 ESD 보호는 종래의 ESD 보호와 연관될 수 있고, 이와 같은 ESD 보호는 앞서 기술된 도면들에 예시적으로 도시되지는 않지만 다이(201 및 202)에 구현될 수 있다. 이와 같은 ESD 보호는 일반적으로 1,000 볼트를 초과하는 경향이 있는, 가능한 과도한 ESD에 대하여 보호하기 위한 것이다. 그러나, MCM 내부 노드에 대해 종래의 외부 ESD 보호를 이용하는 것은 성능을 상당히 손상시키고 다이 영역을 소모한다.
지금까지, 다이(201 및 202)는 2개의 별도의 다이 보다는 단일 다이로서 형성되어왔고, 이러한 실시예에서 일반적으로 볼(211B 및 212B)로 나타난 바와 같은 내부 노드는 어셈블리 처리 동안에 ESD에 노출되지 않을 수 있었다. 다시 말해서, 이와 같은 내부 노드는 웨이퍼 상에서 다이 내에 있기 때문에 보호되었다. 그러나, 다수의 다이가 이용되기 때문에, 내부 노드는 어셈블리 동안에 상호접속하는데 노출될 수 있다. 이와 같은 내부 노드와 연관된 볼에 종래의 외부 ESD 보호 처리를 하는 대신에, ESD 보호가 본 명세서에서 기술된 바와 같이 감소 된다.
MCM(200 및 300)이 어셈블리되는 더욱 제어된 환경으로 인해, 감소된 레벨의 ESD 보호가 이용될 수 있다. 이러한 예시적인 실시예에서, 100 볼트 인체 모델(human body model; "HBM")이 이와 같은 ESD 보호에 이용된다. 더욱이, 이와 같은 ESD 보호는 ESD에 관련된 전류를 ESD 엘리먼트(즉, 추가적으로 상세하게 이하에 기술되는 바와 같은 다이오드)로 이끌기에 충분하고, 이와 같은 방전 경로의 저항은 신호 경로의 저항보다 상당히 작다. 다시 말해서, ESD 경로의 저항은 연관된 신호 경로의 저항값의 일부로 지정된다. MCM 내부 노드의 ESD 보호는 외부 노드의 종래의 ESD 보호보다 상당히 작다는 것을 이해해야 하고, 따라서 이와 같은 낮은 레벨의 ESD 보호는 종래의 ESD 보호보다 성능 및 다이 영역에 영향을 덜 미친다.
도 4a는 도전 라인(401)을 통해 다이(202)에 결합되는 다이(201)를 갖는 MCM(400)의 예시적인 실시예를 도시하는 블록도/회로도이다. MCM(400)의 도전 라인(401)은 다이(201 및 202) 사이에 데이터를 전달하는데 이용될 수 있다.
도전 라인(401)은 종래에 "슈퍼 롱 라인"으로서 불리는, 상당히 긴 라인일 수 있다. 슈퍼 롱 라인(401)은 dtd 상호접속(즉, 예를 들어 각각의 끝에 연결된 마이크로범프(211B) 및 마이크로범프(212B)를 갖는 도전 라인(401))으로 형성될 수 있다. 볼(211B 및 212B)을 통한 도전 라인(401)은 dtd 인터페이스 노드(411 및 412)에 연결된다. dtd 인터페이스 노드(411 및 412)는 내부 MCM 결합을 위한 것이므로, 종래의 I/O 와는 다를 것임을 이해해야 하고, 이들 중 후자는 일반적으로 보드 라인을 구동하고 비교적 높은 ESD 면역을 갖는 외부 인터페이스를 위해 이용되는 것임을 이해해야 한다. 따라서, 패드(예를 들어, 411 및 412)와 같은 dtd 인터페이스 노드는 마이크로범프 또는 다른 유형의 접점 상호접속부와 같은, 볼(211B 및 212B)에 연결될 수 있는 내부 패키지 상호접속부이다. 따라서, 볼(211B 및 212B)은 dtd 인터페이스 노드(411 및 412)에 각각 연관될 수 있다. 다이(201)의 다중화기(414)의 입력은 dtd 인터페이스 노드(411)에 결합될 수 있다. 더욱이, 다이(201)의 인버터(415)의 출력은 dtd 인터페이스 노드(411)에 결합될 수 있다. 마찬가지로, 다이(202)의 다중화기(424)의 입력은 dtd 인터페이스 노드(412)에 결합될 수 있고, 다이(202)의 인버터(425)의 출력은 dtd 인터페이스 노드(412)에 결합될 수 있다.
인버터(415 및 425)는 출력 드라이버의 형태인 것으로 이해해야 한다. 출력 드라이버가 인버터로서 예시적으로 도시되었긴 하지만, 예를 들어 다중화기 또는 버퍼와 같은 다른 유형의 출력 드라이버가 이용될 수 있다는 것을 이해해야 한다. 더욱이, 다중화기(414 및 424)가 입력 드라이버로서 예시적으로 도시되었다는 것을 이해해야 한다. 그러나, 예를 들어 인버터 또는 버퍼와 같은 다른 유형의 입력 드라이버가 이용될 수 있다는 것을 이해해야 한다.
도 4b는 클록 결합을 위한 MCM(400)의 예시적인 실시예를 도시하는 블록도/회로도이다. 더욱이, 클록 결합이 도 4b를 참조하여 기술되었긴 하지만, 도 4b에 예시적으로 도시된 바와 같은 결합은 예를 들어 PLD 또는 프로그램 가능 자원을 갖는 다른 IC의 맥락에서처럼, 구성 데이터의 전송에 마찬가지로 이용될 수 있다.
도 4b에서, 다이(201)는 n-형 트랜지스터(434) 및 인버터(435)는 물론, dtd 인터페이스 노드(436)를 포함하고, 다이(202)는 n-형 트랜지스터(444), 인버터(445), 및 dtd 인터페이스 노드(446)를 포함한다. 도 2b의 기판(203) 또는 도 3b의 인터포저(301) 상의 표면 또는 표면 아래의 라인일 수 있는, 도전 라인(402)이 마이크로범프 또는 다른 유형의 내부 패키지 상호접속부(451 및 452)와 같은, 볼을 통해 dtd 인터페이스 노드(436 및 446)를 서로 결합하는데 이용된다.
n-형 트랜지스터(434)의 게이트는 dtd 인터페이스 노드(436)에 결합되고, 인버터(435)의 출력은 dtd 인터페이스 노드(436)에 결합된다. 마찬가지로, 트랜지스터(444)의 게이트는 dtd 인터페이스 노드(446)에 결합되고, 인버터(445)의 출력은 dtd 인터페이스 노드(446)에 결합된다. 또 다시, 인버터는 출력 드라이버로서 예시적으로 도시되었지만, 다른 유형의 회로가 출력 드라이버를 위해 이용될 수 있다. 더욱이, n-형 트랜지스터가 예시적으로 도시되어 있을지라도, p-형 트랜지스터가 입력 드라이버를 게이팅하는데 이용될 수 있다는 것을 이해해야 한다.
도 5a는 이하에 추가적으로 상세하게 기술되는 바와 같은, ESD 회로를 추가한 도 4a의 예시적인 실시예를 도시하는 블록도/회로도이다. MCM(400)은 다이(201 및 202)의 형성 이후에, 그러나 MCM(400)의 어셈블리 이전에 외부에 노출된 접점인, 볼(211B 및 212B)을 포함한다. 볼(211B 및 212B)은 도전 라인(401)을 통한 MCM(400)의 dtd 상호접속을 위한 것임을 또한 이해해야 한다. 따라서, MCM(400)의 어셈블리 이후에, 볼(211B 및 212B)은 물론, 도전 라인(401)은 MCM(400)의 dtd 내부 노드이다.
다중화기(414 및 424)를 도시하는 것 대신에, 패스 게이트로 구성된 n-형 트랜지스터, 즉 다이(201)의 트랜지스터(501) 및 다이(202)의 트랜지스터(502)가 명료함을 위해 예시적으로 도시된다. 트랜지스터(501)의 소스/드레인이 dtd 인터페이스 노드(411)에 결합되고, 마찬가지로 트랜지스터(502)의 소스/드레인이 dtd 인터페이스 노드(412)에 결합된다. 예를 들어, 트랜지스터(501) 및 인버터(415)가 조합하여 구동 회로로서 여겨질 수 있긴 하지만, dtd 인터페이스 노드(411)를 통한 다이(201)와의 데이터, 제어, 또는 다른 정보의 방향에 대하여, 트랜지스터(501)는 입력 드라이버이고, 인버터(415)는 출력 드라이버인 것으로 이해해야 한다. 더욱이, 입력 드라이버 및 출력 드라이버가 모두 dtd 인터페이스 노드(411)에 결합될 필요는 없음을 또한 이해해야 한다. 예를 들어, dtd 인터페이스 노드(411)는 입력 노드일 수 있고, 이 실시예에서, 오직 입력 드라이버만이 dtd 인터페이스 노드에 결합되거나, dtd 인터페이스 노드(411)는 출력 노드일 수 있고, 이 실시예에서, 오직 출력 드라이버만이 dtd 인터페이스 노드에 결합될 수 있다.
입력 드라이버(501)는 일반적으로 입력 저항 화살표(511)로 표시된 바와 같은 입력 저항을 갖는다. 더욱이, 출력 드라이버(415)는 일반적으로 입력 저항 화살표(512)로 표시된 바와 같은 입력 저항을 갖는다. 다시 말해서, 입력 드라이버 및 출력 드라이버 모두는 연관된 입력 임피던스를 갖는다. 다중화기의 트랜지스터(501)와 연관된 기생 다이오드(526)가 dtd 인터페이스 노드(411)와 전력 버스(555) 사이에서 순방향 바이어스 방향으로 결합될 수 있다는 것을 이해해야 한다. 이와 같은 기생 다이오드(526)는 ESD 보호에서 설명될 수 있지만, 명료함을 목적으로 본 명세서에서는 무시된다.
ESD 회로, 즉, 다이오드(521)가 dtd 인터페이스 노드(411)에서 전력 버스(555)로, 순방향 바이어스 방향으로 결합된다. 다시 말해서, 다이오드(521)의 입력측이 dtd 인터페이스 노드(411)에 결합되고, 다이오드(521)의 출력측이 전력 버스(555)에 결합된다. ESD 회로(522)는 dtd 인터페이스 노드(411)에서 그라운드 버스(556)로, 순방향 바이어스 방향으로 직렬로 결합된 다이오드(523 및 524)로 형성된다. 다시 말해서, dtd 인터페이스 노드(411)는 다이오드(523)의 입력측에 결합되고, 다이오드(523)의 출력측은 다이오드(524)의 입력측에 결합되며, 다이오드(524)의 출력측은 그라운드 버스(556)에 결합된다. 이 실시예에서, ESD 회로(525)에는 dtd 인터페이스 노드(411)에 결합된 역방향 바이어스 다이오드가 제공된다. 다시 말해서, 다이오드(525)의 입력측은 그라운드 버스(556)에 결합되고, 다이오드(525)의 출력측은 dtd 인터페이스 노드(411)에 결합된다.
따라서, 마이크로범프(211B) 상의 양의 ESD 전하의 경우, ESD 전류는 ESD 회로(522)를 통해 그라운드 버스(556)에 결합된다는 것을 이해해야 한다. 즉, 순방향 바이어스 다이오드(521)에 대해, 이와 같은 양전하가 전력 버스(555) 상의 양전하를 극복하기에 충분하면, 이와 같은 ESD 전류는 다이오드(521)를 통해 dtd 인터페이스 노드(411)에서 전력 버스(555)로 전도된다. 전력 버스(555) 상의 전압이 일반적으로 5 볼트 또는 그 이하일 수 있고, ESD가 일반적으로 5 볼트보다 클 수 있기 때문에, 양전하의 경우에 충분한 ESD 보호가 다이오드(521)로 제공될 수 있다. 더욱 구체적으로, 본 명세서에 기술된 실시예는 2 볼트 또는 그 이하의 전압을 갖는 전력 버스(555)를 가질 수 있다. 볼(211B) 상의 음의 ESD 전하의 경우에, ESD 전류는 다이오드(525)를 통해 dtd 인터페이스 노드(411)로부터 그라운드(556)로 도전될 수 있다.
볼(211B)은 입력 드라이버(501) 및 출력 드라이버(415)의 ESD 보호를 위해 3개의 ESD 방전 회로에 결합된다는 것을 이해해야 한다. 부가적으로, 다이오드(526)가 고려될 수 있지만, 명료함을 목적으로 무시될 수 있다.
ESD 회로(521, 522, 및 525) 각각은 함께 연관된 순방향 바이어스 임피던스를 갖는다. ESD 회로(521, 522, 및 525) 각각의 순방향 바이어스 임피던스는 비교적 작아서 ESD 방전 전류는 그라운드 버스(556) 또는 전력 버스(555) 중 어느 하나로 향하게 된다는 것을 이해해야 한다. 이 실시예에서 다이오드와 같은 전용 ESD 디바이스에 의해 제공되는 이러한 낮은 저항성의 ESD 라우팅이 신호 경로의 저항과 결합된다. 다시 말해서, 예를 들어 저항 또는 커패시터, 또는 이들의 조합을 이용하여 dtd 인터페이스 노드(411)로부터 능동 회로를 분리시키기 위해 노력하는 대신에, 도전 라인(401)은 물론, 볼(211B 및 212B)과 연관된 저항이 ESD 보호를 위한 신호 경로 저항의 일부로서 이용될 수 있다. 신호 경로 저항을 이용함으로써, 저항의 추가 또는 커패시터의 추가, 또는 양자 모두의 추가가 방지되고, 이것은 칩 영역을 절약하고 신호 경로에 더욱 많은 기생 회로가 추가되는 것을 방지한다. 다시 말해서, 예를 들어, 설계자는 ESD 경로의 오버헤드를 고려하지 않고 TSV 인터페이스를 이용할 수 있다. 일단, 설계자가 회로 설계를 완료하면, 이와 같은 ESD 방전 경로는 능동 회로 경로의 임피던스의 일부인 것으로 설계될 수 있다.
마이크로범프 및 인터포저 다이 대 다이 인터페이스의 예가 기술되었긴 하지만, 임의의 패드 인터페이스가 이용될 수 있다는 것을 이해해야 한다. 그러나, 마이크로범프 ESD 인터페이스는 100 볼트 HBM을 위해 설정될 수 있고, 이것은 50 나노세컨드(ns)동안 50 밀리암페어(mA) 전류 펄스와 같을 수 있다. 마이크로범프 인터페이스는 일반적으로 100 볼트 HBM과 연관된 응력(stress)을 다룰 수 있다. 다시 말해서, 어떠한 부가적인 ESD 라우팅도 없는 원래의 라우팅 자원이 신호 경로에 구현될 수 있다. 작지만 부가적인 바이패스 라우팅은 주요 신호 라우팅의 작은 부분일 수 있고, 이와 같은 바이패스 라우팅은 ESD 보호 목적을 위해 능동 회로로부터 50 밀리암페어-50 나노세컨드 펄스를 우회시킬 수 있다.
ESD 회로(521, 522, 및 525)는 각각이 연관된 순방향 바이어스 임피던스를 가질 수 있다. 명료함을 목적으로, 제한적이 아닌 예로서, 이 임피던스는 단위값(unitary value)으로 정규화되는 것을 가정한다. 따라서, 예를 들어, ESD 회로(521)의 순방향 바이어스 임피던스는 1이다. 마찬가지로, ESD 회로(522 및 525)의 순방향 바이어스 임피던스는 각각 1이다. 이 라인들을 따라, 입력 임피던스(511) 및 입력 임피던스(512)가 각각 4의 값으로 정규화된다. 따라서, 구동 회로의 입력 임피던스 대 ESD 회로의 순방향 바이어스 임피던스의 비는 이 예에서 4 대 1("4:1")이다. 4:1의 비는 100 볼트 HBM에 충분한 ESD 보호를 제공하고, 이것은 일반적으로 dtd 인터페이스 엘리먼트로부터 멀리 상기 ESD 네트워크로 ESD 방전을 이끌도록 할 수 있다.
그러나, 본 명세서에 기술된 바와 같은 정확한 단위값이 요구되지 않는다는 것을 이해해야 한다. 따라서, 예를 들어, 100 볼트 HBM에 대하여 충분한 ESD 보호를 제공하기 위해서, 구동 회로의 입력 임피던스 대 ESD 회로(521, 522, 및 525)와 같은 ESD 회로들의 가장 큰 임피던스의 순방향 바이어스 임피던스의 비가 적어도 대략 4:1이면, ESD 회로(521, 522, 및 525) 중 임의의 하나 이상의 순방향 바이어스 임피던스는 단위값 1보다 클 수 있다. 다시 말해서, 입력 임피던스(511 또는 512)는 4 유닛보다 클 수 있고, 이것은 다이(201) 및 dtd 인터페이스 노드(411)와 연관된 각각의 ESD 회로의 가장 큰 순방향 바이어스 임피던스에 관하여 비율이 5:1, 6:1, 또는 그 이상인 경우에 ESD 보호를 향상시킨다.
따라서, 구동 회로의 입력 임피던스 대 ESD 회로의 순방향 바이어스 임피던스의 각각의 비는 100 볼트 HBM의 경우 ESD 보호를 위해 적어도 대략 4:1이다. 예를 들어 100 볼트보다 크지만 관습적으로 1000 볼트보다 작은 다른 ESD 보호 레벨, 또는 더 높은 ESD 보호가 구현될 수 있다는 것을 이해해야 하지만, 제조 설비들이 노출의 더욱 낮은 ESD 전압 레벨로 제어된다면, 이와 같은 추가적인 ESD 보호는 불필요할 수 있고, 덜 눈에 띄는 100 볼트 HBM ESD 보호와 비교해서 성능에 부정적인 영향을 미칠 수 있다. "제조 설비"는 일반적으로 다이가 기판 또는 인터포저 등을 통해 서로 부착되고, 서로 결합되는 경우를 의미한다는 것을 이해해야 한다. 더욱이 "제조 설비"는 MCM이 캡슐화되고, 커버되는 경우를 포함할 수 있다.
다이(202)는 다이(201)와 같거나 유사한 회로 및 입력 임피던스 대 순방향 바이어스 임피던스 비를 갖는다. 다시 말해서, 이와 같은 구동 회로 입력 임피던스 대 ESD 회로의 순방향 바이어스 임피던스는 순방향 바이어스 방향으로 각각의 입력 임피던스 대 각각의 ESD 방전 회로 경로에 대해 적어도 대략 4:1이다. 따라서, 명료함을 위해 중복 설명을 피한다. 그러나, 볼(211B 및 212B) 및 도전 라인(401)은 조합하여 연관된 저항을 갖는다는 것을 이해해야 한다. 이와 같은 저항이 이용되어 본 명세서에 기술된 바와 같은 비율을 충족하기 위해 회로를 반대로 조정하는 것을 피할 수 있다.
명료함을 목적으로, 제한되지 않는 예로서, 종래의 비교값을 포함하는 일부 수치값이 제공된다. 그러나, 다른 수치값이 이용될 수 있다는 것을 이해해야 한다. 일부 종래의 ESD 라우팅에 있어서, ESD 경로에 대한 라우팅 저항은 대략 1 옴(ohm) 내지 3 옴(ohm)의 범위에 있다. 종래의 ESD HBM 사양은 2 킬로볼트(kV)일 수 있다. 이러한 일반적인 값을 이용하면, ESD 전류의 대략 1.5 A가 방전될 수 있다는 것을 이해해야 한다. 이와 같은 ESD 전류는 물론 ESD 경로 저항은 대략 3 볼트 내지 5 볼트의 ESD 전류-저항(current-resistance; "IR") 강하를 야기하고, 이것은 일반적으로 종래의 외부 I/O 인터페이스에 대해 안전한 전압 범위이다. 그러나, ESD 노출이 일반적으로 100 볼트 HBM으로 제한되는 제조 설비의 경우, 이와 같은 ESD 순방향 바이어스 임피던스가 신호 경로의 임피던스의 일부이면, 방전을 위한 ESD 도전 경로는 대략 10 옴(ohm) 내지 20 옴(ohm) 정도로 높을 수 있다. 한번 더, 이러한 일부는 구동 회로의 입력 임피던스 대 ESD 회로의 순방향 바이어스 임피던스에 대하여 적어도 대략 4:1인 것으로 기술된다. 50 mA의 ESD 전류를 갖는 마이크로범프 dtd 인터페이스의 경우, IR 강하는 대략 0.5 V 내지 1 V일 수 있다. 이와 같은 IR 강하는 일반적으로 마이크로범프 dtd 인터페이스에 대해 안전한 전압 범위일 수 있다.
따라서, 그라운드 버스(556) 또는 전력 버스(555) 중 하나 또는 이들 모두에 ESD 경로에 대해 낮은 저항을 지정하는 것은 ESD 라우팅에 대한 비율 사양으로 교체될 수 있다는 것을 이해해야 한다. 따라서, 큰 저항 또는 커패시터, 또는 이들의 조합과 같은 ESD 분리 컴포넌트가 결합된 높은 인피던스가 없을 수 있다.
상기 숫자 예를 계속 이용하여, 회로 설계자는 ESD 경로의 부하를 반드시 고려해야 하는 것 없이 마이크로범프 dtd 인터페이스 및 그것과 연관된 회로를 설계할 수 있다. 따라서, 일단 이와 같은 회로 설계가 완료되면, ESD 경로가 드라이버의 입력 임피던스와 같은 활동 경로의 임피던스의 일부라면, 마이크로범프 dtd 인터페이스 회로는 충분히 보호되어야 한다. 본 명세서에 제공된 설명이 임의의 패드 인터페이스에 이용될 수 있긴 하지만, 마이크로범프 dtd 인터페이스 구현은 100 볼트 HBM에 유용하다. 100 볼트 HBM은 일반적으로 대략 50 ns 동안의 50 mA 펄스의 전류와 동일하다. 따라서, 일반적으로 마이크로범프 dtd 인터페이스는 이와 같은 신호 경로에 어떠한 추가적인 ESD 라우팅 없이 그 원래의 라우팅 자원을 이용하여 100 볼트 HBM 응력을 조정할 수 있다. 다시 말해서, 다이오드(521, 523, 524, 및 525)(다이오드(523 및 524)는 직렬로 제공됨)는 일반적으로 주 신호 라우팅의 적은 부분인 바이패스 라우팅을 제공하도록 비교적 작을 수 있다. 이 바이패스 라우팅은 입력 드라이버 및 출력 드라이버와 같은 능동 회로로부터 50 mA - 50 ns 펄스를 우회시키기에 충분하여, 이와 같은 능동 회로가 일반적으로 100 볼트 HBM과 연관된 ESD로부터 영향을 받지 않도록 한다.
직선의 점 대 점 라인이 도전 라인(401)을 위해 예시적으로 도시되었지만, 이와 같은 도전 라인은 병렬의 다수의 도전 라인이거나, 구불구불하거나 다른 선회 라우팅의 도전 라인이거나, 또는 저항을 줄이기 위한 다른 방식, 또는 저항 또는 라우팅을 조정하기 위해 상기 사항들 중 임의의 조합일 수 있다. 이와 같은 저항의 조정은 신호 경로 비에 영향을 미치는데 이용될 수 있는데, 즉 다이 설계를 변경하는 것 없이 본 명세서에서 다른 곳에 기술된 바와 같은 적어도 대략 4:1 비를 제공하는데 이용될 수 있다. 다시 말해서, 신호 경로 저항은 증가될 수 있으므로, ESD 회로 저항이 본 명세서에서 다른 곳에 기술된 바와 같은 적어도 대략 4:1 비로 충분히 작게 되도록 한다. 따라서, 상기 숫자 예를 계속 참조하고, 도전 라인(401)의 저항을 더하면, 볼(211B 및 212B)의 저항이 무시할 수 있는 것으로 가정되는 경우, ESD 회로(521, 522, 및 525)의 순방향 바이어스 저항 각각은, 본 명세서에서 다른 곳에 기술된 바와 같은 적어도 4:1 비를 계속해서 갖는 동안 대략 10 ohm 내지 20 ohm일 수 있다.
도 5b는 도전 라인(402)을 통해 클록 신호를 전달하거나 프로그램 가능 자원 애플리케이션을 위해 구성 데이터를 전달하기 위한 MCM(400)의 예시적인 실시예를 도시하는 블록도/회로도이다. 앞서 기술된 바와 같은 n-채널 트랜지스터(501)가 n-채널 트랜지스터(434)로 교체되고, 추가적인 기생 다이오드(562)가 추가되는 것을 제외하면, 다이(201) 회로는 일반적으로 도 5a의 다이(201) 회로와 동일하다.
기생 다이오드(562)는 그라운드 버스(556)에서 n-채널 트랜지스터(434)의 게이트로, 순방향 바이어스 방향으로 결합된다. 기생 다이오드(562)와 연관된 임의의 입력 저항은 물론, 트랜지스터(434 및 501) 사이에서 입력 저항 간의 차이를 고려하는 것을 제외하면, 일반적으로 도 5a를 참조한 상기 기술은 도 5b와 같으므로, 이것은 명료함을 위해 반복하지 않는다. 기생 다이오드(562)가 ESD 보호를 위해 고려될 수 있지만, 이와 같은 다이오드는 명료함을 위해 본 명세서에서 무시된다.
도 5a 및 도 5b를 동시에 참조하면, 다음의 저항 규칙이 설명된다. z부터 b까지의 저항("Rzb")은 수학적으로 a부터 z까지의 저항("Raz")에 관련될 수 있다.
Raz ≤ 1/4(Rzb).
마찬가지로, z부터 c까지의 저항("Rzc")은 수학적을 a부터 z까지의 저항에 관련될 수 있다.
Raz ≤ 1/4(Rzc).
저항(Rzb 및 Rzc) 모두가 앞서 기술된 바와 같은 4:1의 임계 비(threshold ratio)를 충족시키기에 충분하다. 그러나 모든 비가 동일해야 할 필요는 없다. 따라서, 이와 같은 저항을 위한 조합된 수학적 표현은 다음과 같이 표현될 수 있다.
Raz ≤ 1/4min(Rzc:Rzb).
다시 말해서, Rzc 대 Raz의 최소 비 그리고 Rzb 대 Raz의 최소 비는 적어도 4:1 보다 크거나 같고, 예를 들어 5:1 및 6:1과 같은 다른 큰 비가 이용될 수 있다. ESD 다이오드(521, 523, 524, 및 525)와 같은 ESD 회로를 위한 전력 및 그라운드 라우팅이 저항 Raz보다 작거나 같도록 설정될 수 있다.
도 6은 MCM 어셈블리 흐름(600)의 예시적인 실시예를 도시하는 흐름도이다. MCM 어셈블리 흐름(600)은 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 및 도 5b를 동시에 참조하여 더욱 기술된다.
601에서, 제1 접점을 갖는 제1 다이가 획득된다. 이와 같은 제1 다이는 앞서 기술된 바와 같은 다이(201)일 수 있다. 이와 같은 제1 접점은 입력 드라이버 및 제1 방전 회로에 결합될 수 있다. 602에서, 제2 다이가 획득된다. 이와 같은 제2 다이는 앞서 기술된 바와 같은 다이(202)일 수 있다. 이와 같은 제2 다이는 출력 드라이버 및 제2 방전 회로에 결합되는 제2 접점을 갖는다. 이와 같은 제1 방전 회로 및 제2 방전 회로는 dtd 인터페이스를 위한 ESD 회로라는 것을 이해해야 한다.
입력 드라이버는 제1 입력 임피던스를 갖고, 출력 드라이버는 제2 입력 임피던스를 갖는다. 각각의 제1 다이 및 제2 다이의 입력 드라이버 및 출력 드라이버는 앞서 기술된 바와 같은 도전 라인을 통해서 서로 결합될 수 있다는 것을 이해해야 한다. 제1 방전 회로는 ESD 이벤트로부터 입력 드라이버를 보호하기 위한 것이고, 제2 방전 회로는 ESD 이벤트로부터 출력 드라이버를 보호하기 위한 것이며, 제1 접점 및 제2 접점은 일시적으로 노출된다. 이와 같은 ESD 보호는 앞서 기술된 바와 같은 100 볼트 HBM을 위한 것이다.
이러한 라인들을 따라, 제1 방전 회로는 제1 순방향 바이어스 임피던스를 가질 수 있고, 제2 방전 회로는 제2 순방향 바이어스 임피던스를 가지며, 제1 순방향 바이어스 임피던스 및 제2 순방향 바이어스 임피던스는 지정된 최소 저항 비를 타겟으로 한다. 보다 구체적으로, 입력 드라이버와 연관된 제1 입력 임피던스는 제1 방전 회로의 제1 순방향 바이어스 임피던스의 단위값에 대하여 4보다 큰 단위값을 가질 수 있다. 또 다시, 값들은 제한적이 아닌 명료함을 목적으로 정규화된다. 마찬가지로, 출력 드라이버의 제2 입력 임피던스는 제2 방전 회로의 제2 순방향 바이어스 임피던스의 단위값에 대하여 4보다 큰 단위값을 가질 수 있다. 따라서, 입력 임피던스 대 순방향 바이어스 임피던스의 적어도 4:1의 비가 601에서 획득된 제1 다이 및 602에서 획득된 제2 다이 모두에 존재한다.
603에서, 제1 접점 및 제2 접점은 본 명세서에서 앞서 기술된 바와 같은 적어도 하나의 기판에 연관된 dtd 인터페이스 및 도전 라인은 접점을 통해 상호접속될 수 있고, 이것은 결국 후속 통신을 위해 제2 다이의 출력 드라이버를 제1 다이의 입력 드라이버에 결합한다. 이러한 상호접속은 MCM을 위해 2개의 다이를 dtd 상호접속하는 임의의 형태일 수 있으므로, 도 2b 및 도 3b를 참조하여 각각 기술된 예들을 포함할 수 있다. 제1 다이의 조정 및 제2 다이의 조정은 서로 독립적일 수 있지만, ESD 제어를 갖는 제조 설비에 있을 수 있으며, 이와 같은 ESD 제어는 100 볼트 HBM 또는 100 볼트보다 작은 전압의 HBM을 위한 것이고, 1000 볼트보다 작은 임의의 이벤트의 HBM에 관한 것임을 또한 이해해야 한다. 따라서, 제1 방전 회로 및 제2 방전 회로는 ESD 제어를 갖는 제조 환경을 위해 맞추어질 수 있다.
제1 다이 및 제2 다이가 상호접속될 때까지, 603에서 상호접속의 저항은 저항 방정식의 일부로서 신호 경로 저항에 작용하지 못한다는 것을 또한 이해해야 한다. 따라서, 앞서 기술된 바와 같은 적어도 대략 4:1 비에 부정적인 영향을 미치지 못하도록 이와 같은 상호접속과 연관된 저항을 무시하도록 만드는 것이 바람직할 수 있다. 다른 실시예에서, 본 명세서에서 앞서 기술된 바와 같은 적어도 대략 4:1 비가 예를 들어 캡슐화 또는 커버링과 같은 제1 다이 및 제2 다이의 어셈블리 이후에 그러나 패키징 전에 조정하기 위해 충족되는 것을 보장하기 위해 603에서 상호접속 저항이 이용될 수 있다. 제조 설비는 MCM의 어셈블리 흐름을 통해 상이한 레벨의 ESD 보호를 가질 수 있다는 것을 이해해야 한다. 이와 같은 ESD 보호는 이와 같은 흐름 뒤에서보다 이와 같은 흐름 앞에서 더욱 엄격할 수 있다.
604에서, 603에서 제1 다이 및 제2 다이를 상호접속하는데 이용되는 적어도 하나의 기판과 함께, 제1 다이 및 제2 다이는 MCM의 일부로서 패키징된다. 이와 같은 패키징 이후에, 제1 접점, 제2 접점, 및 제1 접점과 제2 접점을 상호접속하기 위한 이들 사이의 상호접속은, 이와 같은 패키징 이후에 완전히 숨겨질 수 있다.
전술한 것은 본 발명의 하나 이상의 양태들에 따른 예시적인 실시예(들)을 설명한 것이지만, 본 발명의 하나 이상의 양태들에 따른 이와 다른 실시예(들) 및 추가적인 실시예(들)이 본 발명의 범위로부터 이탈하지 않고서 고안될 수 있으며, 본 발명의 범위는 아래의 청구항(들) 및 이것의 등가물에 의해 결정된다. 단계들을 열거한 청구항(들)은 이 단계들의 임의적인 순서를 암시하지 않는다. 상표는 각 소유자의 재산이다.

Claims (13)

  1. 멀티칩 모듈(400)을 위한 다이(201)에 있어서,
    상기 다이(201)의 형성 이후에 그리고 상기 멀티칩 모듈(400)의 어셈블리 이전에, 외부로 노출된 표면을 갖는 접점(211B)으로서, 상기 접점(211B)은 상기 멀티칩 모듈(400)의 다이 대 다이 상호접속을 위한 것이고, 상기 접점(211B)은 상기 멀티칩 모듈(400)의 어셈블리 이후에 상기 멀티칩 모듈(400)의 내부 노드인 것인, 접점(211B);
    상기 접점(211B)에 결합되고, 제1 입력 임피던스(511, 512)를 갖는 구동 회로(415, 501); 및
    상기 구동 회로(415, 501)의 정전기 방전 보호를 위해, 상기 접점(211B)에 결합되는 방전 회로(521-525)
    를 포함하고,
    상기 방전 회로(521-525)는 상기 방전 회로의 제1 부분과 연관된 제1 임피던스를 갖고, 상기 제1 임피던스는 상기 제1 입력 임피던스(511, 512)의 일부이며,
    상기 방전 회로(521-525)의 제1 부분은 상기 접점(211B)에 순방향 바이어스 방향으로 결합되는 제1 다이오드(521)를 포함하고,
    상기 방전 회로(521-525)의 제2 부분은 상기 접점(211B)에 역방향 바이어스 방향으로 결합되는 제2 다이오드(525)를 포함하며,
    상기 방전 회로(521-525)의 제3 부분은, 상기 접점(211B)에 상기 순방향 바이어스 방향으로 결합되는 제3 다이오드(523), 및 상기 제3 다이오드에 상기 순방향 바이어스 방향으로 직렬로 결합되는 제4 다이오드(524)를 포함하고,
    상기 제1 입력 임피던스 대 상기 제1 임피던스의 제1 비는 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 멀티칩 모듈을 위한 다이(201).
  2. 제1항에 있어서,
    상기 방전 회로(521-525)는 상기 방전 회로의 제2 부분과 연관된 제2 임피던스를 갖고,
    상기 제1 입력 임피던스(511, 512) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제2 비는 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 멀티칩 모듈을 위한 다이(201).
  3. 제1항에 있어서, 상기 구동 회로(415, 501)는 입력 드라이버(501) 또는 출력 드라이버(415)인 것인, 멀티칩 모듈을 위한 다이(201).
  4. 제1항에 있어서,
    상기 구동 회로(415, 501)는 상기 접점(211B)에 연결된 노드(411)에서 서로 결합되는 입력 드라이버(501) 및 출력 드라이버(415)를 포함하고,
    상기 입력 드라이버(501)는 제1 입력 임피던스(511)를 갖고,
    상기 출력 드라이버(415)는 제2 입력 임피던스(512)를 갖고,
    상기 제1 입력 임피던스(511) 대 상기 방전 회로(521-525)의 상기 제1 임피던스의 제1 비는 상기 입력 드라이버(501)의 정전기 방전 보호를 위해 적어도 4 대 1이고,
    상기 제2 입력 임피던스(512) 대 상기 방전 회로(521-525)의 상기 제1 임피던스의 제2 비는 상기 출력 드라이버(415)의 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 멀티칩 모듈을 위한 다이(201).
  5. 제4항에 있어서,
    상기 방전 회로(521-525)는 상기 방전 회로의 제2 부분과 연관된 제2 임피던스를 갖고,
    상기 제1 입력 임피던스(511) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제3 비는 상기 입력 드라이버(501)의 정전기 방전 보호를 위해 적어도 4 대 1이고,
    상기 제2 입력 임피던스(512) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제4 비는 상기 출력 드라이버(415)의 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 멀티칩 모듈을 위한 다이(201).
  6. 제1항, 제4항 및 제5항 중 어느 한 항에 있어서, 상기 구동 회로(501, 415)의 정전기 방전 보호는 100 볼트 인체 모델을 위한 것인, 멀티칩 모듈을 위한 다이(201).
  7. 제2항에 있어서, 상기 방전 회로의 제1 부분 및 상기 방전 회로의 제2 부분은 각각 전력(555) 및 그라운드(556)에 결합되는 것인, 멀티칩 모듈을 위한 다이(201).
  8. 제4항 또는 제5항에 있어서,
    상기 입력 드라이버(501)는 다중화기(multiplexer)이고;
    상기 출력 드라이버(415)는 출력 버퍼인 것인, 멀티칩 모듈을 위한 다이(201).
  9. 제1항, 제4항 및 제5항 중 어느 한 항에 있어서,
    다른 접점(212B)을 갖는 다른 다이(202);
    상기 다이(201) 및 상기 다른 다이(202)가 부착되는 기판(203)으로서, 상기 접점(211B) 및 상기 다른 접점(212B)은 상기 멀티칩 모듈(400)의 어셈블리 이후에 내부 노드를 제공하도록 상기 기판(203)의 도체(401)를 통해 서로 결합되는 것인, 기판(203);
    상기 다른 접점(212B)에 결합되는 상기 다른 다이(202)의 출력 드라이버(425)로서, 상기 출력 드라이버(425)는 제3 입력 임피던스를 갖는 것인, 출력 드라이버(425); 및
    상기 멀티칩 모듈(400)의 어셈블리 이전에, 상기 다른 접점(212B)에 존재하는 정전하에 방전 경로를 제공하기 위해, 상기 다른 접점(212B)에 결합되는 상기 다른 다이(202)의 다른 방전 회로(a)로서, 상기 다른 방전 회로(a)는 상기 멀티칩 모듈(400)의 어셈블리 이전에, 상기 다른 접점(212B)에 작동적으로 결합되고, 상기 다른 방전 회로(a)는 상기 다른 다이(202)의 출력 드라이버(425)의 정전기 방전 보호를 위한 것인, 다른 방전 회로(a)
    를 포함하고,
    상기 다른 방전 회로(a)는 제3 임피던스를 갖고,
    상기 제3 임피던스는 상기 제3 입력 임피던스의 일부인 것인, 멀티칩 모듈을 위한 다이(201).
  10. 다이(201)를 갖는 멀티칩 모듈(400)을 위한 정전기 방전 제공 방법에 있어서,
    상기 다이(201)의 형성 이후에 그리고 상기 멀티칩 모듈(400)의 어셈블리 이전에, 외부로 노출된 표면을 갖는 접점(211B)을 제공하는 단계로서, 상기 접점(211B)은 상기 멀티칩 모듈(400)의 다이 대 다이 상호접속을 위한 것이고, 상기 접점(211B)은 상기 멀티칩 모듈(400)의 어셈블리 이후에 상기 멀티칩 모듈(400)의 내부 노드인 것인, 접점 제공 단계;
    제1 입력 임피던스(511, 512)를 갖는 구동 회로(501, 415)를 상기 접점(211B)에 결합하는 단계; 및
    상기 구동 회로(501, 415)의 정전기 방전 보호를 위해, 방전 회로(521-525)를 상기 접점(211B)에 결합하는 단계
    를 포함하고,
    상기 방전 회로(521-525)는 상기 방전 회로의 제1 부분과 연관된 제1 임피던스를 갖고, 상기 제1 임피던스는 상기 제1 입력 임피던스(511, 512)의 일부이며,
    상기 방전 회로(521-525)의 제1 부분은 상기 접점(211B)에 순방향 바이어스 방향으로 결합되는 제1 다이오드(521)를 포함하고,
    상기 방전 회로(521-525)의 제2 부분은 상기 접점(211B)에 역방향 바이어스 방향으로 결합되는 제2 다이오드(525)를 포함하며,
    상기 방전 회로(521-525)의 제3 부분은, 상기 접점(211B)에 상기 순방향 바이어스 방향으로 결합되는 제3 다이오드(523), 및 상기 제3 다이오드에 상기 순방향 바이어스 방향으로 직렬로 결합되는 제4 다이오드(524)를 포함하고,
    상기 제1 입력 임피던스 대 상기 제1 임피던스의 제1 비는 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 다이(201)를 갖는 멀티칩 모듈(400)을 위한 정전기 방전 제공 방법.
  11. 제10항에 있어서,
    상기 방전 회로(521-525)는 상기 방전 회로의 제2 부분과 연관된 제2 임피던스를 갖고,
    상기 제1 입력 임피던스(511, 512) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제2 비는 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 다이(201)를 갖는 멀티칩 모듈(400)을 위한 정전기 방전 제공 방법.
  12. 제10항에 있어서,
    상기 구동 회로(501, 415)는 상기 접점(211B)에 연결된 노드(411)에서 서로 결합되는 입력 드라이버(501) 및 출력 드라이버(415)를 포함하고,
    상기 입력 드라이버(501)는 제1 입력 임피던스(511)를 갖고,
    상기 출력 드라이버(415)는 제2 입력 임피던스(512)를 갖고,
    상기 제1 입력 임피던스(511) 대 상기 방전 회로(521-525)의 상기 제1 임피던스의 제1 비는 상기 입력 드라이버(501)의 정전기 방전 보호를 위해 적어도 4 대 1이고,
    상기 제2 입력 임피던스(512) 대 상기 방전 회로(521-525)의 상기 제1 임피던스의 제2 비는 상기 출력 드라이버(415)의 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 다이(201)를 갖는 멀티칩 모듈(400)을 위한 정전기 방전 제공 방법.
  13. 제12항에 있어서,
    상기 방전 회로(521-525)는 상기 방전 회로의 제2 부분과 연관된 제2 임피던스를 갖고,
    상기 제1 입력 임피던스(511) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제3 비는 상기 입력 드라이버(501)의 정전기 방전 보호를 위해 적어도 4 대 1이고,
    상기 제2 입력 임피던스(512) 대 상기 방전 회로(521-525)의 상기 제2 임피던스의 제4 비는 상기 출력 드라이버(415)의 정전기 방전 보호를 위해 적어도 4 대 1인 것인, 다이(201)를 갖는 멀티칩 모듈(400)을 위한 정전기 방전 제공 방법.
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