CN105264660B - 用于经堆栈晶粒组件的中介物上的电荷损害保护 - Google Patents

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Abstract

一种大致关于一中介物(600，700，800)的装置被揭示。在此种装置中，该中介物(600，700，800)具有复数个导体(208，451‑459，603‑606)以及复数个吸引电荷结构(610，620，710，720，810，820)。该复数个吸引电荷结构(610，620，710，720，810，820)用以保护至少一待耦接至该中介物(600，700，800)的集成电路晶粒(202)，以提供一经堆栈的晶粒(202)。该复数个导体(208，451‑459，603‑606)包含复数个穿过基板的贯孔(208)。

Description

用于经堆栈晶粒组件的中介物上的电荷损害保护
技术领域
以下的说明是关于集成电路装置("IC")。更具体而言，以下的说明是关于一种用于一经堆栈的晶粒组件类型的IC的具有电荷损害保护的中介物。
背景技术
集成电路随着时间演进已经变得更加"密集"，亦即，更多的逻辑特点已经被实施在一具有一给定尺寸的IC中。然而，使得所有构件都在单一晶粒IC上已经变得是有问题的。幸运的是，多个晶粒可加以堆栈以提供一经堆栈的晶粒IC("经堆栈的晶粒")。相较于尝试形成一相当的单一晶粒IC，此种经堆栈的晶粒除了其它益处之外也可以容许较低的功率消耗、较小的漏电流、较大的效能、及/或较小的IC尺寸。然而，通过将一或多个集成电路晶粒附接至一中介物以形成一经堆栈的晶粒，其是有相关于此种一或多个集成电路晶粒的损害风险，而该风险是不存在于单一晶粒IC的形成中。这些损害风险可能会降低经堆栈的晶粒的良率及/或可靠度。
因此，减轻此种损害风险中的一或多个以增加经堆栈的晶粒良率及/或可靠度是所期望且有用的。
发明内容
一种装置是大致关于一中介物。在此种装置中，该中介物具有复数个导体以及复数个吸引电荷结构。该复数个吸引电荷结构是用以保护至少一待耦接至该中介物的集成电路晶粒，以提供一经堆栈的晶粒。该复数个导体包含复数个穿过基板的贯孔。
一种方法是大致关于一中介物的形成。在此种方法中，一用于该中介物的基板加以获得。复数个穿过基板的贯孔以及复数个吸引电荷结构形成在该基板中。该复数个穿过基板的贯孔的一部分耦接至该复数个吸引电荷结构，以用于将带电粒子从该复数个穿过基板的贯孔传导至该复数个吸引电荷结构。
其它实施例将会在考虑细节说明以及权利要求书后得以认识。
附图说明
所附的图式是展示范例的装置及/或方法。然而，所附的图式不应该被视为限制权利要求书的范畴，而是只用于解说及理解而已。
图1是描绘一范例的列状现场可程序化门阵列("FPGA")架构的简化的方块图。
图2-1至2-3是从一横截面的侧视图来描绘一范例的用于利用一晶圆尺寸或芯片尺寸的制造组件以形成一经堆栈的晶粒的制程流程的个别的方块图。
图3-1及3-2是分别从一俯视图以及一仰视图来说明性地描绘一范例的中介物晶圆的个别的方块图。
图4-1是描绘图2-1至2-3的经堆栈的晶粒的一横截面图的一范例的部分的方块图。
图4-2是描绘一中介物的一横截面图的一范例的部分的方块图，其可以是图3的中介物晶圆的部分。
图5是描绘一保持图2-1至2-3的组件以用于在原处的制程的范例的工具台或晶圆保持夹头的一横截面的侧视图的方块图。
图6至8是描绘个别范例的中介物或是其部分的横截面的侧视图的方块图。
图9至11是分别描绘对应于形成图6至8的中介物的范例的制程流程的个别的流程图。
图12是描绘另一范例的中介物或是其部分的横截面的侧视图的方块图。
图13是描绘图12的中介物的一范例的电路的方块/电路图。
具体实施方式
在以下的说明中，许多特定的细节被阐述，以提供在此所述的特定例子的更彻底的说明。然而，对于熟习此项技术者而言应该明显的是，一或多个其它例子及/或这些例子的变化都可以在并非全部的在以下所给出的特定细节下加以实施。在其它实例中，众所周知的特点并未详细地叙述，以避免模糊在此的例子的说明。为了便于说明起见，相同的组件符号被使用在不同的图中以指称相同的项目；然而在替代的例子中，该项目可以是不同的。
在描述多个图中说明性地所描绘的例子之前，一大致的介绍被提供以能够进一步理解。
近来，多个晶粒已经被封装以形成一经堆栈的晶粒，其中此种经堆栈的晶粒包含一中介物晶粒("中介物")，一或多个集成电路晶粒被耦接至该中介物晶粒。为了以一符合成本效益的方式制造此种中介物，此种中介物已经被做成为一被动晶粒。一般而言，一被动晶粒是一种不具有任何主动装置的晶粒。然而，此种作为一被动晶粒的中介物可能没有任何ESD保护及/或电荷保护，且/或可能未通过应用天线规则来加以设计，并且对于此种被动晶粒增加ESD保护可能会增加形成此种中介物的相当大的成本。此外，此种中介物可能被曝露到例如是电浆放电的使用大量的离子电荷的处理以及来自传输的ESD。因为此种中介物可能会收集带电粒子，因此在一集成电路晶粒耦接至其时，其可能是放电至该集成电路晶粒的一来源。一未封装的集成电路晶粒可能未使得其全部的接脚都受到保护且/或充分地受到保护以对抗此种放电中的一或多个，并且因此此种集成电路晶粒可能会受到中介物表面电荷至此种集成电路晶粒的此种放电的损害。
为了减轻此种损害，一种具有一或多个吸引电荷结构的中介物在以下加以描述。此种吸引电荷结构可以提供保护给此种中介物，并且提供保护给一或多个"堆栈"到此种中介物上的集成电路晶粒。这些吸引电荷结构并非就晶体管及二极管的传统上的意义而言的主动构件，并且因此此种中介物可以用一符合成本效益的方式来加以制造，以具有此种吸引电荷结构。例如，此种吸引电荷结构可以是大的特点，并且因此不牵涉到目前最佳技术的微影以用于其制造。此外，此种吸引电荷结构可以利用较为宽松的迁移控制以及其它制程参数来加以形成，因为在此种中介物上没有主动装置。另外，对于被动中介物而言，热预算(budget)可能完全不是问题，因为其并不包含任何主动电路。
在记住以上的一般性理解下，各种用于中介物及其形成的实施例大致加以叙述于下。
因为上述的例子中的一或多个在此是利用一特定类型的IC来加以描述，因此此种IC的详细说明在以下提供。然而，应了解的是，其它类型的IC也可以受益于在此所述的技术中的一或多个。
可程序化的逻辑装置("PLD")是一众所周知的类型的集成电路，其可被程序化以执行所指明的逻辑功能。一种类型的PLD，亦即现场可程序化门阵列("FPGA")通常包含一数组的可程序化的块(tile)。这些可程序化的块例如可包含输入/输出区块("IOB")、可组态设定的逻辑区块("CLB")、专用的随机存取内存区块("BRAM")、乘法器、数字信号处理区块("DSP")、处理器、频率管理器、延迟锁定回路("DLL")、等等。如同在此所用的，"包含"是表示没有限制的包含。
每个可程序化的块通常包含可程序化的互连以及可程序化的逻辑两者。该可程序化的互连通常包含大量的具有变化的长度的互联机，该互联机是通过可程序化的互连点("PIP")来加以互连。该可程序化的逻辑利用例如可包含函数产生器、缓存器、算术逻辑等等的可程序化的组件来实施一使用者设计的逻辑。
该可程序化的互连以及可程序化的逻辑通常是通过加载一组态设定数据的串流到内部的组态设定记忆单元中来加以程序化，该组态设定记忆单元是界定该可程序化的组件是如何加以组态设定的。该组态设定数据可以从内存(例如，从一外部的PROM)加以读取、或是通过一外部的装置加以写入到该FPGA中。该个别的记忆单元的集体的状态接着决定该FPGA的功能。
另一种类型的PLD是复杂可程序化的逻辑装置或是CPLD。一CPLD包含两个或多个连接在一起的"功能区块"，并且通过一互连开关矩阵来连接至输入/输出("I/O")资源。该CPLD的每个功能区块包含一种类似于那些用在可程序化的逻辑数组("PLA")以及可程序化的数组逻辑("PAL")装置的两阶层的AND/OR结构。在CPLD中，组态设定数据通常是储存在芯片上的非挥发性内存中。在某些CPLD中，组态设定数据被储存在芯片上的非挥发性内存中，接着被下载到挥发性内存以作为一最初的组态设定(程序化)序列的部分。
对于所有的这些可程序化的逻辑装置("PLD")而言，该装置的功能通过为该目的而提供至该装置的数据位来加以控制。该数据位可被储存在挥发性内存中(例如，如同在FPGA以及某些CPLD中的静态记忆单元)、在非挥发性内存中(例如，如同在某些CPLD中的闪存)、或是在任何其它类型的记忆单元中。
其它PLD是通过施加一例如是金属层的处理层而被程序化，该处理层可程序化地互连在该装置上的各种组件。这些PLD是以屏蔽可程序化的装置著称的。PLD也可以用其它方式加以实施，例如，利用熔线或是反熔线(antifuse)技术。该术语"PLD"以及"可程序化的逻辑装置"包含但不限于这些范例的装置，并且涵盖只有部分可程序化的装置。例如，一种类型的PLD包含硬式编码的(hard-coded)晶体管逻辑以及一可程序化地互连该硬式编码的晶体管逻辑的可程序化的开关结构(fabric)的一组合。
如上所提到的，先进的FPGA可在数组中包含数种不同类型的可程序化的逻辑区块。例如，图1描绘一FPGA架构100，其包含大量不同的可程序化的块，其包含数千兆位的收发器("MGTs")101、可组态设定的逻辑区块("CLBs")102、随机存取内存区块("BRAMs")103、输入/输出区块("IOBs")104、组态设定及提供频率的逻辑("CONFIG/CLOCKS")105、数字信号处理区块("DSPs")106、专门的输入/输出区块("I/O")107(例如，组态设定埠以及频率端口)、以及其它可程序化的逻辑108，例如是数字频率管理器、模拟至数字转换器、系统监视逻辑、等等。某些FPGA亦包含专用的处理器区块("PROC")110。
在某些FPGA中，每个可程序化的块包含一可程序化的互连组件("INT")111，其是具有标准化的联机往返于在每个相邻的块中的一对应的互连组件。因此，该可程序化的互连组件的一起利用是实施用于该举例说明的FPGA的可程序化的互连结构。该可程序化的互连组件111也包含联机以往返于在同一块内的可程序化的逻辑组件，即如同通过内含在图1的顶端处的例子所展示者。
例如，一CLB 102可包含一可被程序化以实施使用者逻辑的可组态设定的逻辑组件("CLE")112、再加上单一可程序化的互连组件("INT")111。除了包含一或多个可程序化的互连组件之外，一BRAM 103可包含一BRAM逻辑组件("BRL")113。通常，内含在一块中的互连组件的数目依据该块的高度而定。在该图示的实施例中，一BRAM块具有和五个CLB相同的高度，但是其它数目(例如，四个)亦可被利用。除了包含一适当的数目个可程序化的互连组件之外，一DSP块106可包含一DSP逻辑组件("DSPL")114。除了包含该可程序化的互连组件111的一实例之外，一IOB 104例如可包含一输入/输出逻辑组件("IOL")115的两个实例。如同对于具有此项技术中的技能者而言将会是明显的，例如连接至该I/O逻辑组件115的实际的I/O垫通常未被局限至该输入/输出逻辑组件115的区域。
在该图示的实施例中，一接近该晶粒(在图1中展示)的中心的水平的区域被使用于组态设定、频率以及其它控制逻辑。从此水平的区域或行延伸的垂直的行109被用来分布该频率及组态设定信号以横跨整个FPGA。
某些利用在图1中所描绘的架构的FPGA包含额外的逻辑区块，而破坏了构成该FPGA的一大部分的规则的列状结构。该额外的逻辑区块可以是可程序化的区块及/或专用的逻辑。例如，处理器区块110是跨越数行的CLB以及BRAM。
注意到的是，图1只是欲描绘一范例的FPGA架构。例如，在一列中的逻辑区块数目、该列的相对的宽度、列的数目及顺序、内含在该列中的逻辑区块类型、该逻辑区块的相对的尺寸、以及内含在图1的顶端处的互连/逻辑的实施方式只纯粹是范例的。例如，在一实际的FPGA中，该CLB所出现之处通常都包含超过一相邻列的CLB，以促进使用者逻辑的有效率的实施，但是相邻的CLB列的数目随着该FPGA的整体尺寸而改变。
即使以下的说明是就一经堆栈的晶粒以提供一FPGA或是其它SoC而论，但是以下的说明并不限于FPGA、SoC或是任何特定类型的经堆栈的晶粒。而是，以下的说明适用于任何具有一中介物的经堆栈的晶粒组件，其原因从以下的说明将会变成明显的。
图2-1至2-3是从一横截面的侧视图来描绘一范例的用于利用一晶圆尺寸或是芯片尺寸的制造组件("组件")250以形成一种多个晶粒或是经堆栈的晶粒IC("经堆栈的晶粒")200的制程流程的个别的方块图。在图2-1中，组件250具有一载体201，该载体201具有一或多个附接至其的集成电路晶粒202。集成电路晶粒202可经由复数个微凸块204来耦接至一中介物203。集成电路晶粒202可包含一FPGA晶粒、一电源供应器晶粒、一内存晶粒、一光学接口晶粒、及/或一绘图处理器晶粒、或是任何其它一或多种类型的集成电路晶粒中的一或多个。此种集成电路晶粒202中的一或多个可能是易受到来自中介物203的表面电荷放电的损害，即如同在以下额外详细叙述者。
中介物203仍然可以是一中介物晶圆的部分，即如同在以下额外详细叙述者。换言之，一中介物晶圆在此时点可能已被切割、或是未被切割。此一般被称为一晶圆上芯片(chip-on-wafer)流程或是CoW流程。选配的是，中介物203在此时点可以是已经从一中介物晶圆被切割出，并且接着使得集成电路晶粒中的一或多个附接至其。此一般被称为一芯片堆栈(chip-on-chip)流程或是CoC流程。在此种流程中的任一个，一底胶填充(under fill)可被注入在集成电路晶粒之间，并且一塑模化合物(mold compound)可被用来有效的将集成电路晶粒202结合在一起；然而，为了清楚及不受限的目的，此种底胶填充及塑模化合物在此并未说明性地加以描绘。此外，为了清楚及不受限的目的，将假设一CoW流程被使用，即使一CoW流程或是一CoC流程的任一个都可加以利用。
中介物203可包含穿过基板的贯孔("TSV")208。对于一硅基板而言，TSV有时被称为穿过硅的贯孔。为了清楚及不受限的目的，将假设一硅基板被使用；然而，在其它实例中，其它类型的材料或是材料的组合也可被使用作为一半导体基板。尤其，为了清楚及不受限的目的，将假设此种硅基板是一p型轻掺杂("P-")的基板。然而，在其它实例中，一n型掺杂的基板也可被使用；然而，一n型基板的使用可能会影响掺杂结构及/或布局，以便于提供一足够低的崩溃电压，即如同从以下的说明可理解者。
TSV 208的一部分可耦接至微凸块204的一部分，以用于和集成电路晶粒202中的一或多个电性通讯。为了清楚及不受限的目的，在图2-1至2-3中，TSV208说明性地被描绘为直接耦接至微凸块204；然而，如同在以下额外详细叙述的，一或多个导体层及/或一或多个贯孔导体层可以形成在中介物203中，以提供用于此耦接至一或多个微凸块204的互连。这些互连可包含一或多个接地总线以及一或多个电源总线。为了清楚及不受限的目的，单一接地总线以及单一电源总线在以下额外详细地加以描述。
在此时点，中介物203的一底表面209("背侧表面")或是一中介物晶圆的一背侧表面是如同说明性描绘地面朝上的，并且中介物203的一顶表面211("前侧表面")或是一中介物晶圆的一前侧表面是如同说明性描绘地面朝下的。类似地，图3-1及3-2是分别从一俯视图以及一仰视图来说明性地描绘一中介物晶圆("晶圆")300的个别的方块图。晶圆300可包含复数个中介物203。在图3-1中，晶圆300的一前侧表面211是说明性地被描绘。尽管背侧表面209的电荷累积是一般在以下参考中介物203所叙述的，但是在中介物晶圆300上的前侧表面211的电荷累积可能如同在图3-1中所说明性描绘地发生，其中电荷205及/或206是在前侧表面211上。
在图3-2中，晶圆300的一背侧表面209说明性地被描绘。在中介物晶圆300上的背侧表面209的电荷累积可能如同在图3-2中所说明性描绘地发生，其中电荷205及/或206是在背侧表面209上。
在一经堆栈的晶粒200(有时被称为堆栈的硅互连技术或是SSIT)的制造期间，一中介物或是中介物晶圆被曝露到带电粒子、电子以及其它形式的能量("电荷")。这些电荷可包含正电荷及/或负电荷。此种电荷可能来自一些可能的来源中的任一种，除了其它曝露到带电粒子及电子的可能的来源之外，其包含但不限于曝露到一电浆强化的化学气相沉积("PECVD")的一电浆、曝露到电浆蚀刻("干式蚀刻")的一电浆、及/或来自传输的静电放电。
同时参考到图2-1至2-3、3-1及3-2，例如是大致被描绘为正电荷205及负电荷206的电荷可能聚集在中介物203的一背侧表面209以及一前侧表面211。回想微凸块204可以在此时点被囊封，因而在此种制造中的此时点的曝露到静电或是其它放电可以是来自此种囊封的外部。这些电荷205及/或206可能在此种背侧表面209以及形成在集成电路晶粒202中的一或多个中的晶体管以及其它装置的源极-汲极的接面或是更一般而言的p-n或是n-p接面("p-n"可交换地被使用以指称p-n及n-p接面的任一者或是两者，除非另有明确地指出)之间产生一电位差207。
在此时点是假设中介物203是被称为一"被动"中介物。在一习用的集成电路晶粒中，晶体管可以通过限制金属以与门极尺寸的一面积比例的天线规则而受到保护免于电浆损害。此外，一习用的集成电路晶粒可具有静电放电("ESD")保护电路。然而，对于一经堆栈的晶粒而言，为了降低中介物形成的成本，中介物可以只有被动构件。例如，一被动中介物可以只有具有微凸块、金属互连、TSV、凸块底部金属化("UMB")、以及C4球。这些被动构件可以具有大的宽度、长度、及/或高度以降低电阻-电容("RC")延迟。另外，一中介物的一高密度的金属布局可能会使得一高的天线比例成为一重要的风险。
类似地，若电荷205及/或206被给予一导电的路径至一集成电路晶粒202的p-n接面，则此种电荷可能会造成显著的损害，此可能会使得一与其相关的装置后续会过早地失效或是无法使用的。类似地，图4-1是描绘图2-1至2-3的一经堆栈的晶粒200的一横截面图的一范例的部分400的方块图。
在图4-1中，一TSV 208可以是形成在中介物203的一基板560中，该基板560可以是一如先前所述的硅P-基板。一中介物203的TSV 208可以是由铜所形成的并且可具有一或多个阻障层402以及一介电层401，其可耦接至一导电层。在此例子中，一导电层451是耦接至TSV 208。可以是一金属层的导电层451可以通过例如一导电的贯孔层454来耦接至例如可以是金属层的导电层452。金属层452可耦接至一导电的贯孔层455。贯孔层454及455可以都是金属贯孔层。金属层451及452以及贯孔层454及455可以都是铜为基础的导电层。
金属贯孔层455可以通过一微凸块204来耦接至集成电路晶粒202的一金属层411。金属层411可以例如通过一或多个金属贯孔层(分别例如是贯孔层415及416)来耦接至一或多个其它金属层，例如是金属层412及413。另一例如是贯孔层417的贯孔层可被用来耦接金属层413至金属层414。金属层414可耦接至晶体管418的闸极堆栈、源极区域、汲极区域、及/或主体区域。集成电路晶粒202的基板419可以具有多个形成于其中的p-n接面421，其包含源极与汲极区域422。
此外，此种电荷可能累积在一前侧表面211上，并且因此在一中介物晶圆300或中介物203的测试期间，在一或多个顶端集成电路晶粒的微凸块安装之前，若在测试期间未适当接地的，则其对于一中介物203可能有损害。类似地，参考图4-2，其中展示有描绘另一中介物203的一横截面图的一范例的部分450的方块图，其可以是一中介物晶圆300的部分。
除了以下的差异之外，中介物203的部分450和图4-1的相同。部分450额外包含一金属层453，该金属层453分别在此种金属层的相对侧上耦接至贯孔层455及456。贯孔层456将导电层453耦接至导电层457。导电层457可以耦接至一前侧表面211的垫458。垫458可以是探针垫。导电层457与贯孔层456以及垫458都可以是以金属为基础的层，例如是铝层。例如先前所叙述的，一微凸块204同样地可以耦接至部分450，尽管其并未被说明性地描绘。
由于TSV 208是因为介电层401而为有效的电性浮接或是与基板560隔离，因此在探测或是其它测试期间适当的接地一中介物203或是中介物晶圆300可证明是困难的。类似地，在前侧表面211上可能有电荷累积，并且若此种电荷累积通过金属线而被引导至一顶端晶粒上的晶体管，则其可能会造成损害，亦即可能会造成已经是非常细微的晶体管的窄接面损害或是可靠度的风险。
在额外参考至图2-1至2-3、3-1及3-2下，在图2-2中，中介物203或是中介物晶圆300说明性地被描绘为已经进行TSV 208的底部部分的暴露。在导电的TSV 208被露出下，电荷205及/或206是具有一导电的路径或是放电路径至集成电路晶粒202中的一或多个的一或多个p-n接面。同样地，此放电路径可能会造成此种集成电路晶粒202的一或多个装置的过早失效或是无法运作。为了清楚的目的，举例且非限制性的，任何发生在TSV 208被露出后的电浆曝光都可能充电(charge up)在集成电路晶粒202中的一或多个中的晶体管418，此可能会导致严重的电浆放电损害。此电荷累积在某些实例中可能是高到使得晶体管遭受到分别由于热"烧毁"及电迁移所造成的源极-汲极击穿及/或硅化物(silicide)损失。
类似以上的，在TSV 208最初被露出而且潜在地被曝露到来自后续的处理的其它电荷之后，TSV 208是被曝露到背侧表面209的电荷205及/或206。例如，利用一涉及曝露到电荷的PECVD操作或是其它操作下，在TSV 208的露出部分之间的凹处212可以被填充，并且TSV 208可以被覆盖，此可能进一步损害集成电路晶粒202中的一或多个。参考图2-3，一用以填充凹处212的填充层213之后可以是在TSV或是TSV突出部的顶端上的一例如是氮化物层的介电层的一CMP移除，接着是利用UBM的垫214的产生以及通过一C4制程的C4球215的形成。垫214及球215的形成分别可能进一步牵涉到TSV 208曝露到电荷，此可能进一步损害集成电路晶粒202中的一或多个。
图5是描绘一在制造期间保持组件250以用于在原处的制程的范例的工具台或晶圆保持夹头("夹头")501的一横截面的侧视图的方块图。夹头501可耦接至一接地504。夹头501可以具有或是附接至其的一或多个弹簧、夹、接脚、或是其它机械的接点502。
中介物203的一前侧表面211可以具有一或多个接地垫503，以用于和此种一或多个对应的机械的接点502的摩擦或其它机械式的接触。此种接点502以及夹头501因此可以耦接中介物203至接地504以提供一用于表面电荷的放电路径，其理由是如先前在此所述的。在中介物203的前侧表面211上的接地垫503可被使用于中介物203以在原处接地，亦即大致是在一经堆栈的晶粒200的形成期间接地的。
接地垫503可以是Vss垫、或者可以是互连接至一中介物晶圆300上的Vss的"虚拟(dummy)"垫，以用于晶圆级的接地。此种外部的接地可以有助于耗散在一CoW制程流程或是一基板上的CoW("CoWoS")制程流程期间累积的电荷。
在记住以上的说明下，用于一或多个集成电路晶粒202的电荷保护是利用形成在中介物203中的吸引电荷结构而被提供，即如同在以下额外详细叙述者，以便于保护一经堆栈的晶粒组件的集成电路晶粒202中的一或多个。即如同在以下额外详细叙述者，中介物203可具有电荷保护结构，例如用以保护一经堆栈的晶粒200的集成电路晶粒202的晶体管。
图6至8分别是描绘范例的中介物600至800或是其部分的个别的横截面的侧视图的方块图，该中介物600至800可以是一经切割的中介物203或是一中介物晶圆300的一中介物203，以用于一经堆栈的晶粒或是一堆栈的晶粒("经堆栈的晶粒")200的形成。类似地，一中介物(其包含但不限于一被动中介物)可被视为一晶粒，尽管为了清楚起见，在此并未如此称之。
中介物600至800的每一个可以包含复数个导体以及复数个吸引电荷结构。此种吸引电荷结构是用以保护分别将会耦接至此种中介物的任一种的至少一集成电路晶粒，以提供一经堆栈的晶粒200。此种复数个导体包含TSV 208。
参考图6，一井615形成在中介物600中、或更特定的说是在中介物600的基板560中。井615可以是一p型井("P-井")。因为对于此例子而言，基板560是一p型基板，因此一P-井615的形成是选配的。然而为了清楚起见，通过举例且非限制的，将假设P-井615被形成。此外，在其中一相反极性的基板被使用的一例子中，接着一N-井616的形成同样将会是选配的，即如同在以下额外详细叙述者。
一区域613可以是形成在P-井615中。区域613可以是一重掺杂的n型区域("N+区域")。一接点609可加以形成，以用于从此种接点传导电荷至N+区域613。接点609可以通过形成一例如是NiSi、CoSi、或是某种其它金属-硅化物的硅化物区域来加以形成，以降低接着是一例如钨(W)或是其它金属的接触层或金属盖611的沉积的接触电阻。然而一般而言，单层、两层或是超过两层的电性接点都可被使用。
选配的P-井615、N+区域613以及接点609的组合可以提供一吸引电荷结构610。尽管为了清楚起见，只有单一实例的吸引电荷结构610是说明性地描绘在图6中，但应了解的是多个吸引电荷结构610可以形成在基板560中。类似地，每个吸引电荷结构610以及接着在此所述的吸引电荷结构的每一个都是形成在基板560的一顶表面561、或是接近该顶表面561处。顶表面561是和中介物600的一背侧表面209相对的。
接点609可耦接至由一导电层604所形成的一接地总线602。接点609可以通过贯孔层605来耦接至接地总线602。贯孔层605可进一步耦接接地总线602至一或多个TSV 208。在此例子中，导电层603与604以及贯孔层605与606是铜为基础的层。然而，此只是接点609如何可耦接至一接地总线602的一个例子，因而于是其它的金属层及/或贯孔层的配置也可被使用。
因此，复数个吸引电荷结构610可耦接至一或多个接地总线602以及一或多个和接地总线602相关联的TSV 208，以吸引带电粒子至此种吸引电荷结构。因为一N+区域613被使用，因此此种带电粒子一般将会是从一背侧表面209获得的正电荷205。因此，当中介物600的一背侧表面209被蚀刻且/或例如通过CMP加以背面研磨以露出TSV 208的底端时，在此种表面上的正电荷可以通过此种TSV 208，通过一或多个接地总线602而被引导至一或多个吸引电荷结构610。类似地，对于带电粒子而言，相较于到达在一或多个集成电路晶粒202中的硅化物及p-n接面的距离，到达吸引电荷结构610以及接着在此叙述的所有的吸引电荷结构的距离可以是相对较短的。不仅至此种中介物电荷吸引结构的此种距离较短，而且相较于在一或多个顶端晶粒上的晶体管的崩溃电压，此种电荷吸引结构具有较低的崩溃电压。因此，吸引电荷结构610可以是更可能吸引足够的正电荷205，使得到达在一或多个集成电路晶粒202中的目的地的此种电荷的一剩余部分(若有的话)可以是不足以造成任何显著的损害。
继续参考图6，一井616是形成在中介物600中、或更特定的说是在中介物600的基板560中。井616可以是一n型井("N-井")并且可以是和P-井615间隔开。一区域614可以是形成在N-井616中。区域614可以是一重掺杂的p型区域("P+区域")。一接点607可加以形成，以用于从此种接点传导电荷至P+区域614。接点607可以通过形成一例如是NiSi或某些其它硅化物的硅化物区域来加以形成，以降低接着是一例如W或其它金属的金属盖611的沉积的接触电阻。然而一般而言，单层、两层或是超过两层的电性接点都可被使用。接点607类似于接点609，除了接点607可具有一比硅化的区域612更为p型的硅化的区域608，并且有关n型也是反之亦然的。
N-井616、P+区域614以及接点607的组合可以提供一吸引电荷结构620。尽管为了清楚起见，只有单一实例的吸引电荷结构620是说明性地描绘在图6中，但应了解的是多个吸引电荷结构620可以形成在基板560中。同样地，每个吸引电荷结构620以及接着在此所述的吸引电荷结构的每一个都是形成在基板560的一顶表面561、或是接近该顶表面561处。
接点607可耦接至一电源总线601，其例如可以是由一导电层603所形成的一Vdd电压电源总线。接点607可以通过一贯孔层605、一导电层604以及另一贯孔层606来耦接至电源总线601。同样地，此只是接点607如何可耦接至一电源总线601的一个例子，并且其它的配置也是可能的。贯孔层605与606以及导体层604可进一步将电源总线601耦接至一或多个TSV 208。
因此，复数个吸引电荷结构620可耦接至一或多个电源总线601以及与该电源总线601相关联的一或多个TSV 208，以吸引带电粒子至此种吸引电荷结构。因为一P+区域614被使用，所以此种带电粒子一般将会是从一背侧表面209获得的负电荷206。因此，当中介物600的一背侧表面209被蚀刻且/或例如通过CMP加以背面研磨以露出TSV 208的底端时，在此种表面上的负电荷可以通过此种TSV 208，通过一或多个电源总线601而被引导至一或多个吸引电荷结构620。同样地，对于带电粒子而言，相较于到达在一或多个集成电路晶粒202中的硅化物及p-n接面的距离，到达吸引电荷结构620以及接着在此叙述的所有的吸引电荷结构的距离可以是相对较短的。因此，吸引电荷结构620可以是更可能吸引足够的负电荷206，使得到达在一或多个集成电路晶粒202中的目的地的此种电荷的一剩余部分(若有的话)可以是不足以造成任何显著的损害。
吸引电荷结构610的一崩溃电压可以是低于在至少一集成电路晶粒202中的源极汲极p-n接面的一崩溃电压。同样地，吸引电荷结构620的一崩溃电压可以是低于在至少一集成电路晶粒202中的其它源极-汲极p-n接面的另一崩溃电压。在NMOS及PMOS之间可以做出区别，例如，晶体管的类型为分别具有不同的崩溃电压，并且对于不同类型的电荷，亦即正电荷及负电荷具有不同的敏感度。
然而，吸引电荷结构610及620一般而言可被想成为逆向偏压的二极管。以传统的意义而言，吸引电荷结构610及620并非实际可操作的二极管，并且因此中介物600仍然是一被动中介物。然而，通过使得例如是吸引电荷结构610及620的吸引电荷结构具有崩溃电压是低于一或多个集成电路晶粒或是"顶端晶粒"200的源极-汲极接面的崩溃电压，此种吸引电荷结构可以在此种一或多个集成电路晶粒202的晶体管的此种源极-汲极接面的前先崩溃。再者，相对于一传统的p-n接面二极管，此种吸引电荷结构610及620可以作用为去耦电容器，并且因此可以不影响速度，亦即可以不增加额外的负载至高频电路，并且可以有助于稳定化一Vdd电源供应器。再者，吸引电荷结构610及620是可逆且非破坏性的。
图12是描绘另一范例的中介物或是其部分600的横截面的侧视图的方块图。图12类似于图6，并且因此大致上为了清楚起见，只有差异才被描述。
在用于一经堆栈的晶粒200的形成的一经切割的中介物203或是一中介物晶圆300的一中介物203的此例子中，中介物203可以是一被动中介物。
参考图12，一可以和井615一起形成的井1215是加以形成在中介物600中、或更特定的说是在中介物600的基板560中。像是井615，井1215可以是一P-井。因为对于此例子而言，基板560是一p型基板，一P-井1215的形成是选配的。然而为了清楚起见，通过举例且非限制的，将假设P-井1215被形成。
继续参考图6，一可以和井616一起形成的井1216是形成在中介物600中、或更特定的说是在中介物600的基板560中。井1216可以是一N-井并且可以是和P-井1215间隔开。在此例子中，一TSV 208是被设置在井1215及1216之间。此种TSV 208例如可以是用于一I/O。
一可以和区域614一起形成的区域1214可以形成在P-井1215中。区域1214可以是一P+区域。一接点607可加以形成，以用于从此种接点传导电荷至P+区域1214。接点607可耦接至一导线1210。一导电层604的导线1210可以通过一利用贯孔层605所提供的贯孔来耦接至接点607。导线1210实际上可以是一虚拟线。
一可以和区域613一起形成的区域1213可以形成在N-井1216中。区域1213可以是一N+区域。一接点609可加以形成，以用于从此种接点传导电荷至N+区域1213。接点609可以通过一利用贯孔层605所提供的贯孔来耦接至导线1210。
P-井1215、P+区域1214以及接点607的组合可以提供一电荷耗散结构1211。尽管为了清楚起见，只有单一实例的电荷耗散结构1211是说明性地描绘在图12中，但应了解的是多个电荷耗散结构1211可以形成在基板560中。类似地，每个电荷耗散结构1211以及在此所述的吸引电荷结构的每一个都可以形成在基板560的一顶表面561、或是接近该顶表面561处。
在此例子中，接地总线602以及电源总线601通过导电层604以及贯孔层605与606而分别耦接至一吸引电荷结构620以及一吸引电荷结构610。
因此，复数个电荷耗散结构1211可耦接至一或多个虚拟导线1210。电荷耗散结构1211可被用来帮助被耗散的电荷经由在此所述的吸引电荷结构来加以吸引。类似地，具有相反极性的电荷耗散结构可被使用，即如同在以下额外详细叙述者。
N-井1216、N+区域1213以及接点609的组合可以提供一电荷耗散结构1212。尽管为了清楚起见，只有单一实例的电荷耗散结构1212是说明性地描绘在图12中，但应了解的是多个电荷耗散结构1212可以形成在基板560中。同样地，每个电荷耗散结构1212可以形成在基板560的一顶表面561、或是接近该顶表面561处。
因此，复数个电荷耗散结构1211及1212可以通过一或多个虚拟导线1210来彼此耦接。除了电荷耗散结构1211及1212分别可以是双井结构之外，电荷耗散结构1211及1212可以大致如同在此相关吸引电荷结构610及620所述地来加以形成，其中此种个别的结构的井是具有同一极性。因此，电荷耗散结构可包括p型双井结构以及n型双井结构，其中一p型双井结构1211是通过一导线1210来耦接至一n型双井结构1212以提供一虚拟的接地，即如同在以下额外详细叙述者。
图13是描绘图12的一中介物203的一范例的电路1300的方块/电路图。在此例子中，吸引电荷结构610及620说明性地被描绘为二极管。一微凸块204可耦接至一接地总线602，该微凸块204可包含至一TSV 208的耦接。二极管610的输入可耦接至接地总线602。二极管610的输出可以通过基板560而耦接至个别的电荷耗散结构1211及1212。在此例子中，电荷耗散结构1211及1212大致以节点来加以指出。这些节点可耦接至一虚拟的接地1210，亦即一虚拟导线1210。二极管620的输入可耦接至此种节点，并且二极管620的输出可耦接至电源总线601。电源总线601可耦接至另一微凸块204，该微凸块204可包含至另一TSV 208的耦接。因此，被吸引电荷结构所吸引的电荷可以更容易地从基板560被耗散至此种虚拟的接地1210。尽管吸引电荷结构610及620是参考电荷耗散结构1211及1212来加以叙述，但是参考图8所述的吸引电荷结构同样可被利用。
参考图7，一井715是形成在基板560中。同样地，因为基板560在此例子中是p型，因此井715可以是一P-井。然而，在另一配置中，相反的极性可被使用。一在极性上是与井715相反的井716是形成在基板560中，其是与P-井715重叠、相邻、或至少是接近的。换言之，有关最后一种配置，井715及716在某些实例中可以是稍微间隔开的。如同井615及616，井715及716可以利用一低功率的植入来加以形成，因为浅井可能是所期望的，以便于强化带电粒子的吸引，其理由如先前所述。
一介电层709可以形成在井715及716之上或是上方，并且此种介电层可延伸超出此种井的边界。在此例子中，介电层709是一薄的氧化物层。此种薄的氧化物层可以通过快速的热氧化或是其它氧化制程来生长成。选配的是，此种介电层可加以沉积。通过具有一薄的介电层709，吸引电荷结构710及720可以获得一比集成电路晶粒202中的一或多个的p-n接面低的崩溃电压。此种薄的氧化物层例如可以有效地被使用作为电浆电荷保护熔线，因为非常薄的氧化物的崩溃电压可以是非常低的。然而，一旦"熔毁"后，此种薄的氧化物并不提供后续的保护。因此，可以添加一例如是在以下叙述的漏电流阻挡件，以在万一此种薄的氧化物"熔毁"时，切断至一电源供应器的泄漏路径。
在介电层709上方或之上可以形成一导电层707。在此例子中，导电层707可以通过一多晶硅("poly")的沉积来加以形成。若此种薄的介电层709是由于在一Vdd侧上，亦即相关吸引电荷结构720的放电而损毁，为了避免漏电流从电源总线601通过到P-井715，一例如是利用氮化物或某种其它介电层的沉积的硅化物阻挡层("硅化物阻挡件")708可以在硅化之前已形成来提供个别的接点722的覆盖金属层611之间的导电层707上加以形成。类似地，在例如是Ni或Co的覆盖金属层611与多晶硅层707的硅化期间，在硅化物阻挡件708所在处的下方的多晶硅层707可能没有或是非常小地被硅化。一例如是Ni或Co或是其它金属的导电层611可加以沉积且蚀刻，接着是一退火以形成例如是NiSi或CoSi的硅化物。多晶硅层707的电阻应该高到足以提供充分的漏电流阻挡件。换言之，有效地导电层707被硅化物阻挡件708分成一和吸引电荷结构710的一接触垫611相关的第一部分、以及一和吸引电荷结构720相关的一接触垫611相关的第二部分。因此，导电层707及611可被用来提供用于吸引电荷结构710及720的个别的接点722。然而一般而言，单层、两层、或是超过两层的电性接点都可被使用。
接点722容许从其传导电荷通过介电层709而分别到吸引电荷结构710及720的井715及716。于是，P-井715、介电层709的一部分以及一接点722的组合提供一吸引电荷结构710。尽管为了清楚起见，只有单一实例的吸引电荷结构710说明性地被描绘，但是中介物700可包含复数个吸引电荷结构710来吸引带电粒子。同样地，N-井716、介电层709的另一部分以及另一接点722的组合提供一吸引电荷结构720。同样地，尽管为了清楚起见，只有单一实例的吸引电荷结构720说明性地被描绘，但是中介物700可包含复数个吸引电荷结构720来吸引带电粒子。
接地总线602可耦接至吸引电荷结构710的金属盖611，即如同先前所述且为了清楚起见而不予以重复。同样地，电源总线601可耦接至吸引电荷结构720的覆盖层611，即如同先前所述且为了清楚起见而不予以重复。同样地，吸引电荷结构710及720的崩溃电压是低于一或多个集成电路晶粒202的例如是NMOS及PMOS晶体管的源极-汲极接面的p-n接面的崩溃电压。
井715及716实际上只是耗散电荷，并且因此中介物700可被视为一被动中介物。然而，在此配置中，P-井715是在TSV 208的底端被露出后吸引来自背侧表面209的正电荷205，并且N-井716是在TSV 208的底端被露出后吸引来自背侧表面209的负电荷206。因此，吸引电荷结构710及720可以是更可能吸引足够的带电粒子，使得此种粒子的剩余部分中到达在一或多个集成电路晶粒202内的目的地的那些粒子(若有的话)可以是不足以造成任何显著的损害。
参考图8，一井816是形成在中介物600中、或更特定的说是在中介物600的基板560中。井816可以是一n型井("N-井")。再者，在其中一相反极性的基板被使用的一例子中，则一P-井的形成可被使用。
一区域813可以形成在中介物560中。区域813可以是一重掺杂的n型区域("N+区域")。选配的是，一临界值电压调整植入("Vt植入")可以接在一被用来形成N+区域813的N+植入之后。一接点609可加以形成，以用于从此种接点传导电荷至N+区域813，即例如先前参考区域613所述的，并且因此为了清楚起见而未在此予以重复。因此，复数个吸引电荷结构810可耦接至一或多个接地总线602以及一或多个与该接地总线602相关联的TSV 208，以吸引带电粒子至此种吸引电荷结构。因为一N+区域613被使用，因而此种带电粒子一般将会是来自在一背侧表面209上露出的TSV 208的正电荷205。
继续参考图8，一区域814可以形成在N-井816中。区域814可以是一重掺杂的p型区域("P+区域")。选配的是，一Vt植入可以接在一被用来形成P+区域814以提供此种区域的P+植入之后。一接点607可加以形成，以用于从此种接点传导电荷至P+区域814，即例如先前参考区域613所述的，并且因此为了清楚起见而未在此予以重复。因此，复数个吸引电荷结构820可耦接至一或多个电源总线601以及一或多个与该电源总线601相关联的TSV 208，以吸引带电粒子至此种吸引电荷结构。因为一P+区域814被使用，因而此种带电粒子一般将会是来自在一背侧表面209上露出的TSV 208的负电荷206。
特别参考到图8的吸引电荷结构810的一放大视图，区域813的一部分845延伸到井816中，并且区域813的一剩余部分或是其它部分846并不延伸到井816中。为了通过举例且非限制的目的，部分845可以是从硅化物接点612相关于井816的一靠近的边缘844开始并且进入到井816内的一充分的距离，使得崩溃电压是足够被降低的。换言之，具有区域813进入到井816中的此部分的延伸可以降低吸引电荷结构820的一崩溃电压。此外，一硅化物层被用来形成硅化物接点612及608，其为相同的硅化物层，可以进一步由于降低的接触电阻而降低崩溃电压。
区域813的部分846以及接点609的组合提供一吸引电荷结构810以吸引带电粒子，并且井816、区域814、区域813的部分845以及接点607的组合提供一吸引电荷结构820以吸引带电粒子。尽管为了清楚起见，只有单一实例的吸引电荷结构810及820说明性地描绘在图8中，但应了解的是多个吸引电荷结构810及/或820可以形成在基板560中。同样地，吸引电荷结构810及820的每一个形成在基板560的一顶表面561或是接近该顶表面561处，以缩短电荷205及206行进到达此种结构的距离。
当中介物800的一背侧表面209被蚀刻且/或例如通过CMP加以背面研磨以露出TSV208的底端时，在此种表面上的带电粒子可以通过此种TSV 208，通过一或多个总线601及602而分别被引导至吸引电荷结构820及810中的一或多个。类似地，对于带电粒子而言，相较于到达在一或多个集成电路晶粒202中的硅化物及p-n接面的距离，到达吸引电荷结构810及820可以是一短许多的距离。此外，相较于在一或多个集成电路晶粒202中的晶体管，吸引电荷结构810及820具有较低的崩溃电压。因此，吸引电荷结构810及820可以是更可能吸引足够的带电粒子，使得到达在一或多个集成电路晶粒202中的目的地的此种粒子的一剩余部分的那些粒子(若有的话)可以是不足以造成任何显著的损害。
吸引电荷结构810的一崩溃电压可以是低于在至少一集成电路晶粒202中的源极汲极p-n接面的一崩溃电压。同样地，吸引电荷结构820的一崩溃电压可以是低于在至少一集成电路晶粒202中的其它源极-汲极p-n接面的另一崩溃电压。同样地，在NMOS及PMOS之间可以做出区别，例如，晶体管的类型为分别具有不同的崩溃电压以及对于不同类型的电荷，亦即对于正电荷及负电荷具有不同的敏感度。由于吸引电荷结构810及820是用于带电粒子的耗散，因此中介物800可被视为一被动中介物。
参考图6至8，被用来形成井及/或区域的每一个植入可以是低电压植入，因为此种井及/或区域可以是浅的，以便于提升吸引电荷结构610、620、710、720、810及820的一低的崩溃电压。此外，吸引电荷结构610、620、710、720、810及820并非像是集成电路晶体管的小的结构。例如，吸引电荷结构610、620、710、720、810及820可以是大于至少1微米，并且可以是至少2或是更大微米宽的。
图9至11是描绘对应于中介物600、700及800的形成的范例的制程流程900、1000及1100的个别的流程图。为了清楚起见，制程流程900、1000及1100的每一个是从在901处的一习用的TSV孔洞形成的操作开始，其例如可以包含蚀刻TSV孔洞以及通过一介电层的氧化或沉积于其中形成，其中在之前的熟知操作并未说明性地被描绘。再者，为了清楚起见，制程流程900、1000及1100的每一个是在906处以一习用的TSV形成的操作来结束，例如阻障层沉积、铜电镀以及铜CMP，其中后续的习用操作并未说明性地被描绘。当一TSV氧化物是通过CVD或湿式氧化加以形成时，在901及906处的操作可以在906处加以组合。
参考图6及9，从901开始，在902处，一用于井616的一植入的图案的形成、井616的一植入、一用于井615的一植入的图案的选配的形成、以及井615的一选配的植入可加以执行。在903处，一用于区域614的一植入的图案的形成、区域614的一植入、一用于区域613的一植入的图案的形成、以及区域613的一植入可加以执行。在904处，一用于本地的互连612的图案的形成、一金属层612的沉积、以及金属层612与区域613及614的每一个的一部分的硅的硅化可加以执行。硅化可以利用一快速的热退火("RTA")来加以执行。选配的是，在905处，一用于金属盖611的图案的形成、一导电层611的沉积、以及一金属蚀刻可加以执行，以形成本地的互连。在905处的操作可以是选配的，因为金属盖611在本地的互连或接点的形成中可被省略。在904或是选配地在905处的操作之后，习用的处理可以在906处接续。操作910，亦即对于902至904以及选配的905的操作可以是用于一CoWoS制程流程900。
参考图7及10，从901开始，在1002处，一用于井715的一植入的图案的形成、井715的一植入，一用于井716的一植入的图案的形成、以及井716的一植入可加以执行。在1003处，一用于一薄的介电层709的沉积或生长的图案的形成、以及一薄的介电层的沉积或生长可加以执行。在1004处，一用于多晶硅层的图案的形成、以及一多晶硅层的沉积可加以执行，以提供导电层707。此外，在1005处，一例如是氮化物或其它介电质的硅化物阻挡层的沉积、此种硅化物阻挡层708的图案化、以及此种介电层的蚀刻可加以执行，以提供一硅化物阻挡件708。从1005开始，在1006处，一用于硅化的例如是Ni或Co或其它金属的金属沉积、金属蚀刻、以及例如利用一快速的热退火("RTA")的硅化可加以执行。选配的是，从1006开始，在905处，金属盖611可加以形成以提供本地的互连或接点，即例如先前所叙述者。在1006或是选配的905处的操作之后，习用的处理可以在906处接续。操作1010，亦即对于1002至1006以及905的操作可以是用于一CoWoS制程流程1000。
参考图8及11，从901开始，在1102处，一用于井816的一植入的图案的形成、以及井816的一植入可加以执行。从1102开始，在903处，一用于区域814的一植入的图案的形成、区域814的一植入、一用于区域813的一植入的图案的形成、以及区域813的一植入可加以执行。在904处，一用于一金属层612的沉积的图案的形成、一金属层612的沉积、以及金属层612与区域813及814的每一个的一部分的硅的硅化可加以执行。选配地在905处，金属盖611的形成可加以执行，即如先前所述者。在905处的操作之后，习用的处理可以在906处接续。操作1110，亦即对于1102、903及904以及选配的905的操作可以是用于一CoWoS制程流程1100。
尽管先前是描述范例的装置及/或方法，但是根据一或多个在此所述的特点的其它及另外的例子也可被设计出，而不脱离本发明的范畴，此范畴是通过接着的权利要求书及其等同项来加以决定。权利要求书所列的步骤并不意指该步骤的任何顺序。商标是其个别的拥有者的财产。

Claims (18)

1.一种中介物，其包括：
中介物基板，其具有置放于顶表面上的一或更多导电层，该中介物基板具有复数个导体以及复数个吸引电荷结构，该复数个吸引电荷结构的作用为去耦电容器且至少包括第一吸引电荷结构和第二吸引电荷结构；
其中该复数个吸引电荷结构经组构用于保护待耦接至该中介物基板的至少一集成电路晶粒，以提供经堆栈的晶粒；
其中该复数个导体是包含复数个穿过基板的贯孔，其穿过该中介物基板而形成且通过一或更多导电层在该中介物基板内耦接至该复数个吸引电荷结构；以及
其中该中介物基板进一步包括：
电荷耗散结构；
其中该电荷耗散结构是包括p型双井结构以及n型双井结构；
其中该p型双井结构是透过导线来耦接至该n型双井结构，以提供虚拟的接地。
2.根据权利要求1所述的中介物，其中该p型双井结构包括第一区域，该第一区域是重掺杂的区域。
3.根据权利要求2所述的中介物，其中该n型双井结构包括第二区域，该第二区域是重掺杂的区域。
4.根据权利要求3所述的中介物，其进一步包括：
接地总线，其是将该第一吸引电荷结构耦接至该复数个穿过基板的贯孔的第一部分；以及
电源总线，其是将该第二吸引电荷结构耦接至该复数个穿过基板的贯孔的第二部分。
5.根据权利要求3或4所述的中介物，其进一步包括：
该至少一集成电路晶粒是耦接至该中介物基板以提供该经堆栈的晶粒；
其中该第一吸引电荷结构的第一崩溃电压是低于在该至少一集成电路晶粒中的第一p-n接面的第二崩溃电压；以及
其中该第二吸引电荷结构的第三崩溃电压是低于在该至少一集成电路晶粒中的第二p-n接面的第四崩溃电压。
6.根据权利要求3所述的中介物，其中：
该中介物基板包含在该中介物基板的前侧表面上的接地垫以在该经堆栈的晶粒的形成期间在原处接地该中介物基板；
该复数个吸引电荷结构的该第一吸引电荷结构以及该第二吸引电荷结构被设置在该中介物基板的该顶表面上或是接近该顶表面处，以分别吸引第一带电粒子以及第二带电粒子；以及
该顶表面与该中介物基板的背侧表面相对的。
7.根据权利要求1所述的中介物，其进一步包括：
接地总线，其是将该第一吸引电荷结构耦接至该复数个导体的第一部分；以及
电源总线，其是将该第二吸引电荷结构耦接至该复数个导体的第二部分。
8.根据权利要求1所述的中介物，其进一步包括：
该至少一集成电路晶粒是耦接至该中介物基板以提供该经堆栈的晶粒；
其中该第一吸引电荷结构的第一崩溃电压是低于在该至少一集成电路晶粒中的第一p-n接面的第二崩溃电压；以及
其中该第二吸引电荷结构的第三崩溃电压是低于在该至少一集成电路晶粒中的第二p-n接面的第四崩溃电压。
9.一种中介物，其包括：
中介物基板，其具有置放于顶表面上的一或更多导电层，该中介物基板具有复数个导体以及复数个吸引电荷结构，该吸引电荷结构的作用为去耦电容器，该吸引电荷结构包括形成于掺杂p的井中的重掺杂的n型区域或是形成于掺杂n的井中的重掺杂的p型区域；
其中该复数个吸引电荷结构经组构用于保护待耦接至该中介物基板的至少一集成电路晶粒，以提供经堆栈的晶粒；
其中该复数个导体是包含复数个穿过基板的贯孔，其穿过该中介物基板而形成且通过一或更多导电层在该中介物基板内耦接至该复数个吸引电荷结构；
形成在该中介物基板中的第一井；
形成在该中介物基板中的第二井，其是重叠或是相邻该第一井；
其中该第二井具有相对该第一井的相反极性类型；
形成在该第一井以及该第二井上的介电层；
第一接点，其被形成以用于将电荷从该第一接点通过该介电层传导至该第一井；
第二接点，其被形成以用于将电荷从该第二接点通过该介电层传导至该第二井；
其中该第一井、该介电层以及该第一接点的组合是提供该复数个吸引电荷结构的第一吸引电荷结构，以吸引第一带电粒子；以及
其中该第二井、该介电层以及该第二接点的组合是提供该复数个吸引电荷结构的第二吸引电荷结构，以吸引第二带电粒子。
10.根据权利要求9所述的中介物，其进一步包括：
形成在该第一接点以及该第二接点之间的硅化物阻挡件；
其中该第一接点以及该第二接点利用第一导电层以及第二导电层来加以形成；
其中该第一导电层是在该介电层上；
其中该第二导电层是在该第一导电层上；
其中该第二导电层被形成为彼此间隔开的第一垫以及第二垫；以及
其中该第一导电层被该硅化物阻挡件分成和该第一接点垫相关的第一部分以及和该第二接点垫相关的第二部分。
11.根据权利要求9所述的中介物，其进一步包括：
接地总线，其是将该第一吸引电荷结构耦接至该复数个导体的第一部分；以及
电源总线，其是将该第二吸引电荷结构耦接至该复数个导体的第二部分。
12.根据权利要求9所述的中介物，其进一步包括：
该至少一集成电路晶粒是耦接至该中介物基板以提供该经堆栈的晶粒；
其中该第一吸引电荷结构的第一崩溃电压是低于在该至少一集成电路晶粒中的第一p-n接面的第二崩溃电压；以及
其中该第二吸引电荷结构的第三崩溃电压是低于在该至少一集成电路晶粒中的第二p-n接面的第四崩溃电压。
13.一种中介物，其包括：
中介物基板，其具有置放于顶表面上的一或更多导电层，该中介物基板具有复数个导体以及复数个吸引电荷结构，该吸引电荷结构的作用为去耦电容器且至少包括第一吸引电荷结构和第二吸引电荷结构；
其中该复数个吸引电荷结构经组构用于保护待耦接至该中介物基板的至少一集成电路晶粒，以提供经堆栈的晶粒；
其中该复数个导体是包含复数个穿过基板的贯孔，其穿过该中介物基板而形成且通过一或更多导电层在该中介物基板内耦接至该复数个吸引电荷结构；
形成在该中介物基板中的掺杂n的井；
形成在该井中的重掺杂的p型第一区域；
形成在该中介物基板中的重掺杂的n型第二区域；
其中该第二区域的第一部分延伸到该井中，并且该第二区域的第二部分并不延伸到该井中；
第一接点，其被形成以用于将电荷从该第一接点传导至该第一区域；
第二接点，其被形成以用于将电荷从该第二接点传导至该第二区域；
其中该第二区域的该第二部分以及该第二接点的组合提供该第一吸引电荷结构，以吸引第一带电粒子；
其中该井、该第一区域、该第二区域的该第一部分、以及该第一接点的组合提供该第二吸引电荷结构，以吸引第二带电粒子。
14.根据权利要求13所述的中介物，其进一步包括：
接地总线，其是将该第一吸引电荷结构耦接至该复数个导体的第一部分；以及
电源总线，其是将该第二吸引电荷结构耦接至该复数个导体的第二部分。
15.根据权利要求13所述的中介物，其进一步包括：
该至少一集成电路晶粒是耦接至该中介物基板以提供该经堆栈的晶粒；
其中该第一吸引电荷结构的第一崩溃电压是低于在该至少一集成电路晶粒中的第一p-n接面的第二崩溃电压；以及
其中该第二吸引电荷结构的第三崩溃电压是低于在该至少一集成电路晶粒中的第二p-n接面的第四崩溃电压。
16.根据权利要求15所述的中介物，其中：
该中介物基板包含在该中介物基板的前侧表面上的接地垫，以在该经堆栈的晶粒的形成期间在原处接地该中介物基板；
该复数个吸引电荷结构的该第一吸引电荷结构以及该第二吸引电荷结构被设置在该中介物基板的该顶表面上或是接近该顶表面处，以分别吸引该第一带电粒子以及该第二带电粒子；以及
该顶表面是与该中介物基板的背侧表面相对的。
17.一种用于形成中介物的方法，其包括：
在基板中形成复数个穿过基板的贯孔以及复数个被动吸引电荷结构，该吸引电荷结构包括形成于掺杂p的井中的重掺杂的n型区域或是形成于掺杂n的井中的重掺杂的p型区域，吸引电荷结构的作用为去耦电容器；
将该复数个穿过基板的贯孔的部分，通过一或更多导电层在该中介物内耦接至该复数个吸引电荷结构，以用于将带电粒子从该复数个穿过基板的贯孔传导至该复数个吸引电荷结构；以及
在该基板中形成复数个电荷耗散结构；
其中该电荷耗散结构包括p型双井结构以及n型双井结构；
其中该p型双井结构通过导线来耦接至该n型双井结构，以提供虚拟的接地。
18.根据权利要求17所述的方法，其进一步包括：
将至少一集成电路晶粒耦接至该中介物以提供经堆栈的晶粒；
其中该复数个吸引电荷结构是用以保护该至少一集成电路晶粒的p-n接面；以及
其中该中介物是被动中介物。
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