CN1468448A - 具有埋置电容器的电子封装及其制造方法 - Google Patents

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Abstract

一种电子封装(302，图3)包括埋置在封装的一个或多个层(310)中的一个或多个电容器(308)。该埋置电容器使分立元件，如集成电路电容器(图17－18)或陶瓷电容器。在封装组装工艺期间，电容器安装于(410，图4)封装层，非导电层施加于电容器上。当完成组装工艺时，电容器的端子(604、608，图6)电连接到封装的上表面。埋置电容器结构可以用在集成电路封装(1904，图19)、插件(1906)、和/或印刷电路板(1908)中。

Description

具有埋置电容器的电子封装及其制造方法
发明的技术领域
本发明一般涉及用于给电子电路提供电容的装置，特别涉及集成电路封装中的埋置电容器以及电容器和封装的制造方法。
发明的背景
近年来，电子电路、特别是计算机和设备电路大大快速地增加。随着电路频率继续逐渐增加，由于它们的相关高频过渡，功率和地线中的噪声增加已经成为问题。这个噪声升高例如是由于公知的感性和容性寄生现象造成的。为减少这种噪声，通常采用公知为去耦电容器的电容器给电路提供稳定的信号或稳定的电源。
还利用电容器在电子器件(例如处理器)增加功率时衰减功率过调量，并在器件利用功率开始工作时衰减功率下降。例如，开始执行计算的处理器可能迅速地需要比由芯片上(on-chip)电容能供给的电流更大的电流。为了提供这种电容和衰减与增加的负载有关的功率下降，芯片外(off-chip)电容应该可用于在足够时间内响应电流需要。如果不足的电压施加于处理器，或者如果电容的响应时间太慢，则芯片电压可能消失。在短时间内需要大量电流的芯片的局部部分通常称为芯片“热点”。
去耦电容器和用于衰减功率过调量或下降的电容器一般尽可能靠近热点放置，以便提高电容器的效率。通常，去耦电容器表面贴装到封装的芯片一侧或安装芯片的接合(land)侧。图1示出了根据现有技术的具有芯片侧电容器106和接合侧电容器108的集成电路封装102的剖视图。正如它们的名称所暗示的那样，芯片侧电容器106安装在与集成电路芯片104相同的封装的一侧。相反，接合侧电容器108安装在封装102的与芯片104相反的一侧。
图2示出了模拟图1中所示电容器的电特性的电路。该电路示出了芯片负载202，为了适当地工作它可能需要电容或噪声衰减。某些电容可以由设置在芯片上的电容204供给。然而，其它电容必须由芯片外提供，如由芯片外电容器206所示。芯片外电容器206例如可以是图1中所示的芯片侧电容器106和/或接合侧电容器108。芯片外电容器206可以模拟成与某些电阻和电感串联的电容器。然而，为了易于表示，芯片外电容器206模拟成简单电容器。
通常，由于制造的限制，芯片外电容器206设置成与芯片负载202相隔一段很小的距离。因而，某个电感208存在于芯片负载和芯片外电容器之间。由于电感208趋于减慢芯片外电容器206的响应时间，因此希望最小化芯片外电容器206和芯片负载202之间的距离，由此减小电感值208。这可以通过尽可能电气靠近芯片负载设置芯片外电容器206来实现。
再参见图1，芯片侧电容器106安装在芯片104的周边周围，并通过迹线和通路(未示出)给芯片上的各个点以及封装102中的平面提供电容。由于芯片侧电容器106安装在芯片的周边周围，因此热点和电容器106之间的通路长度可能导致在热点和电容器106之间产生相对高的电感值。
相反，接合侧电容器108可以直接安装在芯片104下面，并因此直接位于某些芯片热点的下面。因此，在某些情况下，接合侧电容器108可以比芯片侧电容器106更电气靠近芯片热点放置，结果降低了芯片热点和电容108之间的电感通路。然而，该封装还包括位于其接合侧的连接器(未示出)，如管脚或焊盘。在某些情况下，接合侧电容器108在封装的接合侧的放置会干扰这些连接器。因此，使用接合侧电容器108对于电感问题不总是可接受的解决方案。
除了所述电感问题之外，还由于工业上趋于连续减小器件尺寸和封装密度出现其它问题。由于这种趋势，可用于表面贴装电容器的封装不动产的量变得越来越小。
随着电子器件连续发展，为了去耦、功率衰减和输送电荷，对于在减小电感值的更高电容的需求增加了。此外，还需要不干扰封装连接器以及不将产业限制到某些器件尺寸和封装密度的电容设计。相应地，在本领域中在电子器件的制造和操作以及它们的封装中还需要另外的电容设计方案。
附图的简要说明
图1表示根据现有技术的具有芯片侧和接合侧电容器的集成电路封装的剖视图；
图2表示模拟图1中所示电容器的电特性的电路；
图3表示根据本发明一个实施例的包括一组埋置电容器电子封装的剖视图；
图4表示用于制造根据本发明一个实施例的包括埋置电容器的电子封装的方法的流程图；
图5-9是表示制造根据本发明一个实施例的包括埋置电容器的电子封装的各个阶段的剖视图；
图10表示根据本发明一个实施例的包括埋置电容器的电子封装的剖视图；
图11表示根据本发明另一个实施例包括一组埋置电容器的电子封装的剖视图；
图12表示根据本发明一个实施例的用于制造集成电路电容器的方法的流程图；
图13-17表示根据本发明一个实施例的制造集成电路电容器的各个阶段的剖视图；
图18表示根据本发明另一个实施例的集成电路电容器的剖视图；
图19表示集成电路封装、插件和印刷电路板，其中每个器件包括根据本发明各个实施例的一个或多个埋置电容器；和
图20表示根据本发明一个实施例的一般目的的计算机系统。
发明的详细说明
本发明的各个实施例提供包括一个或多个埋置电容器的电子封装。各个实施例可以在大量不同类型的电子封装中实施，包括集成电路封装、印刷电路板或插件(即在集成电路封装和印刷电路板之间提供尺度接口的电路板)。本发明的实施例提供有效地抑制噪声、衰减功率过调量和下降并及时给芯片热点输送电荷的电容解决方案。
在一个实施例中，一个或多个电容器被掩埋在器件封装中并电连接到一个或多个芯片负载上。在一个实施例中，埋置电容器是集成电路电容器。在另一实施例中，埋置电容器是高介电陶瓷电容器。由于这些电容器被掩埋在器件封装中，因此它们不干扰封装的接合侧的连接。此外，这些电容器可以在非常电气靠近各个芯片负载的位置被埋置在封装中。
图3表示根据本发明一个实施例的包括一组埋置电容器308的电子封装302的剖视图。封装302包括第一层304，并且导电材料306淀积在其上表面上。安装在该上表面上的是一个或多个埋置电容器308。一个或多个电容器的每个的第一端(未示出)与导电材料306电接触。非导电层310淀积在导电材料306和一个或多个电容器308上。连接线312将一个或多个电容器308的每个的第二端(未示出)电连接到非导电层310的上表面。第一和第二端通过封装的上表面上的导电焊盘316电连接到集成电路314。
在所示实施例中，利用焊料球连接件将封装电连接到印刷电路板318，利用另一焊料球连接件322将集成电路314电连接到封装的上表面。在另一实施例中，可以利用管脚或其它连接件将封装安装到印刷电路板318上。此外，可以利用线键合(wireband)技术或一些其它安装技术将集成电路314安装到封装上。
图3中所示的电子封装302是集成电路封装。在其它实施例中，可以在印刷电路板和/或插件中采用埋置电容器结构。
图4表示用于制造根据本发明一个实施例的包括埋置电容器的电子封装的方法的流程图。图4应该结合图5-9一起看，而图5-9是表示用于制造根据本发明一个实施例的包括埋置电容器的电子封装的各个阶段的示意剖视图。
该方法是从执行两个可分开的工艺开始的。由方框402表示的第一工艺是为了制造被掩埋电子封装中的一个或多个电容器。在一个实施例中，一个或多个埋置电容器是集成电路电容器，或者，更具体地说，是硅衬底上的平面芯片电容器。根据本发明的各个实施例，将在下面结合图12-18详细介绍平面芯片电容器的制造方法，在其它实施例中，一个或多个埋置电容器可以是陶瓷电容器或其它类型的离散电容器。制造根据这些实施例的电容器的方法对于本领域技术人员来说是公知的。
由方框404表示的第二可分离的工艺是为了制造包括淀积在其上表面上的导电材料的电子封装的第一层。这里的术语“第一层”是为了说明的目的，并表示包括单个封装层(例如单个导电或非导电层)或在组装工艺期间形成的多封装层。制造第一层包括制造三个工艺，如下面结合方框404-408所述。
首先，在方框404中，利用本领域技术人员公知的封装组装工艺形成一层或多层电子封装。这些工艺可包括例如光刻、材料淀积、镀敷、钻孔、印刷、层叠、和用于选择添加或去掉导电和非导电材料的其它工艺的任何组合。
在一个实施例中，一层或多层电子封装包括在一层或多层有机衬底如环氧材料以及一层或多层构图导电材料。如果采用有机衬底，例如可在各个实施例中采用标准印刷电路板材料如FR-4环氧玻璃、聚醚亚胺-玻璃(polymide-glass)、苯并环丁烯、特氟隆(聚四氟乙烯)、其它环氧树脂等。在其它实施例中，该封装包括无机物质，例如陶瓷。在各个实施例中，一层或多层的厚度在10-1000微米范围内，其中在一个实施例中每层的厚度在10-40微米范围内。在其它实施例中一层或多层可以比这些范围更厚或更薄。
制造第一层还包括在方框406中形成通过第一层的一层或多层的一个或多个镀敷通孔(PHT)通路。电子封装通常包括多个互连层。在这个封装中，一个互连层上的构图导电材料通过介质材料层与另一个互连层上的构图导电材料电绝缘。通过在绝缘层中形成称为通路的开口并提供导电结构以使不同互连层的构图导电材料互相电接触，由此形成各个互连层的导电材料之间的连接。与导电结构电耦合，通路被称为PTH通路。这些结构可以延伸穿过一个或多个互连层。
在各个实施例中，每个通路的直径在约50-300微米范围内。此外，每个通路的长度可以在约10-1000微米范围内，这取决于每个通路延伸穿过多少个层。在其它实施例中通路的直径和长度可以比这些范围大或小。
通路可以是通孔(即通过第一层的所有层的孔)，或者每个通路可以被第一层的各个层在上面和/或下面限制。只在一端被限制的通路通常称为盲通路，在两端被限制的通路被通常称为掩埋通路。
在一个实施例中，该通路被机械钻孔并用导电材料填充，但在其它实施例中通路也可以被冲孔、激光钻孔或采用其它技术形成。如果第一层是无机物质，如陶瓷，可以使用本领域技术人员所公知的其它孔形成技术。例如，第一层可以形成为具有已经存在于其中的通路。
在一个实施例中，这些PTH通路的某些通路用于将埋置电容器的一端或两端电连接到封装的一个或多个其它层，如下面所述。在其它实施例中，通过在电容器上面形成电连接件，将埋置电容器的一端或两端电连接到封装的其它层，如下面结合方框416所述。
形成第一层还包括在方框408中在第一层的上表面形成构图导电材料层。这个形成工艺还可用于镀敷或填充通路，但它们也可以在分离工艺中镀敷或填充。
在一个实施例中，导电材料层是铜层，但是在其它实施例中也可以采用其它导电金属，如锡、铅、镍、金、和钯，或其它材料。在各个实施例中，导电层的厚度在约5-15微米范围内。在其它实施例中导电层可以比这个范围厚或薄。
在一个实施例中，使用用于形成导电层的标准技术形成导电层。在一个实施例中，通过在封装的上表面上淀积籽层，如溅射淀积或无电淀积铜，然后在籽层上电解镀敷一层铜，由此形成导电层。在另一实施例中，采用标准光刻技术形成导电层。对于本领域技术人员来说，淀积导电层的其它方法如导电墨的丝网印刷或其它印刷是显而易见的。在又一实施例中，不是采用在其上表面上没有导电材料的封装层，而是采用包覆叠层如铜包覆叠层。
图5表示根据本发明一个实施例的从方框404-408得到的一部分电子封装的的剖视图。该部分电子封装包括第一非导电层502、PTH通路504、和构图导电材料506。构图导电材料层506包括导电部分508和非导电部分510。导电部分508包括导电迹线和/或导电材料面。在一个实施例中，至少一部分导电部分508与电子封装的一层或多层电接触。
如前所述，在一个实施例中，第一层502是非导电材料。在另一实施例中，第一层502可以是导电材料，并可以修改PTH通路504的结构，以使其具有内部和外部导体，正如本领域技术人员公知的那样。外部导体可以由第一导电层形成，内部导体和外部导体可以电绝缘。
再参照图4，在方框410中，将在方框402中制造的一个或多个电容器安装在第一层的上表面上。在各种实施例中，电容器可以是平面芯片电容器、陶瓷电容器或某些其它类型的离散电容器，如前所述。如图6所示，在一个实施例中，安装每个电容器602，以便电容器的第一端子604与构图导电材料层506的导电部分508电接触。
在一个实施例中，第一端子604沿着电容器602的底表面设置，第二端子6060沿着上表面设置。在其它实施例中，第一或第二端子可以沿着电容器602的侧面和/或上表面设置，和/或电容器602可以具有形成单个端子的多个触点。大多数电容器结构包括由介质分开的等效的两个导电表面，这里使用的术语“端子”指的是电连接到内电容器结构内部的两个导电表面之一的电子封装上的一个或多个触点。
在一个实施例中，通过使用导电粘性膜或膏(未示出)将电容器602固定于上表面上，由此将电容器602安装到第一层的上表面上。在其它实施例中，其中电容器的端子不是沿着电容器602的底部，可使用非导电膜或膏。如果使用粘性膜，在将要放置电容器602的位置将其切割并固定于第一层上。同样，在一个实施例中，如果使用膏，可以将其丝网印刷在电容器位置上。或者，粘性膜或膏可在其施加于第一层之前施加于电容器602上。
在另一实施例中，电容器602可利用一个或多个焊料连接件(未示出)固定于上表面。虽然所示电容器602安装在第一层的导电部分上，但是在另一实施例中电容器602也可以安装在第一层的非导电部分上。
虽然只示出了一个电容器602安装在第一层上，但是更多的电容器(未示出)可以安装在第一层上。此外，如后面所述，一个或多个电容器同样可以安装到其它封装层(未示出)上。
再参照图4，在方框412中，在上表面以及一个或多个电容器上施加非导电材料层。图7表示施加于第一层的上表面和电容器602上的非导电层702。在一个实施例中，非导电层702的厚度在约80-150微米范围内。在其它实施例中，层702可以具有在这个范围之外的厚度。而且，在一个实施例中，非导电层具有在4-5范围内的介电常数。在其它实施例中，该层可具有较大或较小的介电常数。
在一个实施例中，液体光电成像(photoimagable)膜丝网印刷到上表面上，固化，并光电成像(photoimage)以形成非导电层702。在另一实施例中，非导电层702包括真空叠加在上表面上并固化的一片或多片干燥膜。根据每片非导电膜的厚度，施加于上表面的片数可以在约1-20片范围内。在其它实施例中，片数可以比这个范围更大。
在某些情况下，施加非导电层702将导致在电容器602的非导电层702的上表面704上形成隆起(未示出)。当使用非导电液体形成非导电层702时，这个条件就不太一样了，因为足够粘的液体是自平面化的。
再参照图4，如果需要的话，对非导电层702的上表面704进行平面化。可以通过例如冲压、机械研磨和/或抛光上表面，直到足够平滑为止，由此进行平面化。
在方框416中，电容器602的第二端子606电连接到非导电层702的上表面704。在一个实施例中，如图8所示，通过形成穿过上表面704并延伸到第二端子606的一个或多个接触孔802，由此进行上述电连接。形成接触孔802例如可以通过机械或激光钻接触孔802或采用光刻工艺进行。在其它实施例中，可采用其它技术如激光烧蚀、刻印、打孔、或其它不太常见或正在研制的技术形成端子606。在一个实施例中，接触孔802的直径在50-300微米范围内。在其它实施例中可以采用更大或更小直径的接触孔802。
在一个实施例中，第二端子位于电容器602的顶部，因此接触孔802将形成到达电容器602的顶部的开口。在其它实施例中，第二端子可位于电容器602的侧面上或朝向侧面和/或位于其底部或朝向底部，并且将相应设置接触孔802。
为了将第二端子电连接到上表面704，将附加的导电材料淀积到接触孔802内。如图9所示，接触孔内的导电材料902电连接到构图导电材料904的附加层上。这有助于第二端子606电连接到上表面上并超过上表面之外。
再参考图4，如果合适的话，在方框418中继续进行组装工艺。这样，采用本领域技术人员公知的技术，可以在导电材料层904上淀积导电和非导电材料的一个或多个附加封装层(未示出)。如果有的话，附加层的数量取决于封装的设计。在组装工艺期间，电容器的第一和第二端子继续电连接到封装的上表面。
在一个实施例中，组装工艺的一部分包括在封装的一个或多个附加层内安装、埋置和电连接一个或多个附加电容器。这样，完成组装工艺之后，该方法结束了。
图10表示根据本发明一个实施例的包括埋置电容器的电子封装的剖视图。在所示的实施例中，封装是集成电路封装，通过该封装安装集成电路1002。
集成电路1002内的一个或多个负载(未示出)电连接到埋置电容器1004。电容器1004的第一端子1006经过电连接件1008、1009、1010、1011和焊料突起1012连接到负载(一个或多个)。第二端子1014经过电连接件1016、1017、1018和焊料突起1012连接到负载。
此外，在工作期间，第一端子1006耦合到第一电压源，第二端子1014耦合到第二电压源。例如，第一和第二电压源可以是地电位和电源电位Vcc，其端子耦合到哪个电压源是设计的问题，因为可以设置成连接到任一电压源。
如图10所示，电连接件1008-1011和1016-1018可以由一个或多个通路和/或导电迹线形成。图10只是用于表示目的的，可以使用将电容器1004的端子1006、1014电连接到封装的上表面1020的各种不同结构。特别是，电容器1004和上表面1020之间的封装层的数量可以不同，电容器端子的位置可以不同，以及电连接件1008-1011和1016-1018的构成部件的位置和数量也可以不同于图中所示。
在一个实施例中，至少某些埋置电容器1004设置在集成电路1002的下面。埋置电容器1004可以均匀分散在集成电路1002的下面，或者可以提供集中的埋置电容器1004，以便产生用于芯片热点的附加电容。虽然图10中只示出了一个电容器1004，但是为了提供足够的电容，可以在集成电路1002的下面分散很多个埋置电容器。在其它实施例中，某些或所有埋置电容器1004位于不是在集成电路1002下面的封装的区域中。
如前所述，在各个实施例中，电容器可以埋置在封装的多个不同层中。图11表示根据本发明另一个实施例的包括一组埋置电容器的电子封装的剖视图。电容器1102被埋置在封装的第一层1104中，电容器1106被埋置在封装的第二层1008中。电连接件形成在电容器的端子和封装的上表面之间，集成电路1110电连接到电连接件上。
埋置电容器结构在集成电路封装中的实施恰恰是本发明的一个实施例。在另一实施例中，埋置电容器结构建立在印刷电路板上。在该实施例中，插孔、焊盘或某些其它连接器位于封装的上表面上并与埋置电容器互连。在再一实施例中，埋置电容器结构在插件中实施。当用在插件中时，封装的上表面还包括插孔、焊盘或电耦合到埋置电容器的一些其它连接器。
如前所述，在各个实施例中各种电容器可以埋置在电子封装内。在一个实施例中，采用“集成电路电容器”。在各个实施例中，集成电路电容器可以形成在硅衬底上或某些其它类型的衬底上。
如前所述，一些电容器结构包括被介质分开的两个导电表面的等同物。在一个实施例中，集成电路电容器包括两个或多个电极以及N-1个薄膜介质层，其中N是存在的电极的数量。这样，在具有两个电极的下述实施例中，采用一个薄膜介质层。
图12对应方框402(图4)，并表示根据本发明一个实施例的用于制造集成电路电容器的方法的流程图。图12应该结合图13-17一起看，而图13-17是表示根据本发明一个实施例的制造集成电路电容器的各个阶段的示意剖视图。
在方框1202中，该方法由制造硅衬底开始。图13表示根据本发明一个实施例的硅衬底1302的一部分的剖面图。在其它实施例中，可以使用由硅以外的材料构成的衬底。
在一个实施例中，硅衬底1302是具有小于0.1欧姆/厘米的电阻率的高掺杂n+硅晶片。因此，硅衬底1302是导电的并形成硅芯片电容器的底部端子的一部分。在另一实施例中，可以使用电阻率小于50欧姆/厘米的n或p型硅晶片。在再一实施例中，硅衬底1302不用做底部端子的一部分。代替地，通过通路提供与电极(结合方框1204和1206所述的)的连接性。在这个实施例中，衬底1302的电阻率不是很重要的。
在方框1204中，通过在硅衬底上淀积阻挡层，形成底部端子的另一部分。图14表示淀积在硅衬底1302的上表面1404上的阻挡层1402。
在一个实施例中，阻挡层由具有低表面电阻的高掺杂导电衬底材料构成。例如，可以使用钛或氮化钛。使用本领域技术人员公知的淀积技术将阻挡层淀积在硅衬底上。在一个实施例中，阻挡层1402的厚度在约100-1000埃范围内。在其它实施例中可采用厚度大于或小于上述范围的层。
再参见图12，在方框1206中，利用本领域技术人员公知的淀积技术在阻挡层上淀积底部电极。图15表示根据本发明一个实施例的淀积在阻挡层1402的上表面1504上的底部电极1502。
底部电极1502完成了硅芯片电容器的底部端子。在一个实施例中，底部电极由与电容器的介质层(如下所述)相容的材料构成。例如，可使用如铂、钯、钨或AlSiCu等材料。在其它实施例中，可采用其它导电材料。在一个实施例中，底部电极1502的厚度在约1-10微米范围内。在其它实施例中可采用厚度大于或小于上述范围的电极。
接着，在方框1208中，在底部电极上淀积介质层。图16表示根据本发明一个实施例的淀积在底部电极1502的上表面1604上的介质层1602。
在一个实施例中，介质层是钙钛矿结构的高介电铁电物质，如SrTiO3、BaTiO3、Pb(Zr)TiO3、或其它高介电常数材料如Ta2O5。利用本领域技术人员公知的淀积技术将该介质层淀积在底部电极上。在一个实施例中，介质层的厚度在约100-1000埃范围内。在其它实施例中可采用厚度大于或小于上述范围的层。
在一个实施例中，介质层1602具有相对高的介电常数(例如在约2000-5000范围内或更高)。通过这种方式，在需要时，电容器提供相对大量的电荷。在其它实施例中，介质层1602可以具有高于或低于上述范围的介电常数。
再参见图12，在方框1210中，在介质层上淀积顶部电极。图17表示根据本发明一个实施例的淀积在介质层1602的上表面1704上的顶部电极1702。
在一个实施例中，顶部电极1702由与在方框1206中结合淀积底部电极所述的相同的材料并使用相同的淀积技术形成的。此外，顶部电极1702具有与底部电极近似相同的厚度。在其它实施例中，顶部电极和底部电极的材料、淀积技术和/或电极厚度可以不同。
淀积顶部电极1702之后，完成了电容器结构。接着，在一个实施例中，在方框1212中，硅衬底的底表面被反向研磨(back grind)。这是为了减小衬底的厚度，如图17中的较薄硅衬底1706所示。在一个实施例中，通过机械研磨或抛光硅衬底的底表面而进行反向研磨。
最后，在方框1214中，通过将该结构切割成片，分割(singulate)多个电容器。在一个实施例中，分割电容器是通过激光或机械锯开进行的。在其它实施例中也采用本领域技术人员公知的其它分割技术。在又一实施例中，采用“研磨前切割”工艺，其中分割电容器的工艺(方框1214)是在反向研磨(方框1212)之前进行的。
在一个实施例中，每个分割电容器的厚度在约30-150微米范围内，其深度和宽度在约5-10毫米。在其它实施例中，每个电容器的尺寸可以大于或小于上述范围。分割电容器之后，该方法结束。
图17表示具有第一端子(由底部电极、阻挡层和硅衬底形成的)、介质层、和形成第二端子的顶部电极的简单电容结构。在这里所述内容基础上，对于本领域技术人员来说很显然，电容结构可以修改成各种结构，同时仍实现相同的目的。例如，图18表示根据本发明另一实施例的集成电路电容器的剖面图。
图18中所示的电容器还包括削薄的硅衬底1802、阻挡层1804、底部电极1806、介质层1808、和顶部电极1810。然而，不同于图17中的电容器，图18的电容器的两个电极1806、1810电连接到电容器的上表面1812。在一个实施例中，用连接器1814和1816形成顶部连接件，以便分别将底部电极和顶部电极1806、1810电连接到上表面1812。此外，附加介质层1818用于电隔离连接器1814和1816。
虽然一些相同的淀积、反向研磨、和分割技术可用于制造图18的电容器，但是还需要附加步骤以形成和隔离连接器1814和1816。例如，形成顶部电极1810之后，选择去掉部分顶部电极，并在顶部电极1810的上表面上淀积附加介质层。
然后，选择去掉部分介质层1818和1808以露出部分顶和底部电极1810、1806。然后在一个实施例中，采用标准硅通路或栓塞处理技术形成连接器1814和1816。在其它实施例中也可以采用本领域技术人员公知的饿其它技术。
图18中所示的电容器是单层电容器。在其它实施例中，可以重复部分组装工艺，以便形成多层电容器。在这种实施例中，将在介质层1818的上表面1812上形成附加导电和非导电层，基本上形成能保持更大量电荷的多个电容器。
如上所述，图17和18中所示的一个或多个电容器或其它替代物埋置在集成电路封装、插件和/或印刷电路板中。图19表示集成电路封装1904、插件1906、和印刷电路板1908，每个可包括根据本发明各个实施例的一个或多个埋置电容器。
从图19的顶部开始，集成电路1902被集成电路封装1904封装。集成电路1902含有通过连接器(未示出)电连接到集成电路封装1904的一个或多个电路。
集成电路1902可以是任何大量类型的集成电路。在本发明的一个实施例中，集成电路1902是微处理器，但在其它实施例中，集成电路1902可以是其它类型的器件。在所示例子中，集成电路1902是倒装片式集成电路，表示可以在其表面上的任何位置形成芯片上的输入/输出端。已经准备好用于固定于集成电路封装1904的芯片之后，倒装在集成电路封装1904的上表面，并经过焊料突起或焊料球固定以配合上表面上的焊盘。或者，可以线键合集成电路1902，其中使用连接到集成电路封装1904的上表面的焊盘的键合线，将输入/输出端连接到集成电路封装1904上。
集成电路中的一个或多个电路用做负载，这要求电容、噪声抑制、和/或功率衰减。在本发明的一个实施例中，通过埋置在集成电路封装1904内的电容器(未示出)提供某些这样的电容。
通过这种方式，给集成电路1902提供一层或多层附加电容，当需要时，还提供功率衰减和噪声抑制。电容的芯片外源的靠近意味着每个源具有到达芯片的相对低的电感通路。在其它实施例中，电容器被埋置在印刷电路板1908、插件1906或其某种组合内。
集成电路封装1904使用焊料连接件例如球栅阵列连接件1910耦合到插件1906上。在另一实施例中，集成电路封装1904可以使用针扎连接件电气和机械连接到插件1906上，如下所述。
插件1906通过印刷电路板1908上的插座1912耦合到印刷电路板1908上。在所示实施例中，插件1906包括管脚1914，其与插座1912中的针孔补偿配合。或者，插件1906可以使用焊料连接件如球栅阵列连接件电气和机械连接到印刷电路板1908上。在另一实施例中，集成电路封装1904可在不用插件的情况下直接连接到印刷电路板1908。在这个实施例中，可以使用球栅阵列或针扎连接件电气和机械连接集成电路封装1904和印刷电路板1908。在其它实施例中也可以使用连接集成电路封装1904和印刷电路板1908的其它方式。
印刷电路板1908可以是例如计算机系统的母板。这样，它用做给集成电路1902输送电源、接地和其他类型信号的运载工具。这些电源、接地和其它信号是通过印刷电路板1908上或内的迹线或平面(未示出)、插座1912、管脚1914以及插件1906和集成电路封装1904上或内的迹线(未示出)输送的。
上面结合各个实施例所述的封装可以是集成电路封装、插件或形成通用计算机系统的部件的印刷电路板。图20表示根据本发明一个实施例的通用计算机系统。
该计算机系统安装在印刷电路板2002上，并包括微处理器2004、集成电路封装2006、插件2008、电源信号发生器2012、和存储器2014。集成电路封装2006、插件和/或印刷电路板2002包括根据本发明的各个实施例的一个或多个埋置电容器，如上所述。集成电路封装2006和插件2008将微处理器2004耦合到总线2010，以便在微处理器2004和耦合到总线2010上的器件之间输送电源和通信信号。对于图20中所示的本发明的实施例，总线2010将微处理器2004耦合到存储器2014和电源信号发生器2012。然而，应该理解，在本发明的其它实施例中，微处理器2004可以通过两个不同的总线耦合到存储器2014和电源信号发生器2012上。
结论
这样，前面已经随着结合通用计算机系统内的封装的说明介绍了具有一个或多个埋置电容器的电子封装以及制造该封装的方法的各个实施例。此外，还介绍了涉及该封装和电容器的制造的各个实施例。
前述尺寸和范围的例子只是典型的，本发明的各个实施例不限于这样的尺寸或范围。应该认识到工业范围内的趋势是一般减小器件尺寸，这有利于相关成本和运行特性。
在前面最佳实施例的详细说明中，参照了构成说明书一部分的附图，在附图中示出了可实施本发明的示例特殊最佳实施例。已经充分详细说明了这些实施例，以使本领域普通技术人员能够实现本发明。
对于本领域普通技术人员来说很明显，任何用以实现相同目的的设置都可以代替所示特殊实施例。例如，所示实施例表示埋置在封装的某些层中的电容器。但是，本领域技术人员将认识到，根据本发明，埋置电容器可以被包含在一个或多个其它层中。而且，除了具有在集成电路封装中的应用之外，在其它实施例中，可使用埋置电容器代替插件或印刷电路板上的各个离散部件。此外，构图导电材料的附加层和用于承载信号、电源和接地的互连可位于图中所示层之间、之上或之下。
前面已经结合给芯片提供过量的芯片外电容介绍了各个实施例。本领域技术人员在这里所述内容基础上都能理解到本发明的方法和装置还可应用于希望具有到电路负载的低电感通路的埋置电容器的很多领域。因此，所有这些应用都趋于落入本发明的精神和范围内。
这个应用趋于覆盖本发明的任何改型或改变。因此，前面的详细说明不是限制性的，并且本领域技术人员都将理解到，在不脱离由权利要求所限定的本发明的精神和范围的情况下，可以做出对前面为了解释本发明的原理而所述和所示的部件的细节、材料和设置以及步骤方面的各种其它改变。

Claims (29)

1、一种用于制造电子封装的方法，该方法包括：
在电子封装的第一层的上表面上安装电容器，
其中电容器具有第一端子和第二端子；
在上表面上和电容器上施加非导电层；和
将电容器的第一端子和第二端子电连接到非导电层的上表面。
2、根据权利要求1的方法，还包括：
在第一层的上表面上安装一个或多个附加电容器。
3、根据权利要求1的方法，还包括在电子封装的一个或多个其它层上安装一个或多个附加电容器。
4、根据权利要求1的方法，其中安装电容器包括：
安装包括形成至少一部分第一端子的底部电极、介质层和形成至少一部分第二端子的顶部电极的电容器，其中底部电极形成在硅衬底上。
5、根据权利要求4的方法，还包括：
在硅衬底上淀积阻挡层；
在阻挡层的上表面上淀积底部电极；
在底部电极的上表面上淀积介质层；和
在介质层的上表面上淀积顶部电极。
6、根据权利要求5的方法，还包括：
通过将电容器与设置在硅衬底上的多个其它电容器分开，分割电容器。
7、根据权利要求5的方法，还包括：反向研磨硅衬底以减少硅衬底的厚度。
8、根据权利要求5的方法，其中淀积阻挡层包括：淀积厚度在约100-1000埃范围内的阻挡层。
9、根据权利要求5的方法，其中淀积阻挡层包括：淀积高掺杂导电衬底材料的阻挡层。
10、根据权利要求5的方法，其中淀积底部电极包括：
淀积厚度在约1-10微米范围内的底部电极。
11、根据权利要求5的方法，其中淀积介质层包括：淀积厚度在约100-1000埃范围内的介质层。
12、根据权利要求5的方法，其中淀积顶部电极包括：淀积厚度在约1-10微米范围内的顶部电极。
13、根据权利要求5的方法，其中安装电容器包括：用粘性膜将电容器固定于上表面上。
14、根据权利要求1的方法，其中安装电容器包括：用一个或多个焊料连接件将电容器固定于上表面上。
15、根据权利要求1的方法，其中施加非导电层包括：在上表面上叠置一片或多片非导电膜；和
使一片或多片非导电膜固化。
16、根据权利要求15的方法，还包括：
平面化一片或多片非导电膜。
17、根据权利要求1的方法，其中施加非导电层包括：
在上表面上丝网印刷可光电成像的液体；
使可光电成像的液体固化；
使可光电成像的液体光电成像。
18、根据权利要求1的方法，其中施加非导电层包括：
施加厚度在约80-150微米范围内的非导电层。
19、根据权利要求1的方法，其中电连接第二端子包括：形成通过非导电层的上表面到达第二端子的接触孔；和
在接触孔中淀积附加导电材料。
20、根据权利要求1的方法，还包括：
在电子封装的上表面上形成一个或多个附加封装层；和
将第一端子和第二端子电连接到一个或多个附加封装层的上表面上。
21、一种电子封装，包括：
具有上表面的电子封装的第一层；
在上表面上的至少一个电容器，其中电容器具有第一端子和第二端子；
施加在上表面上和至少一个电容器上的非导电层；和
至少一个电容器的第一端子和第二端子与非导电层的上表面之间的电连接件。
22、根据权利要求21的电子封装，其中该电子封装是可电连接到集成电路的集成电路封装。
23、根据权利要求21的电子封装，其中电子封装是电连接到集成电路封装的插件。
24、根据权利要求21的电子封装，其中电子封装是可电连接到集成电路封装上的印刷电路板。
25、根据权利要求21的电子封装，其中至少一个电容器的每个包括：
底部电极，形成至少一部分第一端子；
连接到底部电极的介质层；
连接到介质层的顶部电极，其形成至少一部分第二端子，其中底部电极形成在硅衬底上。
26、根据权利要求21的电子封装，还包括：
安装在电子封装的一个附加层上的一个或多个附加电容器。
27、一种设置在印刷电路板上的计算机系统，该计算机系统包括：
总线；
耦合到总线的存储器；和
耦合到总线的集成电路封装，包括：
具有带上表面的第一层、安装在上表面上并具有第一端子和第二端子的至少一个电容器、施加在上表面上和至少一个电容器上的非导电层、以及至少一个电容器的第一端子和第二端子与非导电层的上表面之间的电连接件的电子封装，和
设置在电子封装的上表面上的微处理器，该微处理器含有电连接到第一端子和第二端子的电路。
28、根据权利要求27的计算机系统，还包括：
安装在电子封装的一个附加层上的一个或多个附加电容器。
29、根据权利要求27的计算机系统，其中一个或多个电容器的每个包括：
形成至少一部分第一端子的底部电极；
连接到底部电极的介质层；和
连接到介质层的顶部电极，其形成至少一部分第二端子，其中底部电极形成在硅衬底上。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101305455B (zh) * 2005-12-12 2011-03-16 英特尔公司 使用阵列电容器核心的封装
CN102804934A (zh) * 2009-09-24 2012-11-28 奥普蒂恩公司 系统封装、设有该系统封装的印刷线路板
CN104282441A (zh) * 2013-07-10 2015-01-14 财团法人工业技术研究院 内藏电容模块
CN105264660A (zh) * 2013-05-21 2016-01-20 吉林克斯公司 用于经堆栈晶粒组件的中介物上的电荷损害保护
CN113764385A (zh) * 2020-06-02 2021-12-07 亚德诺半导体国际无限责任公司 电子部件

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
GB2356737A (en) * 1999-11-26 2001-05-30 Nokia Mobile Phones Ltd Ground Plane for a Semiconductor Chip
US6335491B1 (en) * 2000-02-08 2002-01-01 Lsi Logic Corporation Interposer for semiconductor package assembly
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6775150B1 (en) 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US6840777B2 (en) * 2000-11-30 2005-01-11 Intel Corporation Solderless electronics packaging
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
US6710255B2 (en) * 2001-03-30 2004-03-23 Intel Corporation Printed circuit board having buried intersignal capacitance and method of making
US6545226B2 (en) * 2001-05-31 2003-04-08 International Business Machines Corporation Printed wiring board interposer sub-assembly
US7385286B2 (en) * 2001-06-05 2008-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor module
US6636416B2 (en) * 2001-06-14 2003-10-21 Intel Corporation Electronic assembly with laterally connected capacitors and manufacturing method
US6800947B2 (en) * 2001-06-27 2004-10-05 Intel Corporation Flexible tape electronics packaging
WO2003007379A1 (fr) * 2001-07-12 2003-01-23 Hitachi, Ltd. Composant de circuit electronique
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
DE10203397B4 (de) * 2002-01-29 2007-04-19 Siemens Ag Chip-Size-Package mit integriertem passiven Bauelement
DE10228328A1 (de) * 2002-06-25 2004-01-22 Epcos Ag Elektronisches Bauelement mit einem Mehrlagensubstrat und Herstellungsverfahren
JP4190269B2 (ja) * 2002-07-09 2008-12-03 新光電気工業株式会社 素子内蔵基板製造方法およびその装置
US6791133B2 (en) * 2002-07-19 2004-09-14 International Business Machines Corporation Interposer capacitor built on silicon wafer and joined to a ceramic substrate
US20040080917A1 (en) * 2002-10-23 2004-04-29 Steddom Clark Morrison Integrated microwave package and the process for making the same
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
US6844505B1 (en) * 2002-11-04 2005-01-18 Ncr Corporation Reducing noise effects in circuit boards
US6819569B1 (en) 2002-12-06 2004-11-16 Thin Film Technology Corp. Impedance equalization module
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
KR100541079B1 (ko) * 2003-06-10 2006-01-10 삼성전기주식회사 세라믹 패키지 및 그 제조방법
US7274100B2 (en) * 2003-06-23 2007-09-25 International Rectifier Corporation Battery protection circuit with integrated passive components
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
US7006359B2 (en) * 2003-07-14 2006-02-28 Avx Corporation Modular electronic assembly and method of making
US7626828B1 (en) 2003-07-30 2009-12-01 Teradata Us, Inc. Providing a resistive element between reference plane layers in a circuit board
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
KR100535181B1 (ko) * 2003-11-18 2005-12-09 삼성전자주식회사 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
US20050112842A1 (en) * 2003-11-24 2005-05-26 Kang Jung S. Integrating passive components on spacer in stacked dies
US7224040B2 (en) 2003-11-28 2007-05-29 Gennum Corporation Multi-level thin film capacitor on a ceramic substrate
US7056800B2 (en) * 2003-12-15 2006-06-06 Motorola, Inc. Printed circuit embedded capacitors
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7446389B2 (en) * 2004-06-17 2008-11-04 Apple Inc. Semiconductor die package with internal bypass capacitors
US7359213B2 (en) * 2004-07-09 2008-04-15 The Agency For Science, Technology And Research Circuit board
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
US20060081998A1 (en) * 2004-10-15 2006-04-20 Zeng Xiang Y Methods of forming in package integrated capacitors and structures formed thereby
US7290315B2 (en) * 2004-10-21 2007-11-06 Intel Corporation Method for making a passive device structure
KR100645625B1 (ko) * 2004-12-01 2006-11-15 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
US7778038B2 (en) * 2004-12-21 2010-08-17 E.I. Du Pont De Nemours And Company Power core devices and methods of making thereof
US20060158828A1 (en) * 2004-12-21 2006-07-20 Amey Daniel I Jr Power core devices and methods of making thereof
KR100691146B1 (ko) * 2004-12-24 2007-03-09 삼성전기주식회사 적층형 캐패시터 및 적층형 캐패시터가 내장된 인쇄회로기판
US20060138639A1 (en) * 2004-12-28 2006-06-29 Figueroa David G Capacitor pad network to manage equivalent series resistance
US7138068B2 (en) * 2005-03-21 2006-11-21 Motorola, Inc. Printed circuit patterned embedded capacitance layer
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
TWI258865B (en) * 2005-03-29 2006-07-21 Realtek Semiconductor Corp Longitudinal plate capacitor structure
US7375412B1 (en) * 2005-03-31 2008-05-20 Intel Corporation iTFC with optimized C(T)
US7629269B2 (en) * 2005-03-31 2009-12-08 Intel Corporation High-k thin film grain size control
US20060220177A1 (en) * 2005-03-31 2006-10-05 Palanduz Cengiz A Reduced porosity high-k thin film mixed grains for thin film capacitor applications
US20060220167A1 (en) * 2005-03-31 2006-10-05 Intel Corporation IC package with prefabricated film capacitor
KR100651358B1 (ko) * 2005-06-22 2006-11-29 삼성전기주식회사 Ｒｆ모듈의 전력단 회로를 내장한 인쇄회로기판
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
US7453144B2 (en) * 2005-06-29 2008-11-18 Intel Corporation Thin film capacitors and methods of making the same
US7621041B2 (en) * 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
FR2889887B1 (fr) * 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7705691B2 (en) * 2005-10-18 2010-04-27 Agency For Science, Technology & Research Capacitor interconnection
US7504706B2 (en) * 2005-10-21 2009-03-17 E. I. Du Pont De Nemours Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
US7705423B2 (en) * 2005-10-21 2010-04-27 Georgia Tech Research Corporation Device having an array of embedded capacitors for power delivery and decoupling of high speed input/output circuitry of an integrated circuit
US7525140B2 (en) * 2005-12-14 2009-04-28 Intel Corporation Integrated thin film capacitors with adhesion holes for the improvement of adhesion strength
JP2007194592A (ja) * 2005-12-20 2007-08-02 Tdk Corp 誘電体素子とその製造方法
US7670919B2 (en) * 2005-12-30 2010-03-02 Intel Corporation Integrated capacitors in package-level structures, processes of making same, and systems containing same
JP2007234843A (ja) * 2006-03-01 2007-09-13 Fujitsu Ltd 薄膜キャパシタ素子、インターポーザ、半導体装置、及び、薄膜キャパシタ素子或いはインターポーザの製造方法
US7280343B1 (en) 2006-10-31 2007-10-09 Avx Corporation Low profile electrolytic capacitor assembly
TWI333684B (en) * 2006-11-07 2010-11-21 Unimicron Technology Corp Package substrate having embedded capacitor
US7476563B2 (en) * 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US7696016B2 (en) * 2006-11-17 2010-04-13 Freescale Semiconductor, Inc. Method of packaging a device having a tangible element and device thereof
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US20080122061A1 (en) * 2006-11-29 2008-05-29 Texas Instruments Incorporated Semiconductor chip embedded in an insulator and having two-way heat extraction
US7968800B2 (en) * 2006-11-30 2011-06-28 Panasonic Corporation Passive component incorporating interposer
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US7709934B2 (en) * 2006-12-28 2010-05-04 Intel Corporation Package level noise isolation
US8059423B2 (en) * 2007-02-06 2011-11-15 Sanmina-Sci Corporation Enhanced localized distributive capacitance for circuit boards
US7742276B2 (en) * 2007-03-30 2010-06-22 Industrial Technology Research Institute Wiring structure of laminated capacitors
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
WO2008138127A1 (en) 2007-05-11 2008-11-20 Paratek Microwave, Inc. Systems and methods for a thin film capacitor having a composite high-k thin film stack
US8476735B2 (en) 2007-05-29 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable semiconductor interposer for electronic package and method of forming
US7791896B1 (en) 2007-06-20 2010-09-07 Teradata Us, Inc. Providing an embedded capacitor in a circuit board
US8085522B2 (en) * 2007-06-26 2011-12-27 Headway Technologies, Inc. Capacitor and method of manufacturing the same and capacitor unit
KR100867150B1 (ko) * 2007-09-28 2008-11-06 삼성전기주식회사 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법
KR100882608B1 (ko) * 2007-09-28 2009-02-12 삼성전기주식회사 캐비티 캐패시터의 제작 방법 및 캐비티 캐패시터가 내장된인쇄회로기판
JP2010004028A (ja) * 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
US8125766B2 (en) 2008-06-13 2012-02-28 Kemet Electronics Corporation Concentrated capacitor assembly
CN101889341B (zh) * 2008-10-08 2012-12-26 松下电器产业株式会社 中介层基板以及半导体装置
KR101037695B1 (ko) * 2008-12-10 2011-05-30 주식회사 하이닉스반도체 캐패시터를 갖는 동박적층판 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US20100327433A1 (en) * 2009-06-25 2010-12-30 Qualcomm Incorporated High Density MIM Capacitor Embedded in a Substrate
KR101215303B1 (ko) * 2009-07-21 2012-12-26 한국전자통신연구원 엘티씨씨 인덕터를 포함하는 전자 장치
US8634201B1 (en) * 2009-12-01 2014-01-21 City Labs, Inc. Radioisotope power source package for microelectronics
US8830689B2 (en) * 2010-09-16 2014-09-09 Samsung Electro-Mechanics Co., Ltd. Interposer-embedded printed circuit board
US8765549B2 (en) * 2012-04-27 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
US8878338B2 (en) 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US9799419B2 (en) 2014-02-17 2017-10-24 City Labs, Inc. Tritium direct conversion semiconductor device for use with gallium arsenide or germanium substrates
US11200997B2 (en) 2014-02-17 2021-12-14 City Labs, Inc. Semiconductor device with epitaxial liftoff layers for directly converting radioisotope emissions into electrical power
US10186339B2 (en) 2014-02-17 2019-01-22 City Labs, Inc. Semiconductor device for directly converting radioisotope emissions into electrical power
US9627311B2 (en) 2015-01-22 2017-04-18 Mediatek Inc. Chip package, package substrate and manufacturing method thereof
US10115527B2 (en) 2015-03-09 2018-10-30 Blackberry Limited Thin film dielectric stack
US9601423B1 (en) * 2015-12-18 2017-03-21 International Business Machines Corporation Under die surface mounted electrical elements
DE112015007240T5 (de) * 2015-12-26 2018-10-04 Intel Corporation Senkrecht eingebettete passive bauelemente
CA2960500A1 (en) 2016-03-11 2017-09-11 Rehrig Pacific Company Collapsible crate with wood appearance
US10297658B2 (en) 2016-06-16 2019-05-21 Blackberry Limited Method and apparatus for a thin film dielectric stack
JP6822192B2 (ja) * 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
US10748831B2 (en) * 2018-05-30 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages having thermal through vias (TTV)
US11004614B2 (en) 2018-12-06 2021-05-11 International Business Machines Corporation Stacked capacitors for use in integrated circuit modules and the like
FR3114215B1 (fr) * 2020-09-15 2023-05-26 Safran Electronics & Defense Carte électronique comprenant des composants enterrés dans des cavités
US20240145447A1 (en) * 2022-10-28 2024-05-02 Psemi Corporation Integration of Discrete Embeddable Capacitors on Integrated Circuit Chips

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4349862A (en) * 1980-08-11 1982-09-14 International Business Machines Corporation Capacitive chip carrier and multilayer ceramic capacitors
EP0111890B1 (en) * 1982-12-15 1991-03-13 Nec Corporation Monolithic multicomponents ceramic substrate with at least one dielectric layer of a composition having a perovskite structure
GB2197540B (en) * 1986-11-12 1991-04-17 Murata Manufacturing Co A circuit structure.
US5347258A (en) * 1993-04-07 1994-09-13 Zycon Corporation Annular resistor coupled with printed circuit board through-hole
US5523619A (en) * 1993-11-03 1996-06-04 International Business Machines Corporation High density memory structure
US5708570A (en) * 1995-10-11 1998-01-13 Hughes Aircraft Company Shrinkage-matched circuit package utilizing low temperature co-fired ceramic structures
JPH09266289A (ja) * 1996-03-29 1997-10-07 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP4053647B2 (ja) * 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US6075285A (en) 1997-12-15 2000-06-13 Intel Corporation Semiconductor package substrate with power die
JP3322199B2 (ja) * 1998-01-06 2002-09-09 株式会社村田製作所 多層セラミック基板およびその製造方法
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101305455B (zh) * 2005-12-12 2011-03-16 英特尔公司 使用阵列电容器核心的封装
CN102804934A (zh) * 2009-09-24 2012-11-28 奥普蒂恩公司 系统封装、设有该系统封装的印刷线路板
CN105264660A (zh) * 2013-05-21 2016-01-20 吉林克斯公司 用于经堆栈晶粒组件的中介物上的电荷损害保护
CN105264660B (zh) * 2013-05-21 2019-01-18 吉林克斯公司 用于经堆栈晶粒组件的中介物上的电荷损害保护
CN104282441A (zh) * 2013-07-10 2015-01-14 财团法人工业技术研究院 内藏电容模块
CN113764385A (zh) * 2020-06-02 2021-12-07 亚德诺半导体国际无限责任公司 电子部件

Also Published As

Publication number Publication date
EP1360721A2 (en) 2003-11-12
CN1264214C (zh) 2006-07-12
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DE60139809D1 (de) 2009-10-15
AU2001266944A1 (en) 2002-01-14

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