CN1444269A - 多层半导体器件及其制造方法 - Google Patents

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Shinko Electric Co Ltd
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Shinko Electric Co Ltd
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Abstract

一种半导体器件，包括：多层布线基板，其中多层布线图形层通过绝缘层叠置。多层布线基板具有第一半导体元件安装表面和与第一表面相对的第二表面。半导体元件安装并连接到在第一表面的连接焊盘上。芯片电容器排列并连接到在第二表面的连接焊盘上。电源电路包括将电力提供到半导体元件的芯片电容器。将第一连接焊盘与第二连接焊盘电连接的导体路径基本上垂直地延伸穿过多层布线基板，以将导体路径的长度减到最小，以便芯片电容器位于半导体元件的相对侧。

Description

多层半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。具体地，本发明涉及一种半导体器件，其中通过电源电路将电力提供到半导体元件，半导体元件安装在多层布线基板的一个表面上的半导体元件安装面上，电源电路包含排列在多层布线基板的另一表面上的芯片电容器，在多层布线基板上多个布线图形层通过绝缘层叠置。本发明也涉及半导体器件的制造方法。
背景技术
日本待审专利公开(Kokai)No.9-260537公开了一种半导体器件，如图8所示。在该半导体器件中，半导体元件31安装在多层布线基板340上，排列在半导体元件31中的电源端、接地端以及输出端分别通过焊料突点330与对应的连接焊盘370连接，连接焊盘370提供在多层布线基板上。
在图8所示的半导体器件中，为了将电力稳定地提供到集成度和处理速度增加的半导体元件31中，在用于提供电力的连接焊盘370和用于将多层布线基板340接地的连接焊盘370之间提供芯片电容器32。以芯片电容器32与半导体元件31相对的方式，该芯片电容器32安装在一个表面上形成有半导体元件安装面的多层布线基板340的另一表面上。
根据图8所示的半导体器件，当芯片电容器32提供在电源电路中向半导体元件31提供电力时，可以减少大量开关元件引起的开关噪声。因此，电力可以稳定地提供到半导体元件31。
然而，在图8所示的半导体器件中，半导体元件31和芯片电容器32通过形成在多层布线基板340上的布线图形110和通路160相互电连接。如图8所示，该通路160阶梯式地形成，以便相互叠置的多层布线图形110可以相互电连接，布线图形110排列在相同的平面上。因此以Z字形方式形成将半导体元件31与芯片电容器32电连接的导体路径。由此，导体距离长并且电感增加。由于以上原因，不可能显著地减少开关噪声的发生。
发明内容
本发明的一个目的是提供一种由多层布线基板组成的半导体器件，在多层布线基板上安装有半导体元件和芯片电容器，其中电连接半导体元件与芯片电容器的导体路径形成得尽可能短，以便可以显著减少开关噪声的发生。
为了解决以上问题，本发明人进行了调查研究并发现当尽可能线性地形成将安装在多层布线基板两个表面上的半导体元件与芯片电容器电连接的导体路径时，可以减少导体路径的电感。以此方式，本发明人完成了本发明。
根据本发明，提供一种半导体器件，包括：多层布线基板，其中多层布线图形层通过绝缘层叠置，多层布线基板具有第一半导体元件安装表面和与第一表面相对的第二表面；第一连接焊盘，形成在多层布线基板的第一半导体元件安装表面上；第二连接焊盘，形成在多层布线基板的第二表面上；安装并连接到第一连接焊盘的半导体元件；排列并连接到第二连接焊盘的芯片电容器；包括将电力提供到半导体元件的芯片电容器的电源电路；以及将第一连接焊盘与第二连接焊盘电连接的导体路径，导体路径基本上垂直地延伸穿过多层布线基板，以将导体路径的长度减到最小，以便芯片电容器位于半导体元件的相对侧。
根据本发明的另一方案，提供一种半导体器件的制造方法，包括以下步骤：制备多层布线基板，其中多层布线图形层通过绝缘层叠置，多层布线基板具有第一和第二表面，形成在第一表面上的第一连接焊盘，形成在第二表面上的第二连接焊盘，以及将第一连接焊盘与第二连接焊盘电连接的导体路径，导体路径基本上垂直地穿过多层布线基板，以将导体路径的长度减到最小；以及分别将半导体元件安装并电连接到第一连接焊盘，也安装芯片电容器并将芯片电容器与第二连接焊盘电连接。
在本发明中，当借助穿过形成多层布线基板的绝缘层的通路形成导体路径时，可以通过简单的方法正确地形成线性导体路径。
通过使用叠置的通路和/或通孔作为通路正确地实现线性导电路径。
当使用多层布线基板，在多层布线基板的基板芯的两个表面上通过绝缘层叠置有多层布线图形，并且借助穿透基板芯和绝缘层的通路，叠置的布线图形相互通信，它可以将电力稳定地提供到安装在多层布线基板的半导体元件上，多层布线基板适合于高密度地排列部件的结构。
根据本发明，提供一种在多层布线基板的另一表面上的芯片电容器，位于最靠近安装在多层布线基板的一个表面上的半导体元件的部分，并且形成将半导体元件与芯片电容器连接的导体路径，它垂直于安装的半导体元件延伸到多层布线基板的另一表面。
由于以上结构，可以通过最短的导体路径将排列在多层布线基板两个表面上的半导体元件与芯片电容器电连接。由此，可以减少将半导体元件与芯片电容器电连接的导体路径的电感，可以显著减少开关噪声的发生。
附图简介
在图中：
图1(a)到1(d)示意性地示出了本发明的半导体器件的制造方法的一个实施例；
图2示出了本发明的半导体器件的另一实施例的剖面图；
图3(a)和3(b)示意性地示出了本发明的半导体器件的制造方法的另一个实施例；
图4(a)至4(c)示意性地示出了代替图1(a)中所示的基板芯使用叠置的层膜型基板芯的制造方法；
图5示意性地示出了本发明的半导体器件的再一实施例；
图6示意性地示出了本发明的半导体器件的又一实施例；
图7示意性地示出了用于本发明的半导体器件的多层布线基板的另一
实施例；以及
图8示出了常规半导体器件的部分剖面图。
具体实施方式
本发明的半导体器件的一个实施例显示在图1(d)中。在图1(d)所示的半导体器件中，在多层布线基板34的一个表面上安装半导体元件31，在多层布线基板34的另一个表面上，直接位于半导体元件31下面的位置处，提供芯片电容器32。换句话说，芯片电容器32排列在多层布线基板34的另一个表面上垂直于半导体元件31的方向中，半导体元件31安装在多层布线基板34的一个表面上。
在该半导体元件31中，提供在图中未示出的电源端、接地端以及输出端。通过焊料突点33，它们相应地连接用于提供电力的连接焊盘37v、用于接地的连接焊盘37r以及用于输出的连接焊盘37s。
芯片电容器32通过焊料突点36与用于提供电力的连接焊盘38v和用于接地的连接焊盘38r连接。
形成在多层布线基板34的另一个表面上用于提供电力的连接焊盘38v和用于接地的连接焊盘38r排列在垂直于用于提供电力的连接焊盘37v和用于接地的连接焊盘37r到多层布线基板34的另一个表面的方向中。
此外，在图1(d)所示的半导体器件中，通过用于提供电力的导体路径35v和用于接地的导体路径35r，排列在多层布线基板34的一个表面上用于提供电力的连接焊盘37v和用于接地的连接焊盘37r分别电连接排列在多层布线基板34的另一个表面上用于提供电力的连接焊盘38v和用于接地的连接焊盘38r，导体路径的轮廓为线性。
沿垂直于从排列在多层布线基板34的一个表面上用于提供电力的连接焊盘37v和用于接地的连接焊盘37r向下延伸到多层布线基板34的另一个表面，形成用于提供电路的导体路径35v和用于接地的导体路径35r。通过利用形成在多层布线基板34上的通路制成用于提供电力的导体路径35v和用于接地的导体路径35r。
也就是，多层布线基板34如下组成。在其上形成有布线图形11a的基板芯10的两个表面上，通过绝缘层叠置两层布线图形11b，11c，通过穿过绝缘层的通路16和穿过基板芯10的通路14，布线图形11a，11b，11c相互电连接。当这些通路14，16相互叠置地形成类似柱状时，形成轮廓为线性的用于提供电力的导体路径35v和用于接地的导体路径35r。
以下面的方式形成以上通路14，16。以穿过基板芯10的通孔通路的空心部分用填料21填充的方式形成通路14，以用金属填充形成在绝缘层上通路孔的方式形成通路16。因此，可以将通路16放置在通路14的两个表面上，以便相互叠置的通路形成得类似柱状。
在图1(d)所示的半导体器件中，芯片电容器32排列在垂直于从安装在多层布线基板34的一个表面上的半导体元件31向下延伸到多层布线基板34的另一个表面的平面的方向中。通过沿该垂直面形成的用于提供电力的导体路径35v和用于接地的导体路径35r，半导体元件31和芯片电容器32通过最短的距离相互电连接。
由于以上结构，与图8所示的半导体器件相比，图1(d)所示的半导体器件的优点在于可以尽可能地减小连接半导体元件31和芯片电容器32的导电路径。
因此，可以减小导体路径的电感并显著减少开关噪声的发生。由此，电力可以稳定地提供到半导体元件31。
在这种连接结构中，参考数字39为用于安装的外部连接端的焊料突点。
图1(d)所示的半导体器件在图1(a)到1(c)所示的工艺中制造。
首先，根据图1(a)所示的工艺形成基板芯10。
基板芯10由如玻璃环氧树脂基板的树脂基板或者BT(双马来酰亚胺三嗪)基板组成。当使用比用于基板芯约0.8mm厚的常规树脂基板薄的约0.4mm厚的树脂基板时，可以得到较薄的基板芯10，优选是由于可以减少用于提供电力的导体路径35v的长度以及最后形成用于接地的导体路径35r的长度。
借助钻孔或激光束加工在该树脂基板上已形成多个用于形成通孔通路的多个通孔之后，在包括通孔内壁面的整个树脂基板面上进行无电镀铜。然后，当如此形成的无电镀铜层用做供料层时，进行电解镀铜。
通过将填料21填入通孔通路的中空部分内，在形成有无电镀铜层和电解镀铜层的通孔内壁表面上形成通路14。对于填料21，可以使用如树脂的绝缘材料。此外，可以使用导电树脂材料，其中如金属粒子的导电材料包含在树脂中。这种填料21可以通过丝网印刷法填充在通孔通路的中空部分中。之后，为了平坦填充有填料21的通路14的露出表面，在包括通路14的露出表面的铜层表面上进行抛光。
接下来，在包括填充有填料21的通路14的露出表面的整个表面上，进行无电镀铜和电解镀铜以形成铜层。之后，对铜层进行构图以形成布线图形11a，11a，…。
对于构图方法，可以采用公知的构图方法。例如，可以采用化学腐蚀法，同时使用对涂覆在铜层表面上的光敏抗蚀剂进行曝光和显影形成的抗蚀剂图形作为掩模。
布线图形11a形成在如此得到的基板芯10上通路14的两个端面上，通路16可以叠置在通路14的每个端面上。
在这种连接结构中，图1(a)所示的基板芯10由树脂基板组成。然而，可以使用如比树脂基板更坚硬的高硬度基板例如金属基板进一步减小基板芯10的厚度。此时，优选使用通过绝缘层布线图形形成在金属基板的金属基板芯。
此外，代替无电镀铜的方法，可以采用溅射或直接镀的方法。
接下来，在覆盖其上形成有基板芯10的布线图形11a，11a，…的布线图形形成面的每一个的绝缘层12上，在图1(b)所示的工艺中形成用于形成通路16的通路孔15。
绝缘层12由绝缘树脂制成，例如聚酰亚胺树脂、环氧树脂或聚苯醚树脂。可以通过粘接绝缘树脂制成的绝缘膜或通过施加绝缘树脂形成绝缘层12。
在绝缘层12上形成的通路孔15的底面上，露出布线图形11a。借助照射激光束或腐蚀可以形成该通路孔15。
对于通路孔15，15，…，直接在对应的通路14v或14r的端面上或下形成通路孔15v，其中形成用于形成提供电力的导体路径使用的通路16v，以及通路孔15r，其中形成用于接地的导体路径35r使用的通路16r。
此外，在图1(c)所示的工艺中在覆盖基板芯10上各布线图形形成面的绝缘层12上形成布线图形11b和通路16。
当形成布线图形11b和通路16时，在包括通路孔15，15，…的底面和内壁表面的绝缘层12的整个表面上进行电解镀铜，其中借助无电镀铜形成无电镀铜层用做供料层，由此用铜填充通路孔15，15，…，并形成铜层。
对于这种无电镀铜，优选采用其中阳极和阴极以预定的周期倒置的PR电解镀铜。
如下进行PR电解镀铜。阳极和阴极以预定的周期倒置，在其间正电流将铜填充到通路孔15，15，…内，通过PR，铜层形成在通路孔15，15，…内的无电镀铜层上，使反向电流在与正向电流的流动方向相反的方向中流动。之后，在通路孔15，15，…中的残留部分上进行流动DC电流的DC电解镀铜，由此将铜填充在通路孔内。以此方式，可以形成通路孔16，16，…。优选以上方法是由于通过在预定的时间周期中将金属均匀充分地填充到小直径的凹槽部分中可以形成通路。
接下来，通过公知的方法在绝缘层12的表面上形成的铜层上进行构图，由此形成布线图形11b，11b…。
在以此方式形成的通路16中，将铜填充在通路孔15中。因此，可以在通路16上叠置通路。
此时，代替用铜镀包括通路孔15，15，…的底面和内壁表面的绝缘层12的整个表面的无电镀铜，可以采用溅射或直接镀的方式。
当在绝缘层12上形成布线图形11b，11b…的情况中将绝缘层12的表面机械地或化学地制得粗糙时，可以使绝缘层12和布线图形11b，11b…相互紧密接触。
随后，当重复图1(b)所示以及图1(c)所示的工艺时，可以在形成在基板芯10的两面上形成的布线图形11a上形成多层布线基板34，在多层布线基板34上通过绝缘层叠置布线图形11b，11c…。
在该多层布线基板34上，以下面的方式形成轮廓为线性的用于提供电力的导体路径35v：穿过基板芯10的通路14v和穿过绝缘层的通路16v，16v，…相互叠置形成柱形，以下面的方式形成轮廓为线性用于接地的导体路径35r：穿过基板芯10的通路14v和穿过绝缘层的通路16r，16r，…相互叠置形成柱形。
在如此形成的多层布线基板34上，形成连接半导体元件31的电极端和芯片电容器32的连接焊盘，用于提供电力的连接焊盘37v，38v和用于接地的连接焊盘37r，38r形成在用于提供电力的导体路径35v和用于接地的导体路径35r的端面上。通过与形成布线图形相同的方法形成以上连接焊盘。
除了连接焊盘，用焊料抗蚀剂22涂覆其上形成有连接焊盘及其它的半导体元件安装面和芯片电容器安装面，由此可以保护布线图形11c及其它，然后在连接焊盘上形成焊料突点33，36。
在包括图1(d)所示半导体器件的多层布线基板34上，以穿过绝缘层的通路16v，16r连续地叠置在穿过基板芯10的通路14v，14r上的方式形成用于提供电力的导体路径35v和用于接地的导体路径35r。因此，在叠置通路16的工艺中产生的误差范围内，由此形成的用于提供电力的导体路径35v和用于接地的导体路径35r的线性有些紊乱。
鉴于此，提供一种包括图3(b)所示半导体器件的多层布线基板34。在该多层布线基板34上，用于提供电力的导体路径35v和用于接地的导体路径35r由通路19v，19r组成，通过利用线性穿过基板芯10并且也穿过叠置在基板芯10两面上的多个绝缘层12，12的通孔形成通路19v，19r。因此，当形成用于提供电力的导体路径35v和用于接地的导体路径35r时，可以减少叠置的通路16v，16r的数量。因此，可以尽可能地减少通过叠置通路16v，16r引起的线性波动。
如下制造图3(b)所示半导体器件的多层布线基板34。在要形成通路19v，19r的部分中不形成通孔的基板芯10的两面上，穿过绝缘层12形成预定的布线图形。在此之后，如图3(a)所示，形成穿过基板芯10和绝缘层12，12，…的通孔51v，51r。借助钻孔或激光束加工形成通孔51v，51r。
接下来，通过利用这些通孔51v，51r，以与在图1(a)所示的基板芯10上形成通路14的相同方式形成通路19v，19r。
此外，在通路19v，19r上，形成接触半导体元件的电极端和芯片电容器的焊盘，并形成用于提供电力的导体路径35v和用于接地的导体路径35r。
对于包括图1和3所示半导体器件的多层布线基板34，利用借助钻孔或激光束加工形成的通孔，形成用于提供电力的导体路径35v和用于接地的导体路径35r。
然而，借助钻孔形成微细通孔的直径受到限制。因此，要形成的用于提供电力的导体路径35v的直径和用于接地的导体路径35r的直径受到限制。
此外，当其内形成通孔的芯部件的厚度较大时，有必要使用较大直径的钻，这是由于必须增加钻的机械强度。由此，增加了要形成的钻孔的内直径。
另一方面，当使用激光束加工装置时，其内形成有通孔的芯部件的厚度较小时，可以形成微细的通孔。然而，当其内形成通孔的芯部件的厚度较大时，很难形成微细的通孔。
鉴于此，提供一种包括图5和6所示半导体器件的多层布线基板34。在该多层布线基板34上，使用下文称做基板芯13的叠置的膜型基板芯13，在其上相互叠置多层膜。与其上使用图1和3所示多层布线基板34的基板芯10相比，可以减少如此形成的基板芯13的厚度。因此，借助激光加工等方法可以形成足够微细的通孔。
因此，在图5和6所示的多层布线基板34上，可以形成用于提供电力的导体路径35v和用于接地的导体路径35r，它的密度高于图1和3所示多层布线基板34的密度。
在图4所示的工艺中形成包括图5所示多层布线基板34的基板芯13。
首先，如图4(a)所示，使用由聚酰亚胺树脂制成的膜41，在它的一个表面上粘结有铜箔40，通过在膜41的另一面上的预定位置进行的激光束加工方式形成通路孔45，通路孔45的底部露出铜箔。之后，借助镀覆用如焊料、锡、铅或锌等金属的导电材料47填充如此形成的通路孔45，由此可以形成通路46。此外，用导电材料47例如含有这些金属的金属粒子的导电膏填充如此形成的通路孔45，由此可以形成通路46。然后在铜箔40上进行构图，由此形成布线图形51。如此形成的布线图形51包括形成在通路46端面上的焊盘。
在多层膜上进行形成通路46和布线图形51的一系列操作。以此方式，如图4(b)所示，在其上形成有布线图形51的膜41的一个面上，要形成通路46的预定位置处形成多个膜基板13a，13b，13c。
接下来，叠置膜基板13a，13b，13c并用压力相互热固定，由此形成如图4(c)所示的叠置膜型基板芯13。此时，定位每个基板，以便通过形成柱形的焊盘可以叠置通路46v，46r，并且可以形成线性轮廓的通路。
此时，优选在形成基板芯13的一个最外层的膜基板13c的两个面上形成布线图形51。形成在膜基板13c一面上的布线图形51可以由铜箔40制成，可以下面的方式在膜基板13c的另一个面上形成布线图形51：形成通路46之后，在借助无电镀铜和电解镀铜的方式形成的铜层上进行构图。
在这种连接结构中，在提供有铜箔41的两面上利用膜41形成膜基板13c。
当以与图1(b)所示的相同工艺通过绝缘层12在如此形成的膜型基板芯13的两面上叠置布线图形11b，11c时，可以形成图5所示的多层布线基板34。
此外，当半导体元件31和芯片电容器32安装在多层布线基板34的预定位置时，可以得到图5所示的半导体器件。
在图5所示的半导体器件中，芯片电容器32排列在垂直于半导体元件31的方向中多层布线基板34的另一面上，半导体元件31安装在多层布线基板34的一个表面上。通过用于提供电力的导体路径35v和用于接地的导体路径35r，半导体元件31和芯片电容器32以最短的距离相互电连接。
图4(c)所示的叠置的膜型基板芯13的厚度小于图1和3所示的基板芯10的厚度。因此，可以利用由小直径钻形成的通孔形成通路。
因此，如图6所示，通过绝缘层12在基板芯13的两面上叠置布线图形11b，11c之后，利用借助钻孔形成的通孔形成通路19v，19r。
此时，形成通路19v，19r之后，接触半导体元件31的电极端的连接焊盘37v，37r或者接触芯片电容器32端子的连接焊盘38v，38r形成在通路19v，19r的两个端面上。由于此，可以通过通路19v，19r形成用于提供电力的导体路径35v和用于接地的导体路径35r。
在这种连接结构中，类似的参考符号用于表示图1、3、5和6中类似的部件，这里省略了详细的介绍。
利用穿过多层布线基板34的通孔通路形成包括图3和6所示半导体器件的多层布线基板34的通路19v，19r。然而，可以利用穿过部分基板芯10和绝缘层12，12，…的通孔通路形成通路19v，19r，如图2所示。
包括图1到6所示半导体器件的多层布线基板34可以由陶瓷或玻璃环氧树脂制成的基板芯70组成，如图7所示。
当膜基板17，17，…和保护膜18叠置并热固定到两面上时，可以形成其上提供有图7所示基板芯70的多层布线基板34。
在该基板芯70上，形成通路52v，53r。以导电材料47填充到穿过陶瓷或玻璃环氧树脂制成的基板的通孔内的方式形成这些通路52v，53r。
此外，在各膜基板17，17，…上，形成穿过膜的通路46v，46r，并进一步在膜的一个表面上形成布线图形11。可以按图4(b)所示膜基板13及其它的相同方式形成这些通路和布线图形。
以下面的方式构成保护膜18：由热塑性树脂制成的粘结剂层提供在热塑树脂层的一个表面上，形成其内提供有外部连接端子例如焊料球的通孔18a。
当叠置基板芯70、膜基板17，17，…以及保护膜18并相互热固定时，进行定位以便形成在各膜基板17，17，…上的通路46v，46r以及形成在基板芯10上的通路52v，53r可以线性地位于另一个之上。以此方式，可以通过通路46v，…52v形成用于提供电力的线性导体路径，并且可以通过通路46r，…52r形成用于接地的导体路径。
在如上所述形成的多层布线基板34上，用膜将多层布线图形11叠置在基板芯70的两个表面上。因此，如此形成的布线基板34可以制得比图1到6所示的多层布线基板34薄。因此，可以进一步减小用于提供电力的导体路径35v和用于接地的导体路径35r的长度。
特别是当基板芯10由陶瓷基板组成时，可以增强多层布线基板34的机械强度。
本领域中的技术人员应该理解以上介绍仅涉及公开的发明的一些优选实施例，可以不脱离本发明的精神和范围对本发明进行修改和变形。
例如，可以在本发明的精神和范围内将以上提到的实施例改变成多种实施例。可以使用针例如钉头针代替在各实施例中使用的作为外部连接端的焊料突点。
在本发明的半导体器件中，由于半导体元件和芯片电容器通过线性导体路径相互连接，因此通过最短的距离实现连接并且可以降低它的电感。因此，可以有效地减小开关噪声的发生，并且电力可以稳定地提供到半导体元件。因此，本发明对于高密度地集成元件和增加处理速度非常有效。

Claims (10)

1.一种半导体器件，包括：
多层布线基板，其中多层布线图形层通过绝缘层叠置，所述多层布线基板具有第一半导体元件安装表面和与所述第一表面相对的第二表面；
第一连接焊盘，形成在所述多层布线基板的第一半导体元件安装表面上；
第二连接焊盘，形成在所述多层布线基板的第二表面上；
安装并连接到所述第一连接焊盘的半导体元件；
排列并连接到所述第二连接焊盘的芯片电容器；
包括将电力提供到所述半导体元件的所述芯片电容器的电源电路；以及
将所述第一连接焊盘与所述第二连接焊盘电连接的导体路径，所述导体路径基本上垂直地延伸穿过所述多层布线基板，以将导体路径的长度减到最小，以便芯片电容器位于所述半导体元件的相对侧。
2.根据权利要求1所述的半导体器件，其中所述导体路径包括通路，每个通路穿过用来形成所述多层布线基板的绝缘层。
3.根据权利要求2所述的半导体器件，其中每个所述通路为叠层通路或通孔通路。
4.根据权利要求1所述的半导体器件，其中所述多层布线基板包括：
具有第一和第二表面的基板芯；以及
分别在基板芯的所述第一和第二表面上通过绝缘层叠置的多个布线图形层；以及
穿过所述基板芯的第二通路，用来互连所述布线图形层。
5.根据权利要求1所述的半导体器件，其中所述多层布线基板包括：
具有第一和第二表面的基板芯；以及
分别在基板芯的所述第一和第二表面上通过绝缘层叠置的多个布线图形层；以及
穿过所述基板芯和所述绝缘层的第二通路，用来互连所述布线图形层。
6.一种半导体器件的制造方法，包括以下步骤：
制备多层布线基板，其中多层布线图形层通过绝缘层叠置，所述多层布线基板具有第一和第二表面，在所述第一表面上形成第一连接焊盘，在所述第二表面上形成第二连接焊盘，以及将所述第一连接焊盘与所述第二连接焊盘电连接的导体路径，所述导体路径基本上垂直地穿过所述多层布线基板以将导体路径的长度减到最小；以及
将半导体元件安装并电连接到所述第一连接焊盘，并且还安装芯片电容器并将芯片电容器与所述第二连接焊盘电连接。
7.根据权利要求6所述的方法，其中当叠置所述绝缘层以形成所述多层布线基板时，通过穿过所述各绝缘层的通路形成每个用来电连接所述第一连接焊盘和所述第二连接焊盘的所述导电路径。
8.根据权利要求6所述的方法，其中每个所述通路为叠层通路或通孔通路。
9.根据权利要求6所述的方法，其中所述多层布线基板包括：具有第一和第二表面的基板芯；通过绝缘层分别在基板芯的所述第一和第二表面上叠置的多个布线图形层；以及穿过所述基板芯的第二通路，用来互连所述布线图形层。
10.根据权利要求6所述的方法，其中所述多层布线基板包括：具有第一和第二表面的基板芯；通过绝缘层分别在基板芯的所述第一和第二表面上叠置的多个布线图形层；以及穿过所述基板芯和所述绝缘层的第二通路，用来互连所述布线图形层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433306C (zh) * 2004-06-01 2008-11-12 三洋电机株式会社 元件搭载基板以及使用该基板的半导体装置
CN100452378C (zh) * 2005-01-31 2009-01-14 恩益禧电子股份有限公司 半导体器件
CN103826384A (zh) * 2012-10-18 2014-05-28 英飞凌科技奥地利有限公司 高性能垂直互连
CN108122856A (zh) * 2016-11-29 2018-06-05 京瓷株式会社 半导体元件搭载基板
CN110265368A (zh) * 2012-02-07 2019-09-20 株式会社尼康 拍摄单元及拍摄装置
CN111683471A (zh) * 2019-03-11 2020-09-18 株式会社村田制作所 多层布线基板

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4291615B2 (ja) * 2002-05-28 2009-07-08 株式会社巴川製紙所 光学素子ウエハ及びその製造方法、光学素子の製造方法
JP2005123362A (ja) * 2003-10-16 2005-05-12 Hitachi Ltd 接続用取付基板及びディスクアレイ制御装置の接続用取付基板
JP4343082B2 (ja) * 2003-12-25 2009-10-14 アルプス電気株式会社 電子回路ユニット、及びその製造方法
CN101848597A (zh) * 2004-02-04 2010-09-29 揖斐电株式会社 多层印刷电路板
WO2005076683A1 (ja) 2004-02-04 2005-08-18 Ibiden Co., Ltd. 多層プリント配線板
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
JP2006073593A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 配線基板とそれを用いた半導体装置
JP4584700B2 (ja) 2004-12-17 2010-11-24 新光電気工業株式会社 配線基板の製造方法
JP4649198B2 (ja) 2004-12-20 2011-03-09 新光電気工業株式会社 配線基板の製造方法
JP4491338B2 (ja) * 2004-12-27 2010-06-30 新光電気工業株式会社 半導体装置用基板および半導体装置
JP4351148B2 (ja) 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
JP4343124B2 (ja) * 2005-02-04 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置
US20060220167A1 (en) * 2005-03-31 2006-10-05 Intel Corporation IC package with prefabricated film capacitor
US20070045844A1 (en) * 2005-08-24 2007-03-01 Andry Paul S Alpha particle shields in chip packaging
JP2007180083A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 半導体チップ搭載用基板およびその製造方法
JP4243621B2 (ja) 2006-05-29 2009-03-25 エルピーダメモリ株式会社 半導体パッケージ
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US20090171332A1 (en) * 2007-12-27 2009-07-02 Intuitive Surgical, Inc. Medical device with orientable tip for robotically directed laser cutting and biomaterial application
US8643154B2 (en) * 2011-01-31 2014-02-04 Ibiden Co., Ltd. Semiconductor mounting device having multiple substrates connected via bumps
JP5658640B2 (ja) * 2011-09-12 2015-01-28 ルネサスエレクトロニクス株式会社 半導体装置
TWI480990B (zh) * 2011-11-15 2015-04-11 Xintec Inc 晶片封裝體及其形成方法
US9668345B2 (en) * 2012-03-30 2017-05-30 Hitachi Chemical Company, Ltd. Multilayer wiring board with metal foil wiring layer, wire wiring layer, and interlayer conduction hole
NL2010077C2 (en) 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.
FR3004592B1 (fr) * 2013-04-10 2016-08-05 Brightloop Organe de pilotage d'au moins une diode laser
US9263376B2 (en) * 2013-04-15 2016-02-16 Intel Deutschland Gmbh Chip interposer, semiconductor device, and method for manufacturing a semiconductor device
US9443758B2 (en) * 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
JP2015233041A (ja) * 2014-06-09 2015-12-24 イビデン株式会社 パッケージ基板
JP6329027B2 (ja) * 2014-08-04 2018-05-23 ミネベアミツミ株式会社 フレキシブルプリント基板
JP2016048722A (ja) * 2014-08-27 2016-04-07 イビデン株式会社 フレックスリジッド配線板及び半導体モジュール
US9686862B2 (en) * 2014-09-23 2017-06-20 Finisar Corporation Capacitors for multilayer printed circuit boards
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
EP3855482A4 (en) * 2018-09-19 2021-12-08 Fujitsu Limited ELECTRONIC DEVICE, ELECTRONIC APPARATUS AND DESIGN AID PROCESS FOR AN ELECTRONIC DEVICE

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998047331A1 (fr) * 1997-04-16 1998-10-22 Kabushiki Kaisha Toshiba Tableau de connexions, son procede de fabrication et boitier de semi-conducteur
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6214445B1 (en) * 1998-12-25 2001-04-10 Ngk Spark Plug Co., Ltd. Printed wiring board, core substrate, and method for fabricating the core substrate
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
US6400576B1 (en) * 1999-04-05 2002-06-04 Sun Microsystems, Inc. Sub-package bypass capacitor mounting for an array packaged integrated circuit
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001189234A (ja) * 1999-12-28 2001-07-10 Tdk Corp 積層コンデンサ
US6414850B1 (en) * 2000-01-11 2002-07-02 Cisco Technology, Inc. Method and apparatus for decoupling ball grid array devices
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
US20020086561A1 (en) * 2000-12-12 2002-07-04 Ngk Spark Plug Co., Ltd. Wiring board
US6740411B2 (en) * 2001-02-21 2004-05-25 Ngk Spark Plug Co. Ltd. Embedding resin, wiring substrate using same and process for producing wiring substrate using same
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
US6643916B2 (en) * 2001-05-18 2003-11-11 Hewlett-Packard Development Company, L.P. Method to assemble a capacitor plate for substrate components
US6713860B2 (en) * 2002-02-01 2004-03-30 Intel Corporation Electronic assembly and system with vertically connected capacitors
US6555920B2 (en) * 2001-07-02 2003-04-29 Intel Corporation Vertical electronic circuit package

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433306C (zh) * 2004-06-01 2008-11-12 三洋电机株式会社 元件搭载基板以及使用该基板的半导体装置
US8039948B2 (en) 2004-06-01 2011-10-18 Sanyo Electric Co., Ltd. Device mounting board and semiconductor apparatus using the same
CN100452378C (zh) * 2005-01-31 2009-01-14 恩益禧电子股份有限公司 半导体器件
US7723837B2 (en) 2005-01-31 2010-05-25 Nec Electronics Corporation Semiconductor device
CN110265368A (zh) * 2012-02-07 2019-09-20 株式会社尼康 拍摄单元及拍摄装置
CN110265368B (zh) * 2012-02-07 2024-06-21 株式会社尼康 拍摄单元及拍摄装置
CN103826384A (zh) * 2012-10-18 2014-05-28 英飞凌科技奥地利有限公司 高性能垂直互连
US9867277B2 (en) 2012-10-18 2018-01-09 Infineon Technologies Austria Ag High performance vertical interconnection
CN108122856A (zh) * 2016-11-29 2018-06-05 京瓷株式会社 半导体元件搭载基板
CN111683471A (zh) * 2019-03-11 2020-09-18 株式会社村田制作所 多层布线基板
CN111683471B (zh) * 2019-03-11 2023-11-21 株式会社村田制作所 多层布线基板

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