JP4190269B2 - 素子内蔵基板製造方法およびその装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法およびその装置に関する。
【０００２】
【従来の技術】
プリント基板に形成される配線パターンは、より一層微細化、複雑化する傾向にあり、高精度な配線形成技術が求められている。また、電気機器の小型化および高性能化に伴い、配線基板の多層化も進んでいる。さらには、配線基板の中には、その内部にＩＣチップ、半導体素子、キャパシタ、抵抗等の各種電子部品が埋め込まれたり、キャパシタ、抵抗、インダクタ等の電子部品が作り込まれた基板（以下、「素子内蔵基板」と呼ぶ。）もある（例えば、特許文献１参照）。
【０００３】
単層の素子内蔵基板では各電子部品を２次元的に配置せざるを得ないが、多層の素子内蔵基板の場合は、電子部品の直上の層に別の電子部品を配置するといったように、電子部品を３次元的に効率よく配置することができる（例えば、特許文献２参照）。これにより、単層基板の場合に比べて配線距離をより短くすることも可能であるので、ノイズや浮遊容量に対して強靭であり、かつ高周波対応の基板を実現することも可能である（例えば、特許文献３参照）。
【０００４】
【特許文献１】
特開２０００−３２３６４５号公報
【特許文献２】
特開２００１−１７７０４５号公報
【特許文献３】
特開２００１−１９６５２５号公報
【０００５】
【発明が解決しようとする課題】
一般に配線基板は、配線パターンに関する設計データに基づいて基板を露光し現像することで所望のパターンを基板上に焼き付け、そしてエッチングを施すことで形成される。
【０００６】
特に多層の素子内蔵基板を製造する場合、電子部品の形成、ならびに絶縁層および配線層の物理的な積層の他に、積層された各配線層の間を接続する配線が必要であるので、多層基板の配線形成には特に高精度が要求される。
【０００７】
例えばフォトマスクを使用する従来のフォトリソグラフィーでは、ある層に電子部品を形成する場合、電子部品の基板に対する形成処理および位置決めが正確でないと、その後の露光プロセスを経て形成されるビア（Ｖｉａ）および配線が、電子部品の接続端子とずれてしまうことになる。
【０００８】
図１９は、従来例によるフォトマスクを使ったパターニングと位置ずれを例示する図である。
【０００９】
従来例によるフォトマスクを使ったパターニングでは、設計データに基づいてマスク位置やマスクパターンが決定される。しかし、電子部品を形成する際に、電子部品の基板に対する形成処理および位置決めが正確でなかった場合は、マスク位置と電子部品の形成位置との間に回転ずれθおよび水平方向のずれΔｘおよびΔｙが生じてしまう。
【００１０】
図２０は、素子内蔵基板においてフォトマスクを使用して投影される配線と電子部品との位置関係を例示する図である。図２０において、電子部品の接続端子の設計上の形成位置１０１、すなわち、電子部品の接続端子が本来存在すべき位置は点線で示されている。
【００１１】
電子部品を配線基板に実際に形成させるとき図２０の実線１０２に示される位置にずれてしまった場合、フォトマスクを使用した従来の露光プロセスにより配線１０３を形成すると、配線と電子部品との位置がずれてしまう。
【００１２】
この位置ずれを回避するために、設計データにできるだけ忠実に電子部品を基板に形成することが考えられるが、このような高精度の製造プロセスを実現するには極めてコストがかかる。
【００１３】
また、電子部品が形成された基板を絶縁層で覆ってしまうと電気部品の配置場所の特定も困難となる。したがって、電子部品の形成処理の際に仮にずれやゆがみが生じていたとしてもその後のプロセスは設計データに従って実行せざるを得ないので、結果として不良品を生むことになってしまう。
【００１４】
このように、従来例では絶縁層形成後は電子部品の正確な位置を特定することは困難であるので、特に基板が多層になればなるほど、また、配線が微細になればなるほど、完全な回路基板製作が困難である。
【００１５】
従って本発明の目的は、上記問題に鑑み、電子部品を配線基板内に内蔵した素子内蔵基板を、高精度かつ容易に製造する素子内蔵基板製造方法およびその装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を実現するために、本発明においては、電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法において、まず、個々の基板に形成された電子部品の形成位置の設計上の位置に対する変位を、絶縁層で被覆される前に予め検出しておく。そして、絶縁層に被覆された後の基板の処理に使われる設計データを、上述の変位を用いて動的に補正する。そして、この補正されたデータを用いて、マスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成を行う。
【００１７】
図１は、本発明の素子内蔵基板製造方法のフローチャート（その１）である。
【００１８】
本発明の素子内蔵基板製造方法は、第１の絶縁層で被覆される前の、第１の電子部品の基板面上の実際の形成位置を検出する第１の検出ステップＳ１０１と、第１の電子部品の設計上の形成位置と、第１の電子部品の基板面上の実際の形成位置とのずれを、第１の変位データとして計算して保持する第１の保持ステップＳ１０２と、第１の絶縁層で被覆された後の基板の処理に使われる設計データを、第１の変位データを用いて補正する第１の補正ステップＳ１０３と、を備える。
【００１９】
上述の第１の検出ステップＳ１０１は、第１の絶縁層で被覆される前の、第１の電子部品が形成された基板面を撮像するステップであってもよい。この場合、上述の第１の保持ステップは、第１の電子部品の設計上の形成位置と、撮像して得られた前記基板面に関する第１の画像データから検出された前記第１の電子部品の実際の形成位置とのずれを、第１の変位データとして計算して保持すればよい。
【００２０】
図２は、本発明の素子内蔵基板製造方法のフローチャート（その２）である。
【００２１】
ステップＳ１０３で得られた補正された設計データは、絶縁層で被覆された後の基板に対する種々の処理、例えばビア形成およびマスクレス露光に用いられる。
【００２２】
図２に示すように、本発明の素子内蔵基板製造方法は、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板にビア孔を形成する第１のビア形成ステップＳ１０４と、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板をマスクレス露光する第１のマスクレス露光ステップＳ１０５とをさらに備えてもよい。
【００２３】
上記の処理を繰り返すことで、多層の素子内蔵基板を製造することができる。
【００２４】
図３は、本発明の素子内蔵基板製造方法のフローチャート（その３）である。
【００２５】
ステップＳ１０３で得られた補正された設計データは、インクジェット技術を用いて配線のパターンを直接形成する場合に用いてもよい。
【００２６】
すなわち、図３に示すように、本発明の素子内蔵基板製造方法は、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板にビア孔を形成する第１のビア形成ステップＳ１０４と、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板上にインクジェットで配線のパターンを形成する第１の直接パターニングステップＳ１０６とをさらに備えてもよい。
【００２７】
上記の処理を繰り返すことで、多層の素子内蔵基板を製造することができる。
【００２８】
図４は、本発明の素子内蔵基板製造装置のシステムブロック図（その１）である。
【００２９】
本発明の素子内蔵基板製造装置１は、絶縁層２３で被覆される前の、電子部品２２の基板２１面上の実際の形成位置を検出する検出手段１１と、電子部品２２の設計上の形成位置と、電子部品２２の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する保持手段１２と、絶縁層２３で被覆された後の基板２１の処理に使われる設計データを、変位データを用いて補正する補正手段１３と、を備える。
【００３０】
上述の検出手段１１は、絶縁層２３で被覆される前の、電子部品２２が形成された基板２１面を撮像する撮像手段であってもよい。この場合、上述の保持手段１２は、電子部品２２の設計上の形成位置と、撮像して得られた基板２１面に関する画像データから検出された電子部品２２の実際の形成位置とのずれを、変位データとして計算して保持すればよい。
【００３１】
また、本発明の素子内蔵基板製造装置１は、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板にビア孔２５を形成するビア形成手段１４をさらに備えるのが好ましい。ビア孔２５が形成された後、配線パターン形成用のフォトレジスト層２４が形成される。
【００３２】
また、本発明の素子内蔵基板製造装置１は、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板をマスクレス露光するマスクレス露光手段１５をさらに備えるのが好ましい。
【００３３】
図５は、本発明の素子内蔵基板製造装置のシステムブロック図（その２）である。
【００３４】
本発明の素子内蔵基板製造装置１は、図４に示したマスクレス露光機１５の代わりに、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板上にインクジェットで配線のパターンを形成する直接パターニング手段１６を備えてもよい。
【００３５】
本発明によれば、素子内蔵基板の製造にあたり、基板に電子部品を形成したときに、設計上の形成位置からずれたとしても、そのずれを考慮して基板のその後の処理に用いられる設計データを補正し、補正された設計データに基づいてマスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成を実行するので、電子部品の多少の位置ずれがあっても容易に素子内蔵基板を製造することができ、また、フォトマスクを使用する従来例に比べ歩留まりが飛躍的に向上する。
【００３６】
また、本発明は、例えば回路基板の試作の段階において、本来の設計図は変更せずに回路構成を急遽変更するような場合にも容易に対応可能である。
【００３７】
【発明の実施の形態】
まず、多層の素子内蔵基板の製造に本発明を適応した第１の実施例を説明する。
【００３８】
図６〜１１は、本発明の素子内蔵基板製造方法の第１の実施例を説明する図である。
【００３９】
まず、図６（ａ）に示すように、絶縁層で被覆される前の基板２１の面上に、電子部品２２−１を設計データに従って位置合わせして形成する。
【００４０】
ここで、基板の例としては、ガラスエポキシ基板等がある。また、電子部品の例としては、半導体素子、キャパシタ、抵抗等がある。図６（ａ）では、未だ積層されていない基板の面上に別体の電子部品２２−１を装着して形成した例を示しているが、スパッタリングもしくは蒸着等の薄膜工程により、インダクタ、キャパシタもしくは抵抗等の受動素子（電子部品）を作り込むことで形成してもよく、これについては後述する。
【００４１】
次に、図６（ｂ）に示すように、絶縁層で被覆される前の、電子部品２２−１が面上に形成された基板２１に関し、電子部品２２−１の基板２１面上の実際の形成位置を検出する。そして、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する。この変位データは、個々の基板の個々の電子部品ごとに計算され、保持される。変位データのデータ構造については後述する。
【００４２】
本実施例では、電子部品２２−１の形成位置の検出に、ＣＣＤカメラ等の光学的読取装置（図示せず）を用いる。この場合、光学的読取装置により電子部品２２−１が形成された基板２１の表面を撮像する。撮像して得られた画像データから、基板２１の基準点に対する形成した電子部品２２−１の接続端子の位置を読み取る。そして、設計データからわかる電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを計算する。得られたデータは、変位データとして素子内蔵基板製造装置内の記憶装置（図示せず）に保持する。
【００４３】
なお、本実施例では、電子部品の形成位置を光学的に検出したが、これ以外の方法で検出してもよく、例えば超音波あるいはｘ線等を用いて電子部品の位置を検出してもよい。
【００４４】
また、後述する動的補正を実行可能な変位データの許容値を定めておき、ここで得られた変位データがこの許容値を越えるような場合、不良と判定するような処理をさらに備えてもよい。これにより、動的補正でもっても対応しきれない重大な不良品を完全に排除することができるので、歩留まりをさらに向上させることができる。
【００４５】
続いて、図６（ｃ）に示すように、電子部品２２−１を被覆するよう基板２１上に絶縁層２３−１を形成し、形成した電子部品２２−１を絶縁層２３−１内に埋め込む。絶縁層の例としては、エポキシ、ポリイミド、ポリフェニレンエーテル等の樹脂がある。このような樹脂を塗布したり、フィルム状の樹脂を積層したりすることで絶縁層２３−１を形成する。なお、次に説明する工程でビア孔を露光により形成する場合は、感光性の絶縁樹脂を用いればよい。
【００４６】
次に、図６（ｄ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−１に形成する。ビア孔２５は、電子部品２２−１の電極部分３１が露出するよう形成する。
【００４７】
この段階では既に電子部品２２−１は絶縁層２３−１に埋め込まれているので、上方からは見ることはできない。従来例では、そのまま設計データに基づいてビア孔を形成していた。したがって、従来例では、何らかの原因で電子部品が設計上の形成位置からずれてしまった場合、そのまま設計データに基づいてビア孔を形成しても、電子部品の電極部分を所望どおりに露出させることができないことがあった。
【００４８】
これに対し、本発明によれば、既に図６（ｂ）を参照して既に説明したように、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。本発明では、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応したビア孔２５を形成することができ、したがって電子部品の電極部分を確実に露出させることができる。
【００４９】
なお、ビア孔２５の実際の孔あけ方法としては、レーザによる方法と、露光による方法がある。このうち、レーザによる方法では、ＹＡＧレーザやＣＯ2レーザにより絶縁層にビア孔を形成する。一方、露光による方法では、感光性ポリイミド樹脂等の感光性樹脂を絶縁層に用い、これを露光、現像することでビア孔を形成する。
【００５０】
続いて、図６（ｅ）に示すように、導体層３２を絶縁層２３−１の表面、および、ビア孔２５の内壁面に形成する。この導体層３２は、後の工程で電解めっきを施す際の給電層となる。導体層３２は、例えば無電解めっき、スパッタ、蒸着等により形成する。例えば、無電解めっきの場合は銅を用いて導体層を形成する。また、スパッタの場合は、スパッタによりクロム層を形成し、その上にスパッタにより銅層を形成して導体層とする。クロム層は、絶縁層と銅層との密着層として機能する。一方、銅層は、給電層として用いる場合は電気抵抗を下げる機能を有する。
【００５１】
次に、図７（ａ）に示すように、配線パターン形成用のフォトレジスト層３３を形成する。フォトレジスト層３３は、フォトレジストとなる樹脂を塗布するか、あるいはフォトレジストとなる樹脂フィルムを積層することで形成する。なお、ここではフォトレジストタイプのものを例示したが熱硬化樹脂タイプであってもよい。
【００５２】
続いて、図７（ｂ）に示すように、フォトレジスト層３３を露光する。好適には、マスクレス露光（レーザ露光や電子ビーム露光等の直接露光）により露光する。フォトレジスト層３３がポジ型かネガ型かで露光パターンが逆になる。
【００５３】
この段階も上述の図６（ｄ）の場合同様、電子部品２２−１は絶縁層２３−１に埋め込まれているので、上方からは見ることはできない。従来例では、そのまま設計データに基づいてフォトマスクを形成して露光していた。したがって、従来例では、何らかの原因で電子部品が設計上の形成位置からずれてしまった場合は、電子部品の接続端子の位置に、適切な配線もしくはビアを形成することができない。
【００５４】
これに対し、本発明によれば、既に図６（ｂ）を参照して説明したように、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。本発明では、マスクレス露光を実行する際に必要な設計データを、変位データを用いて動的に補正し、露光位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応させて配線およびビアを形成することができる。なお、補正アルゴリズムの具体例については後述する。
【００５５】
次に、図７（ｃ）に示すように、フォトレジスト層３３を現像し、配線パターン形成部分３４となるフォトレジスト層を除去し、その部分の導体層３２を露出する。
【００５６】
続いて、図７（ｄ）に示すように、配線パターン形成部分３４に、電解めっきにより配線用導体３５を形成する。具体的には、ビア孔２５を充填するよう電解めっきを施す。また、導体層３２（給電層）から給電を行い、電解めっきを施す。ここでは、電解めっきを例えば銅めっきとしたが、その他のめっきであってもよい。
【００５７】
次に、図８（ａ）に示すように、フォトレジスト層を除去する。
【００５８】
続いて、図８（ｂ）に示すように、配線用導体形成部分以外の導体層を、エッチングにより除去し、配線パターンを形成する。
【００５９】
以上で、一層分の絶縁層内に電子部品を内蔵し（埋め込み）、配線パターンを形成する工程が完了する。
【００６０】
続いて、上述した層のさらに上の層の形成について説明する。基本的には上述の工程と同様であるので簡単な説明にとどめるが、ここで、絶縁層に内蔵される電子部品としてＬＣＲなどの受動素子を、スパッタリングもしくは蒸着等の薄膜工程により作り込むことにより形成する場合について簡単に説明する。
【００６１】
図９は、本発明の素子内蔵基板製造方法の第１の実施例において、絶縁層に内蔵されるキャパシタの形成を例示する図である。
【００６２】
図９（ａ）に示すように、下層の絶縁層上（未だ積層されていない１層目の場合は基板上）に配線パターンを形成するとき、同時にキャパシタの下部電極３６を形成する。この下部電極３６は、配線パターンの一部分が平面状の幅広部として形成されたものである。
【００６３】
次いで、図９（ｂ）に示すように、スパッタリングにより、チタン酸ストロンチウム、チタン酸バリウムもしくは酸化タンタル等の強誘電体層３７を形成し、さらに、銅のスパッタリングもしくはめっきにより、上部電極３８を形成する。より詳しく言えば、レジスト層を形成して強誘電体層３７および上部電極３８を形成することになる。これによりキャパシタ３９が作り込まれたことになる。
【００６４】
このように、電子部品としては、ＬＣＲ等の受動素子を作り込み、絶縁層内に内蔵させてもよいが、以降は、別体の電子部品を装着した場合について説明する。
【００６５】
図８（ｃ）に示すように、既に電子部品を内蔵している絶縁層２３−１の面上に、さらなる電子部品２２−２を設計データに従って位置合わせして形成する。
【００６６】
次に、図６（ｂ）を参照して説明したのと同様に、図８（ｄ）に示すように、さらなる絶縁層で被覆される前の、さらなる電子部品２２−２が面上に形成された絶縁層２３−１に関し、電子部品２２−２の絶縁層２３−１面上の実際の形成位置を検出する。そして、電子部品２２−２の設計上の形成位置と、さらなる電子部品２２−２の絶縁層２３−１面上の実際の形成位置とのずれを、変位データとして計算して保持する。
【００６７】
続いて、図１０（ａ）に示すように、電子部品２２−２を被覆するよう絶縁層２３−１上に絶縁層２３−２を形成し、形成した電子部品２２−２を絶縁層２３−２内に埋め込む。
【００６８】
次に、図１０（ｂ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−２に形成する。図６（ｄ）の場合と同様、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。その後、上述したのと同様に、導体層３２の形成、フォトレジスト層３３の形成、マスクレス露光、エッチングなどの各処理を実行することで、図１１（ａ）に示すような２層の素子内蔵基板を生成することができる。
【００６９】
以上の処理を繰り返すことで、多層の素子内蔵基板を作成する。図１１（ｂ）は３層の素子内蔵基板を例示する断面図である。
【００７０】
以上のようにして、多層の素子内蔵基板を高精度に製造することができる。なお、本実施例では、配線パターンの形成方法として、セミアディティブ法を用いた。しかし、これ以外の形成方法を本発明に用いてもよく、例えばサブトラクティブ法あるいはフルアディティブ法を用いてもよい。
【００７１】
次に、多層の素子内蔵基板の製造に本発明を適応した第２の実施例を説明する。
【００７２】
既に図６（ｂ）を参照して説明したように、本発明によれば、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。上述の本発明の第１の実施例では、マスクレス露光を実行する際に必要な設計データを、変位データを用いて動的に補正した。
【００７３】
これに対し、本発明の第２の実施例では、マスクレス露光処理は用いずに、インクジェット技術を用いて配線パターンを直接に形成（パターニング）する。直接パターニングに必要な設計データは上述のように変位データを用いて動的に補正する。すなわち、電子部品２２−１の設計データからのずれに対応させて、インクジェット技術を用いた配線パターン形成を実行する。なお、補正アルゴリズムの具体例については後述する。
【００７４】
インクジェット技術とは、液滴を小さい穴の開いたノズルから吐出する技術である。このインクジェット技術は、一般にプリンタに用いられることが多いが、本実施例のように配線パターンの直接形成に適用する場合は、ノズルから吐出する液滴を金属微粒子を含む液体や金属酸化物材料とすればよい。なお、インクジェット技術は、電圧を加えると変形する圧電素子を使い、瞬間的にインク室の液圧を高めることでノズルから液滴を押し出すピエゾ式と、ヘッドに取り付けたヒータによって、液体内に気泡を発生させ、液体を押し出すサーマル式とに大別されるが、どちらの場合も本発明に適用可能である。
【００７５】
第１の実施例で説明したように動的に補正された設計データは、インクジェット装置用の入力データに変換されて用いられる。
【００７６】
インクジェット技術なら、金属の微粒子を噴射することで配線幅が例えば１０μｍ以下の微細配線も可能である。したがって、半導体パッケージの小型化が促進される。
【００７７】
また、基板上に種々の材料を噴射することができるので、キャパシタ、抵抗あるいはインダクタなどの機能を持つ素子を基板上に自由に作り込むことができる。例えば、配線を形成する場合は金属微粒子を含む液体を、キャパシタを形成する場合は金属酸化物材料をインクジェットで飛ばすなど、形成する要素に応じて吐出する材料を使い分ければよい。また、吐出する材料の大きさを小さくすればするほどインクジェット装置で吐出する金属粒子の量を安定化できるので、形成される配線の抵抗値のバラツキを低減することができる。
【００７８】
図１２および１３は、本発明の素子内蔵基板製造方法の第２の実施例を説明する図である。
【００７９】
まず、図１２（ａ）に示すように、絶縁層で被覆される前の基板２１上もしくは下層の絶縁層の面上に、電子部品２２−１を設計データに従って位置合わせして形成する。電子部品の例としては、半導体素子、キャパシタ、抵抗等がある。図１２（ａ）では、基板の面上に別体の電子部品２２−１を装着して形成した例を示しているが、基板上に種々の材料をインクジェットで噴射することによって、キャパシタ、抵抗あるいはインダクタなどの機能を持つ素子を基板上に作り込んでもよい。なお、絶縁層は、絶縁樹脂フィルムの積層、あるいは絶縁樹脂の塗布などにより形成すればよい。
【００８０】
次に、図１２（ｂ）に示すように、電子部品２２−１が面上に形成された基板２１に関し、電子部品２２−１の基板２１面上の実際の形成位置を検出する。そして、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する。この変位データは、個々の基板の個々の電子部品ごとに計算され、保持される。
【００８１】
本実施例では、上述の第１の実施例と同様に、電子部品２２−１の形成位置の検出に、ＣＣＤカメラ等の光学的読取装置（図示せず）を用いる。この場合、光学的読取装置により電子部品２２−１が形成された基板２１の表面を撮像する。撮像して得られた画像データから、基板２１の基準点に対する形成した電子部品２２−１の接続端子の位置を読み取る。そして、設計データからわかる電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを計算する。得られたデータは、変位データとして素子内蔵基板製造装置内の記憶装置（図示せず）に保持する。これに関する変形例は、上述の第１の実施例と同様である。
【００８２】
次に、図１２（ｃ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−１に形成する。本実施例では、上述の第１の実施例と同様に絶縁層を形成し、その後、レーザ加工によりビア孔を形成する。なお、ビア孔形成の別の方法として、ビア孔となるべき位置を避けるようにして絶縁性樹脂をインクジェット装置で吐出するようにしてもよい。この方法によれば、絶縁層の形成とビア孔の形成とを同時に行うことができる。
【００８３】
本実施例では、図１２（ｃ）に示すように、電子部品２２−１の電極部分３１が露出するよう、例えばレーザを用いて開口を形成する。本実施例では、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持しているので、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応したビア孔２５を形成することができ、したがって電子部品の電極部分を確実に露出させることができる。
【００８４】
続いて、図１２（ｄ）に示すように、配線パターン３２となる金属微粒子を、インクジェット装置を用いて吐出する。なお、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持しているのでは、インクジェット処理を実行する際に必要な設計データは、変位データを用いて動的に補正する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応させて配線パターン３２を形成することができる。
【００８５】
以上で、一層分の絶縁層内に電子部品を内蔵し（埋め込み）、配線パターンを形成する工程が完了する。
【００８６】
次に、電子部品として、受動素子であるキャパシタを基板内に作り込む場合を、図１３を用いて説明する。
【００８７】
図１３（ａ）に示すように、受動素子の下部電極３６となる部分を有する配線パターン３５を、インクジェット装置を用いて形成する。
【００８８】
次いで、図１３（ｂ）に示すように、チタン酸ストロンチウム、チタン酸バリウムもしくは酸化タンタル等の強誘電体粒子をインクジェット装置を用いて吐出し、強誘電体層３７を形成する。そしてインクジェット装置を用いて銅を吐出し、上部電極３８を形成する。これによりキャパシタ３９が作り込まれたことになる。
【００８９】
このように、本発明の第２の実施例によれば、インクジェット技術で配線や受動部品を基板上に直接形成できるので、必要な製品を、必要なときに、必要な量だけ生産することがさらに容易となる。
【００９０】
また、リソグラフィ工程やエッチング工程を使わずに配線を形成することができるので、回路基板の製造に要する時間が大幅に短縮できる。そして、回路基板の仕様変更が容易であるので、製造する回路基板を変更するときにかかる時間やコストを大幅に低減できる。さらには、配線形成と同時に受動部品の一部も作り込めるので受動部品の実装時間を省ける。設計終了後にすぐに試作品を作ることも容易である。また例えば、回路基板の仕様の変更も、製造ラインを止めることなく、また、受動部品を別個に準備することなく、容易に実現可能である。
【００９１】
次に、上述の第１および第２の実施例に関して説明した設計データの具体的な補正アルゴリズムについて説明する。
【００９２】
ここでは、第１の実施例で説明したマスクレス露光に用いられる設計データの動的補正について例示するが、ビア形成に用いられる設計データの動的補正、および第２の実施例で説明したインクジェット技術を用いた配線パターンの形成であっても原理は同じである。なお、インクジェット技術を用いた配線パターンの形成の場合は、下記「露光エリアＥＡ」は、「配線パターンが形成されるエリア」となる。
【００９３】
図１４は、変位データのデータベース構造を説明する図である。
【００９４】
ＥＡを露光エリア、ＤＤＢを設計データを格納したデータベース、ＢＤＢを設計データからの変位情報である変位データを格納したデータベースとする。
【００９５】
基板識別データは、何枚目の基板であったかというような基板の識別情報に関するデータである。
【００９６】
素子識別データは、電子部品の種類および該電子部品が基板上の形成位置など電子部品の識別情報に関するデータである。
【００９７】
端子識別データは、電子部品のどの端子かを示すデータである。
【００９８】
そして、Ｐ、Ｑ、θ、ΔｘおよびΔｙは、電子部品の端子の種々の幾何学的情報に関するデータである。Ｐは、電子部品の端子の設計上の位置および形状を示す図形オブジェクトである。Ｑは、上述の検出手段によって検出された、実際に形成された電子部品の端子の位置および形状を示す図形オブジェクトである。θは、形成された電子部品の回転ずれ量に関するデータである。Δｘは、形成された電子部品のｘ方向のずれ量に関するデータである。Δｙは、形成された電子部品のｙ方向のずれ量に関するデータである。
【００９９】
これらから、「Ｑ＝Ｐ（θ，Δｘ，Δｙ）を満たす（θ，Δｘ，Δｙ）が存在する。」という関係式が成り立つ。換言すれば、Ｐにθ，ΔｘおよびΔｙを与えればＱが得られるということである。
【０１００】
Ｌを、結線のラインの図形オブジェクトとする。そして、ｌｓを、電子部品の端子側でないＬの端点とし、ｌｔを、電子部品の端子側のＬの端点とする。すなわち、Ｌは、電子部品の端子側でない端点ｌｓから端子側の端点ｌｔへの結線に用いられる。
【０１０１】
Ｐと交差するＬの集合をＳ（Ｐ）とする。すなわち、Ｓ（Ｐ）＝｛Ｌｉ，…，Ｌｊ｝である。また、Ｑと交差するＬの集合をＵ（Ｑ）とする。すなわち、Ｕ（Ｑ）＝｛Ｌｉ，…，Ｌｊ｝である。ここで、ｉ、ｊは整数である。
【０１０２】
Ｐの集合を｛Ｐ｝とし、Ｑの集合を｛Ｑ｝とし、Ｌの集合を｛Ｌ｝とする。また、φを空集合とする。
【０１０３】
図１５は、補正前の電子部品の端子と配線との位置関係を例示する図であり、図１６は、図１５で示された位置関係の補正後を例示する図である。
【０１０４】
図１５において、電子部品の端子の設計データ上の位置をＰ１、Ｐ２、Ｐ３およびＰ４、電子部品の端子が実際に形成された位置をＱ１、Ｑ２、Ｑ３およびＱ４とする。また、設計データ中の結線のラインをＬ１、Ｌ２、Ｌ３およびＬ４、電子部品の端子側のＬの端点をｌｔ１、ｌｔ２、ｌｔ３およびｌｔ４、端子側でないＬの端点をｌｓ１、ｌｓ２、ｌｓ３およびｌｓ４とする。
【０１０５】
今、設計データ上では、露光エリアＥＡにおいて、マスクレス露光処理により、端点ｌｓ１は、電子部品の端子の位置Ｐ１にある端点ｌｔ１とＬ１で結線され、端点ｌｓ２は、電子部品の端子の位置Ｐ２にある端点ｌｔ２とＬ２で結線され、端点ｌｓ３は、電子部品の端子の位置Ｐ３にある端点ｌｔ３とＬ３で結線され、端点ｌｓ４は、電子部品の端子の位置Ｐ４にある端点ｌｔ４とＬ４で結線されるものとする。
【０１０６】
ここで、図１５では、電子部品を基板面上に形成する際、電子部品の端子の設計上の位置Ｐ１、Ｐ２およびＰ３の位置からのずれがそれぞれＱ１、Ｑ２およびＱ３の位置になったとする。また、電子部品の端子Ｐ４についてはずれが生じなかったものとする。
【０１０７】
電子部品の形成の際にずれが生じていたにもかかわらず、設計データを補正せずにそのまま設計データを用いてマスクレス露光をしようとする場合、電子部品の端子の設計上および実際の位置と、結線される配線ラインとは次のような位置関係となる。
【０１０８】
まず、図１５に示すように、Ｌ１に関して言えば、設計データ中の端点ｌｔ１は、電子部品の設計上の端子の位置Ｐ１に形成されるので、電子部品の端子が実際に形成された位置Ｑ１からはずれてしまう。すなわち、Ｓ（Ｐ１）＝｛Ｌ１｝、Ｕ（Ｑ１）＝｛φ｝となる。
【０１０９】
次に、Ｌ２に関して言えば、設計データ中の端点ｌｔ２の位置は、電子部品の設計上の端子の位置Ｐ２に形成されるので、電子部品の端子が実際に形成された位置Ｑ２からはずれてしまう。すなわち、Ｓ（Ｐ２）＝｛Ｌ２｝、Ｕ（Ｑ２）＝｛φ｝となる。
【０１１０】
さらに、Ｌ３に関して言えば、設計データ中の端点ｌｔ３の位置は、電子部品の設計上の端子の位置Ｐ３に形成されるので、電子部品の端子が実際に形成された位置Ｑ３からはずれてしまう。また、Ｑ３はＬ４と交差してしまうので、Ｓ（Ｐ３）＝｛Ｌ３｝、Ｕ（Ｑ３）＝｛Ｌ４｝となる。
【０１１１】
また、Ｌ４に関して言えば、電子部品の設計上の端子の位置Ｐ４が、実際に形成された位置Ｑ４と一致しているので、設計データ中の端点ｌｔ４は、電子部品が実際に形成された位置に形成される。しかし、ラインＬ４は別の電子部品が実際に形成された位置Ｑ３と交差してしまう。すなわち、Ｓ（Ｐ４）＝｛Ｌ４｝、Ｕ（Ｑ４）＝｛Ｌ４｝となる。
【０１１２】
このように、設計データを補正せずにそのまま露光すると、形成された電子部品の端子の位置が設計データからずれていた場合は、配線ラインが設計図どおりに電子部品の端子と結線されなかったり、もしくは、別の電子部品の端子位置と交差してしまうというエラーが発生する。
【０１１３】
そこで、本発明では、既に説明したように、絶縁層で基板が被覆される前に予め計算し保持してあった電子部品の変位データ（すなわち設計データに対するずれ）を用いて設計データを動的に補正し、この補正されたデータを用いてマスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成などのその後の処理を実行する。
【０１１４】
この補正アルゴリズムは、電子部品の位置ずれの状況に応じたものとなる。
【０１１５】
第１の補正アルゴリズムでは、露光エリアＥＡ内において、電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれて配線ラインの電子部品側の端子から外れてしまった場合、配線ラインが設計図どおりに電子部品の端子と結線されるようにするために、配線ラインＬの電子部品側の端子ｌｔを、電子部品の端子が実際に形成された位置にずれるように設計データを補正する。例えば図１６に示すように、電子部品が実際に形成された位置に、端点ｌｔ１’、ｌｔ２’およびｌｔ３’を設ける。
【０１１６】
第２の補正アルゴリズムでは、露光エリアＥＡ内において、形成された電子部品の端子の位置が設計データからずれて、当該電子部品の結線に用いられる配線ラインが別の電子部品の端子と交差してしまった場合は、当該配線ラインを迂回させるために屈曲点を新たに設けたり、ラインの幅を増減したりするような補正を行う。例えば図１６に示すように、ｌｔ４の位置はそのままに、新たに屈曲点ｌｔ４’を設け、ラインＬ４およびＬ４’で結線する。なお、このとき、設計の際に意図したｌｓ４とｌｔ４との間の電気的長さをできるだけ維持するためにラインの幅を調節してもよい。
【０１１７】
あるいはまた、上述のようなエラーが生じた場合は、マスクレス露光もしくはビア形成処理そのものを停止し、エラーの発生を製造ラインの管理者等に通知するようにしてもよい。
【０１１８】
またあるいは、本発明を、例えば素子内蔵基板の試作の段階において、本来の設計図は変更せずに回路構成を急遽変更するような場合に適用してもよい。
【０１１９】
例えば、素子内蔵基板の回路変更により、配線パターンが変更された場合は、対応するように補正して配線形成するようにしてもよい。
【０１２０】
また例えば、素子内蔵基板の回路変更により、ある電子部品が不要となった場合は、その電子部品の接続を配線上から省くように補正して配線形成するようにしてもよい。
【０１２１】
また例えば、素子内蔵基板の回路変更により、新たに電子部品（例えばチップキャパシタ）が追加される場合、新たな電子部品を接続するためのパットを有するように補正して配線形成するようにしてもよい。
【０１２２】
図１７および１８は、設計データの具体的な補正処理の流れを示すフローチャートである。
【０１２３】
ここでは、第１の実施例で説明したマスクレス露光に用いられる設計データの動的補正について説明するが、ビア形成に用いられる設計データの動的補正、および第２の実施例で説明したインクジェット技術を用いた配線パターンの形成についても原理は同じである。なお、インクジェット技術を用いた配線パターンの形成の場合は、下記「露光エリアＥＡ」は、「配線パターンが形成されるエリア」となる。
【０１２４】
以下に説明する設計データの動的補正は、個々の基板において露光エリアＥＡごとに繰り返す（Ｓ２００〜Ｓ２５０）。
【０１２５】
まず、図１７のステップＳ２０１において、露光エリアＥＡを決定する。ここでは、決定した露光エリアＥＡをこれからマスクレス露光処理するために、基板を載せるステージおよび露光ヘッドの機械的移動も行われる。
【０１２６】
続いて、ステップＳ２０２において、露光エリアＥＡに含まれるラインの図形オブジェクトを、設計データを格納したデータベースＤＤＢより抽出する。抽出された結果を｛Ｌ｝とする。
【０１２７】
次に、ステップＳ２０３において、露光エリアＥＡに含まれる電子部品の端子の図形オブジェクトを、設計データからの変位情報を格納したデータベースＢＤＢより抽出する。抽出された結果を｛Ｐ｝とする。
【０１２８】
次いで、ステップＳ２０４において、露光エリアＥＡに含まれる電子部品の端子の変位を含む図形オブジェクトを、設計データからの変位情報を格納したデータベースＢＤＢより抽出する。抽出された結果を｛Ｑ｝とする。
【０１２９】
続いて、全てのＰ∈｛Ｐ｝に対して（Ｓ３００〜Ｓ３５０）、ステップＳ３０１において、Ｐと交差するＬを検索する。検索した結果をＳ（Ｐ）とする。
【０１３０】
次いで、ステップＳ３０２において、Ｐに対応するＱと交差するＬを検索する。検索した結果をＵ｛Ｑ｝とする。
【０１３１】
続いて、全てのＬ∈Ｕ｛Ｑ｝に対して（Ｓ４００〜Ｓ４５０）、ステップＳ４０１において、ＬがＳ（Ｐ）に含まれるか判定する。ＬがＳ（Ｐ）に含まれない場合は、本来Ｐと接続すべき配線以外との交差が検出されたことになるので、ステップＳ４０２において、図１５および１６を参照して説明した第２の補正アルゴリズムを実行し、後述するステップＳ５０２へ進む。あるいは、処理そのものを停止してもよい。
【０１３２】
ＬがＳ（Ｐ）に含まれる場合は、全てのＬ∈Ｓ｛Ｐ｝に対して（Ｓ５００〜Ｓ５５０）、図１５および１６を参照して説明した第１の補正アルゴリズムを実行する（Ｓ５０１）。すなわち、Ｌの電子部品の端子側の端点ｌｔを（θ、Δｘ、ΔＹ）で変位させ、ｌｔ’とする。そして、ｌｓとｌｔ’とを端点とする図形オブジェクトを新たにＬ’とする。
【０１３３】
ステップＳ５０２では、上述のようにして動的にそれぞれ補正された設計データを、マスクレス露光機の入力データに変換する。
【０１３４】
以上のようにして、設計データを動的に補正し、このデータをマスクレス露光に用いる。なお、ビア形成もしくはインクジェット技術を用いた配線パターンの形成に用いられる設計データの動的補正についても同様である。例えばインクジェット技術を用いた配線パターン形成の場合は、上述のようにして動的に補正された設計データを、インクジェット装置の入力データに変換すればよい。
【０１３５】
上述の各実施例では、電子部品の実際の形成もしくは搭載位置が、設計上の形成もしくは搭載位置からずれた場合に本発明を適用した例を示した。すなわち、電子部品の実際の形成もしくは搭載位置と設計上の形成もしくは搭載位置との差異のみを考慮して設計データを補正した。この変形例として、本発明を、製作中に生じた基板もしくは電子部品のゆがみに対応して、設計データを動的に補正するようにしてもよい。この場合、電子部品の形成もしくは搭載位置のみならず、形成もしくは搭載した電子部品の形状をも計測し、その結果に応じた設計データの補正を実行するようにすればよい。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、素子内蔵基板の製造にあたり、基板に電子部品を形成したときに、設計上の形成位置からずれたとしても、そのずれを考慮して基板のその後の処理に用いられる設計データを補正し、補正された設計データに基づいてビア形成、マスクレス露光、インクジェット技術を用いた配線パターンの形成を実行するので、電子部品の多少の位置ずれがあっても容易に、かつ安定して素子内蔵基板を製造することができる。
【０１３７】
また、本発明によれば、マスクレス露光処理、ビア形成処理およびインクジェット技術を用いた配線パターンの形成処理に必要な設計データを、基板ごと、電子部品ごと、およびその端子ごとに動的に補正することができるので、常に最適な露光処理、ビア形成処理およびインクジェット技術を用いた配線パターンの形成処理を実現可能である。特に、基板が多層になっても、また、配線が微細になっても、高精度にこれらの処理を実現するができる。例えば、多層の素子内蔵基板において、ノイズ低減の観点から電源ラインの直上の層にデカップリングキャパシタを配置したい場合など、本発明を適用することで利益を享受できる機会は非常に多い。
【０１３８】
また、フォトマスクを使用する従来例に比べて歩留まりが飛躍的に向上し、またフォトマスクを製造する必要もないので製造コストが削減できる。
【０１３９】
さらに、本発明では、絶縁層で被覆される前の電子部品の実際の形成位置を検出するので、この段階で得られた変位データが、動的補正を実行可能な変位データの許容値を越えるような場合に不良と判定するような処理をさらに備えれば、動的補正でもっても対応しきれない重大な不良品を排除することができるので、歩留まりをさらに向上させることができる。
【図面の簡単な説明】
【図１】本発明の素子内蔵基板製造方法のフローチャート（その１）である。
【図２】本発明の素子内蔵基板製造方法のフローチャート（その２）である。
【図３】本発明の素子内蔵基板製造方法のフローチャート（その３）である。
【図４】本発明の素子内蔵基板製造装置のシステムブロック図（その１）である。
【図５】本発明の素子内蔵基板製造装置のシステムブロック図（その２）である。
【図６】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その１）である。
【図７】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その２）である。
【図８】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その３）である。
【図９】本発明の素子内蔵基板製造方法の第１の実施例において、絶縁層に内蔵されるキャパシタの形成を例示する図である。
【図１０】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その４）である。
【図１１】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その５）である。
【図１２】本発明の素子内蔵基板製造方法の第２の実施例を説明する図（その１）である。
【図１３】本発明の素子内蔵基板製造方法の第２の実施例を説明する図（その２）である。
【図１４】変位データのデータベース構造を説明する図である。
【図１５】補正前の電子部品の端子と配線との位置関係を例示する図である。
【図１６】図１５で示された位置関係の補正後を例示する図である。
【図１７】設計データの具体的な補正処理の流れを示すフローチャート（その１）である。
【図１８】設計データの具体的な補正処理の流れを示すフローチャート（その２）である。
【図１９】従来例によるフォトマスクを使ったパターニングと位置ずれを例示する図である。
【図２０】素子内蔵基板においてフォトマスクを使用して描画される配線と電子部品との位置関係を例示する図である。
【符号の説明】
１…素子内蔵基板製造装置
１１…検出手段
１２…保持手段
１３…補正手段
１４…ビア形成手段
１５…マスクレス露光手段
１６…直接パターニング手段
２１…基板
２２…電子部品
２３…絶縁層
２４…フォトレジスト
２５…ビア孔
３１…電子部品の電極部分
３２…導体層
３３…フォトレジスト層
３４…配線パターン形成部分
３５…配線用導体
【発明の属する技術分野】
本発明は、電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法およびその装置に関する。
【０００２】
【従来の技術】
プリント基板に形成される配線パターンは、より一層微細化、複雑化する傾向にあり、高精度な配線形成技術が求められている。また、電気機器の小型化および高性能化に伴い、配線基板の多層化も進んでいる。さらには、配線基板の中には、その内部にＩＣチップ、半導体素子、キャパシタ、抵抗等の各種電子部品が埋め込まれたり、キャパシタ、抵抗、インダクタ等の電子部品が作り込まれた基板（以下、「素子内蔵基板」と呼ぶ。）もある（例えば、特許文献１参照）。
【０００３】
単層の素子内蔵基板では各電子部品を２次元的に配置せざるを得ないが、多層の素子内蔵基板の場合は、電子部品の直上の層に別の電子部品を配置するといったように、電子部品を３次元的に効率よく配置することができる（例えば、特許文献２参照）。これにより、単層基板の場合に比べて配線距離をより短くすることも可能であるので、ノイズや浮遊容量に対して強靭であり、かつ高周波対応の基板を実現することも可能である（例えば、特許文献３参照）。
【０００４】
【特許文献１】
特開２０００−３２３６４５号公報
【特許文献２】
特開２００１−１７７０４５号公報
【特許文献３】
特開２００１−１９６５２５号公報
【０００５】
【発明が解決しようとする課題】
一般に配線基板は、配線パターンに関する設計データに基づいて基板を露光し現像することで所望のパターンを基板上に焼き付け、そしてエッチングを施すことで形成される。
【０００６】
特に多層の素子内蔵基板を製造する場合、電子部品の形成、ならびに絶縁層および配線層の物理的な積層の他に、積層された各配線層の間を接続する配線が必要であるので、多層基板の配線形成には特に高精度が要求される。
【０００７】
例えばフォトマスクを使用する従来のフォトリソグラフィーでは、ある層に電子部品を形成する場合、電子部品の基板に対する形成処理および位置決めが正確でないと、その後の露光プロセスを経て形成されるビア（Ｖｉａ）および配線が、電子部品の接続端子とずれてしまうことになる。
【０００８】
図１９は、従来例によるフォトマスクを使ったパターニングと位置ずれを例示する図である。
【０００９】
従来例によるフォトマスクを使ったパターニングでは、設計データに基づいてマスク位置やマスクパターンが決定される。しかし、電子部品を形成する際に、電子部品の基板に対する形成処理および位置決めが正確でなかった場合は、マスク位置と電子部品の形成位置との間に回転ずれθおよび水平方向のずれΔｘおよびΔｙが生じてしまう。
【００１０】
図２０は、素子内蔵基板においてフォトマスクを使用して投影される配線と電子部品との位置関係を例示する図である。図２０において、電子部品の接続端子の設計上の形成位置１０１、すなわち、電子部品の接続端子が本来存在すべき位置は点線で示されている。
【００１１】
電子部品を配線基板に実際に形成させるとき図２０の実線１０２に示される位置にずれてしまった場合、フォトマスクを使用した従来の露光プロセスにより配線１０３を形成すると、配線と電子部品との位置がずれてしまう。
【００１２】
この位置ずれを回避するために、設計データにできるだけ忠実に電子部品を基板に形成することが考えられるが、このような高精度の製造プロセスを実現するには極めてコストがかかる。
【００１３】
また、電子部品が形成された基板を絶縁層で覆ってしまうと電気部品の配置場所の特定も困難となる。したがって、電子部品の形成処理の際に仮にずれやゆがみが生じていたとしてもその後のプロセスは設計データに従って実行せざるを得ないので、結果として不良品を生むことになってしまう。
【００１４】
このように、従来例では絶縁層形成後は電子部品の正確な位置を特定することは困難であるので、特に基板が多層になればなるほど、また、配線が微細になればなるほど、完全な回路基板製作が困難である。
【００１５】
従って本発明の目的は、上記問題に鑑み、電子部品を配線基板内に内蔵した素子内蔵基板を、高精度かつ容易に製造する素子内蔵基板製造方法およびその装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を実現するために、本発明においては、電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法において、まず、個々の基板に形成された電子部品の形成位置の設計上の位置に対する変位を、絶縁層で被覆される前に予め検出しておく。そして、絶縁層に被覆された後の基板の処理に使われる設計データを、上述の変位を用いて動的に補正する。そして、この補正されたデータを用いて、マスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成を行う。
【００１７】
図１は、本発明の素子内蔵基板製造方法のフローチャート（その１）である。
【００１８】
本発明の素子内蔵基板製造方法は、第１の絶縁層で被覆される前の、第１の電子部品の基板面上の実際の形成位置を検出する第１の検出ステップＳ１０１と、第１の電子部品の設計上の形成位置と、第１の電子部品の基板面上の実際の形成位置とのずれを、第１の変位データとして計算して保持する第１の保持ステップＳ１０２と、第１の絶縁層で被覆された後の基板の処理に使われる設計データを、第１の変位データを用いて補正する第１の補正ステップＳ１０３と、を備える。
【００１９】
上述の第１の検出ステップＳ１０１は、第１の絶縁層で被覆される前の、第１の電子部品が形成された基板面を撮像するステップであってもよい。この場合、上述の第１の保持ステップは、第１の電子部品の設計上の形成位置と、撮像して得られた前記基板面に関する第１の画像データから検出された前記第１の電子部品の実際の形成位置とのずれを、第１の変位データとして計算して保持すればよい。
【００２０】
図２は、本発明の素子内蔵基板製造方法のフローチャート（その２）である。
【００２１】
ステップＳ１０３で得られた補正された設計データは、絶縁層で被覆された後の基板に対する種々の処理、例えばビア形成およびマスクレス露光に用いられる。
【００２２】
図２に示すように、本発明の素子内蔵基板製造方法は、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板にビア孔を形成する第１のビア形成ステップＳ１０４と、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板をマスクレス露光する第１のマスクレス露光ステップＳ１０５とをさらに備えてもよい。
【００２３】
上記の処理を繰り返すことで、多層の素子内蔵基板を製造することができる。
【００２４】
図３は、本発明の素子内蔵基板製造方法のフローチャート（その３）である。
【００２５】
ステップＳ１０３で得られた補正された設計データは、インクジェット技術を用いて配線のパターンを直接形成する場合に用いてもよい。
【００２６】
すなわち、図３に示すように、本発明の素子内蔵基板製造方法は、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板にビア孔を形成する第１のビア形成ステップＳ１０４と、第１の補正ステップＳ１０３で補正された設計データに基づいて、第１の絶縁層で被覆された基板上にインクジェットで配線のパターンを形成する第１の直接パターニングステップＳ１０６とをさらに備えてもよい。
【００２７】
上記の処理を繰り返すことで、多層の素子内蔵基板を製造することができる。
【００２８】
図４は、本発明の素子内蔵基板製造装置のシステムブロック図（その１）である。
【００２９】
本発明の素子内蔵基板製造装置１は、絶縁層２３で被覆される前の、電子部品２２の基板２１面上の実際の形成位置を検出する検出手段１１と、電子部品２２の設計上の形成位置と、電子部品２２の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する保持手段１２と、絶縁層２３で被覆された後の基板２１の処理に使われる設計データを、変位データを用いて補正する補正手段１３と、を備える。
【００３０】
上述の検出手段１１は、絶縁層２３で被覆される前の、電子部品２２が形成された基板２１面を撮像する撮像手段であってもよい。この場合、上述の保持手段１２は、電子部品２２の設計上の形成位置と、撮像して得られた基板２１面に関する画像データから検出された電子部品２２の実際の形成位置とのずれを、変位データとして計算して保持すればよい。
【００３１】
また、本発明の素子内蔵基板製造装置１は、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板にビア孔２５を形成するビア形成手段１４をさらに備えるのが好ましい。ビア孔２５が形成された後、配線パターン形成用のフォトレジスト層２４が形成される。
【００３２】
また、本発明の素子内蔵基板製造装置１は、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板をマスクレス露光するマスクレス露光手段１５をさらに備えるのが好ましい。
【００３３】
図５は、本発明の素子内蔵基板製造装置のシステムブロック図（その２）である。
【００３４】
本発明の素子内蔵基板製造装置１は、図４に示したマスクレス露光機１５の代わりに、補正手段１３によって補正された設計データに基づいて、絶縁層２３で被覆された基板上にインクジェットで配線のパターンを形成する直接パターニング手段１６を備えてもよい。
【００３５】
本発明によれば、素子内蔵基板の製造にあたり、基板に電子部品を形成したときに、設計上の形成位置からずれたとしても、そのずれを考慮して基板のその後の処理に用いられる設計データを補正し、補正された設計データに基づいてマスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成を実行するので、電子部品の多少の位置ずれがあっても容易に素子内蔵基板を製造することができ、また、フォトマスクを使用する従来例に比べ歩留まりが飛躍的に向上する。
【００３６】
また、本発明は、例えば回路基板の試作の段階において、本来の設計図は変更せずに回路構成を急遽変更するような場合にも容易に対応可能である。
【００３７】
【発明の実施の形態】
まず、多層の素子内蔵基板の製造に本発明を適応した第１の実施例を説明する。
【００３８】
図６〜１１は、本発明の素子内蔵基板製造方法の第１の実施例を説明する図である。
【００３９】
まず、図６（ａ）に示すように、絶縁層で被覆される前の基板２１の面上に、電子部品２２−１を設計データに従って位置合わせして形成する。
【００４０】
ここで、基板の例としては、ガラスエポキシ基板等がある。また、電子部品の例としては、半導体素子、キャパシタ、抵抗等がある。図６（ａ）では、未だ積層されていない基板の面上に別体の電子部品２２−１を装着して形成した例を示しているが、スパッタリングもしくは蒸着等の薄膜工程により、インダクタ、キャパシタもしくは抵抗等の受動素子（電子部品）を作り込むことで形成してもよく、これについては後述する。
【００４１】
次に、図６（ｂ）に示すように、絶縁層で被覆される前の、電子部品２２−１が面上に形成された基板２１に関し、電子部品２２−１の基板２１面上の実際の形成位置を検出する。そして、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する。この変位データは、個々の基板の個々の電子部品ごとに計算され、保持される。変位データのデータ構造については後述する。
【００４２】
本実施例では、電子部品２２−１の形成位置の検出に、ＣＣＤカメラ等の光学的読取装置（図示せず）を用いる。この場合、光学的読取装置により電子部品２２−１が形成された基板２１の表面を撮像する。撮像して得られた画像データから、基板２１の基準点に対する形成した電子部品２２−１の接続端子の位置を読み取る。そして、設計データからわかる電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを計算する。得られたデータは、変位データとして素子内蔵基板製造装置内の記憶装置（図示せず）に保持する。
【００４３】
なお、本実施例では、電子部品の形成位置を光学的に検出したが、これ以外の方法で検出してもよく、例えば超音波あるいはｘ線等を用いて電子部品の位置を検出してもよい。
【００４４】
また、後述する動的補正を実行可能な変位データの許容値を定めておき、ここで得られた変位データがこの許容値を越えるような場合、不良と判定するような処理をさらに備えてもよい。これにより、動的補正でもっても対応しきれない重大な不良品を完全に排除することができるので、歩留まりをさらに向上させることができる。
【００４５】
続いて、図６（ｃ）に示すように、電子部品２２−１を被覆するよう基板２１上に絶縁層２３−１を形成し、形成した電子部品２２−１を絶縁層２３−１内に埋め込む。絶縁層の例としては、エポキシ、ポリイミド、ポリフェニレンエーテル等の樹脂がある。このような樹脂を塗布したり、フィルム状の樹脂を積層したりすることで絶縁層２３−１を形成する。なお、次に説明する工程でビア孔を露光により形成する場合は、感光性の絶縁樹脂を用いればよい。
【００４６】
次に、図６（ｄ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−１に形成する。ビア孔２５は、電子部品２２−１の電極部分３１が露出するよう形成する。
【００４７】
この段階では既に電子部品２２−１は絶縁層２３−１に埋め込まれているので、上方からは見ることはできない。従来例では、そのまま設計データに基づいてビア孔を形成していた。したがって、従来例では、何らかの原因で電子部品が設計上の形成位置からずれてしまった場合、そのまま設計データに基づいてビア孔を形成しても、電子部品の電極部分を所望どおりに露出させることができないことがあった。
【００４８】
これに対し、本発明によれば、既に図６（ｂ）を参照して既に説明したように、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。本発明では、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応したビア孔２５を形成することができ、したがって電子部品の電極部分を確実に露出させることができる。
【００４９】
なお、ビア孔２５の実際の孔あけ方法としては、レーザによる方法と、露光による方法がある。このうち、レーザによる方法では、ＹＡＧレーザやＣＯ2レーザにより絶縁層にビア孔を形成する。一方、露光による方法では、感光性ポリイミド樹脂等の感光性樹脂を絶縁層に用い、これを露光、現像することでビア孔を形成する。
【００５０】
続いて、図６（ｅ）に示すように、導体層３２を絶縁層２３−１の表面、および、ビア孔２５の内壁面に形成する。この導体層３２は、後の工程で電解めっきを施す際の給電層となる。導体層３２は、例えば無電解めっき、スパッタ、蒸着等により形成する。例えば、無電解めっきの場合は銅を用いて導体層を形成する。また、スパッタの場合は、スパッタによりクロム層を形成し、その上にスパッタにより銅層を形成して導体層とする。クロム層は、絶縁層と銅層との密着層として機能する。一方、銅層は、給電層として用いる場合は電気抵抗を下げる機能を有する。
【００５１】
次に、図７（ａ）に示すように、配線パターン形成用のフォトレジスト層３３を形成する。フォトレジスト層３３は、フォトレジストとなる樹脂を塗布するか、あるいはフォトレジストとなる樹脂フィルムを積層することで形成する。なお、ここではフォトレジストタイプのものを例示したが熱硬化樹脂タイプであってもよい。
【００５２】
続いて、図７（ｂ）に示すように、フォトレジスト層３３を露光する。好適には、マスクレス露光（レーザ露光や電子ビーム露光等の直接露光）により露光する。フォトレジスト層３３がポジ型かネガ型かで露光パターンが逆になる。
【００５３】
この段階も上述の図６（ｄ）の場合同様、電子部品２２−１は絶縁層２３−１に埋め込まれているので、上方からは見ることはできない。従来例では、そのまま設計データに基づいてフォトマスクを形成して露光していた。したがって、従来例では、何らかの原因で電子部品が設計上の形成位置からずれてしまった場合は、電子部品の接続端子の位置に、適切な配線もしくはビアを形成することができない。
【００５４】
これに対し、本発明によれば、既に図６（ｂ）を参照して説明したように、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。本発明では、マスクレス露光を実行する際に必要な設計データを、変位データを用いて動的に補正し、露光位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応させて配線およびビアを形成することができる。なお、補正アルゴリズムの具体例については後述する。
【００５５】
次に、図７（ｃ）に示すように、フォトレジスト層３３を現像し、配線パターン形成部分３４となるフォトレジスト層を除去し、その部分の導体層３２を露出する。
【００５６】
続いて、図７（ｄ）に示すように、配線パターン形成部分３４に、電解めっきにより配線用導体３５を形成する。具体的には、ビア孔２５を充填するよう電解めっきを施す。また、導体層３２（給電層）から給電を行い、電解めっきを施す。ここでは、電解めっきを例えば銅めっきとしたが、その他のめっきであってもよい。
【００５７】
次に、図８（ａ）に示すように、フォトレジスト層を除去する。
【００５８】
続いて、図８（ｂ）に示すように、配線用導体形成部分以外の導体層を、エッチングにより除去し、配線パターンを形成する。
【００５９】
以上で、一層分の絶縁層内に電子部品を内蔵し（埋め込み）、配線パターンを形成する工程が完了する。
【００６０】
続いて、上述した層のさらに上の層の形成について説明する。基本的には上述の工程と同様であるので簡単な説明にとどめるが、ここで、絶縁層に内蔵される電子部品としてＬＣＲなどの受動素子を、スパッタリングもしくは蒸着等の薄膜工程により作り込むことにより形成する場合について簡単に説明する。
【００６１】
図９は、本発明の素子内蔵基板製造方法の第１の実施例において、絶縁層に内蔵されるキャパシタの形成を例示する図である。
【００６２】
図９（ａ）に示すように、下層の絶縁層上（未だ積層されていない１層目の場合は基板上）に配線パターンを形成するとき、同時にキャパシタの下部電極３６を形成する。この下部電極３６は、配線パターンの一部分が平面状の幅広部として形成されたものである。
【００６３】
次いで、図９（ｂ）に示すように、スパッタリングにより、チタン酸ストロンチウム、チタン酸バリウムもしくは酸化タンタル等の強誘電体層３７を形成し、さらに、銅のスパッタリングもしくはめっきにより、上部電極３８を形成する。より詳しく言えば、レジスト層を形成して強誘電体層３７および上部電極３８を形成することになる。これによりキャパシタ３９が作り込まれたことになる。
【００６４】
このように、電子部品としては、ＬＣＲ等の受動素子を作り込み、絶縁層内に内蔵させてもよいが、以降は、別体の電子部品を装着した場合について説明する。
【００６５】
図８（ｃ）に示すように、既に電子部品を内蔵している絶縁層２３−１の面上に、さらなる電子部品２２−２を設計データに従って位置合わせして形成する。
【００６６】
次に、図６（ｂ）を参照して説明したのと同様に、図８（ｄ）に示すように、さらなる絶縁層で被覆される前の、さらなる電子部品２２−２が面上に形成された絶縁層２３−１に関し、電子部品２２−２の絶縁層２３−１面上の実際の形成位置を検出する。そして、電子部品２２−２の設計上の形成位置と、さらなる電子部品２２−２の絶縁層２３−１面上の実際の形成位置とのずれを、変位データとして計算して保持する。
【００６７】
続いて、図１０（ａ）に示すように、電子部品２２−２を被覆するよう絶縁層２３−１上に絶縁層２３−２を形成し、形成した電子部品２２−２を絶縁層２３−２内に埋め込む。
【００６８】
次に、図１０（ｂ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−２に形成する。図６（ｄ）の場合と同様、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。その後、上述したのと同様に、導体層３２の形成、フォトレジスト層３３の形成、マスクレス露光、エッチングなどの各処理を実行することで、図１１（ａ）に示すような２層の素子内蔵基板を生成することができる。
【００６９】
以上の処理を繰り返すことで、多層の素子内蔵基板を作成する。図１１（ｂ）は３層の素子内蔵基板を例示する断面図である。
【００７０】
以上のようにして、多層の素子内蔵基板を高精度に製造することができる。なお、本実施例では、配線パターンの形成方法として、セミアディティブ法を用いた。しかし、これ以外の形成方法を本発明に用いてもよく、例えばサブトラクティブ法あるいはフルアディティブ法を用いてもよい。
【００７１】
次に、多層の素子内蔵基板の製造に本発明を適応した第２の実施例を説明する。
【００７２】
既に図６（ｂ）を参照して説明したように、本発明によれば、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持している。上述の本発明の第１の実施例では、マスクレス露光を実行する際に必要な設計データを、変位データを用いて動的に補正した。
【００７３】
これに対し、本発明の第２の実施例では、マスクレス露光処理は用いずに、インクジェット技術を用いて配線パターンを直接に形成（パターニング）する。直接パターニングに必要な設計データは上述のように変位データを用いて動的に補正する。すなわち、電子部品２２−１の設計データからのずれに対応させて、インクジェット技術を用いた配線パターン形成を実行する。なお、補正アルゴリズムの具体例については後述する。
【００７４】
インクジェット技術とは、液滴を小さい穴の開いたノズルから吐出する技術である。このインクジェット技術は、一般にプリンタに用いられることが多いが、本実施例のように配線パターンの直接形成に適用する場合は、ノズルから吐出する液滴を金属微粒子を含む液体や金属酸化物材料とすればよい。なお、インクジェット技術は、電圧を加えると変形する圧電素子を使い、瞬間的にインク室の液圧を高めることでノズルから液滴を押し出すピエゾ式と、ヘッドに取り付けたヒータによって、液体内に気泡を発生させ、液体を押し出すサーマル式とに大別されるが、どちらの場合も本発明に適用可能である。
【００７５】
第１の実施例で説明したように動的に補正された設計データは、インクジェット装置用の入力データに変換されて用いられる。
【００７６】
インクジェット技術なら、金属の微粒子を噴射することで配線幅が例えば１０μｍ以下の微細配線も可能である。したがって、半導体パッケージの小型化が促進される。
【００７７】
また、基板上に種々の材料を噴射することができるので、キャパシタ、抵抗あるいはインダクタなどの機能を持つ素子を基板上に自由に作り込むことができる。例えば、配線を形成する場合は金属微粒子を含む液体を、キャパシタを形成する場合は金属酸化物材料をインクジェットで飛ばすなど、形成する要素に応じて吐出する材料を使い分ければよい。また、吐出する材料の大きさを小さくすればするほどインクジェット装置で吐出する金属粒子の量を安定化できるので、形成される配線の抵抗値のバラツキを低減することができる。
【００７８】
図１２および１３は、本発明の素子内蔵基板製造方法の第２の実施例を説明する図である。
【００７９】
まず、図１２（ａ）に示すように、絶縁層で被覆される前の基板２１上もしくは下層の絶縁層の面上に、電子部品２２−１を設計データに従って位置合わせして形成する。電子部品の例としては、半導体素子、キャパシタ、抵抗等がある。図１２（ａ）では、基板の面上に別体の電子部品２２−１を装着して形成した例を示しているが、基板上に種々の材料をインクジェットで噴射することによって、キャパシタ、抵抗あるいはインダクタなどの機能を持つ素子を基板上に作り込んでもよい。なお、絶縁層は、絶縁樹脂フィルムの積層、あるいは絶縁樹脂の塗布などにより形成すればよい。
【００８０】
次に、図１２（ｂ）に示すように、電子部品２２−１が面上に形成された基板２１に関し、電子部品２２−１の基板２１面上の実際の形成位置を検出する。そして、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを、変位データとして計算して保持する。この変位データは、個々の基板の個々の電子部品ごとに計算され、保持される。
【００８１】
本実施例では、上述の第１の実施例と同様に、電子部品２２−１の形成位置の検出に、ＣＣＤカメラ等の光学的読取装置（図示せず）を用いる。この場合、光学的読取装置により電子部品２２−１が形成された基板２１の表面を撮像する。撮像して得られた画像データから、基板２１の基準点に対する形成した電子部品２２−１の接続端子の位置を読み取る。そして、設計データからわかる電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを計算する。得られたデータは、変位データとして素子内蔵基板製造装置内の記憶装置（図示せず）に保持する。これに関する変形例は、上述の第１の実施例と同様である。
【００８２】
次に、図１２（ｃ）に示すように、ビアを形成するためのビア孔２５を絶縁層２３−１に形成する。本実施例では、上述の第１の実施例と同様に絶縁層を形成し、その後、レーザ加工によりビア孔を形成する。なお、ビア孔形成の別の方法として、ビア孔となるべき位置を避けるようにして絶縁性樹脂をインクジェット装置で吐出するようにしてもよい。この方法によれば、絶縁層の形成とビア孔の形成とを同時に行うことができる。
【００８３】
本実施例では、図１２（ｃ）に示すように、電子部品２２−１の電極部分３１が露出するよう、例えばレーザを用いて開口を形成する。本実施例では、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持しているので、ビア孔２５を形成する際に必要な設計データを、変位データを用いて動的に補正し、ビア孔２５の形成位置を調整する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応したビア孔２５を形成することができ、したがって電子部品の電極部分を確実に露出させることができる。
【００８４】
続いて、図１２（ｄ）に示すように、配線パターン３２となる金属微粒子を、インクジェット装置を用いて吐出する。なお、電子部品２２−１の設計上の形成位置と、電子部品２２−１の基板２１面上の実際の形成位置とのずれを示す変位データを予め計算して保持しているのでは、インクジェット処理を実行する際に必要な設計データは、変位データを用いて動的に補正する。これにより、電子部品２２−１が設計データからずれて形成されていても、そのずれに対応させて配線パターン３２を形成することができる。
【００８５】
以上で、一層分の絶縁層内に電子部品を内蔵し（埋め込み）、配線パターンを形成する工程が完了する。
【００８６】
次に、電子部品として、受動素子であるキャパシタを基板内に作り込む場合を、図１３を用いて説明する。
【００８７】
図１３（ａ）に示すように、受動素子の下部電極３６となる部分を有する配線パターン３５を、インクジェット装置を用いて形成する。
【００８８】
次いで、図１３（ｂ）に示すように、チタン酸ストロンチウム、チタン酸バリウムもしくは酸化タンタル等の強誘電体粒子をインクジェット装置を用いて吐出し、強誘電体層３７を形成する。そしてインクジェット装置を用いて銅を吐出し、上部電極３８を形成する。これによりキャパシタ３９が作り込まれたことになる。
【００８９】
このように、本発明の第２の実施例によれば、インクジェット技術で配線や受動部品を基板上に直接形成できるので、必要な製品を、必要なときに、必要な量だけ生産することがさらに容易となる。
【００９０】
また、リソグラフィ工程やエッチング工程を使わずに配線を形成することができるので、回路基板の製造に要する時間が大幅に短縮できる。そして、回路基板の仕様変更が容易であるので、製造する回路基板を変更するときにかかる時間やコストを大幅に低減できる。さらには、配線形成と同時に受動部品の一部も作り込めるので受動部品の実装時間を省ける。設計終了後にすぐに試作品を作ることも容易である。また例えば、回路基板の仕様の変更も、製造ラインを止めることなく、また、受動部品を別個に準備することなく、容易に実現可能である。
【００９１】
次に、上述の第１および第２の実施例に関して説明した設計データの具体的な補正アルゴリズムについて説明する。
【００９２】
ここでは、第１の実施例で説明したマスクレス露光に用いられる設計データの動的補正について例示するが、ビア形成に用いられる設計データの動的補正、および第２の実施例で説明したインクジェット技術を用いた配線パターンの形成であっても原理は同じである。なお、インクジェット技術を用いた配線パターンの形成の場合は、下記「露光エリアＥＡ」は、「配線パターンが形成されるエリア」となる。
【００９３】
図１４は、変位データのデータベース構造を説明する図である。
【００９４】
ＥＡを露光エリア、ＤＤＢを設計データを格納したデータベース、ＢＤＢを設計データからの変位情報である変位データを格納したデータベースとする。
【００９５】
基板識別データは、何枚目の基板であったかというような基板の識別情報に関するデータである。
【００９６】
素子識別データは、電子部品の種類および該電子部品が基板上の形成位置など電子部品の識別情報に関するデータである。
【００９７】
端子識別データは、電子部品のどの端子かを示すデータである。
【００９８】
そして、Ｐ、Ｑ、θ、ΔｘおよびΔｙは、電子部品の端子の種々の幾何学的情報に関するデータである。Ｐは、電子部品の端子の設計上の位置および形状を示す図形オブジェクトである。Ｑは、上述の検出手段によって検出された、実際に形成された電子部品の端子の位置および形状を示す図形オブジェクトである。θは、形成された電子部品の回転ずれ量に関するデータである。Δｘは、形成された電子部品のｘ方向のずれ量に関するデータである。Δｙは、形成された電子部品のｙ方向のずれ量に関するデータである。
【００９９】
これらから、「Ｑ＝Ｐ（θ，Δｘ，Δｙ）を満たす（θ，Δｘ，Δｙ）が存在する。」という関係式が成り立つ。換言すれば、Ｐにθ，ΔｘおよびΔｙを与えればＱが得られるということである。
【０１００】
Ｌを、結線のラインの図形オブジェクトとする。そして、ｌｓを、電子部品の端子側でないＬの端点とし、ｌｔを、電子部品の端子側のＬの端点とする。すなわち、Ｌは、電子部品の端子側でない端点ｌｓから端子側の端点ｌｔへの結線に用いられる。
【０１０１】
Ｐと交差するＬの集合をＳ（Ｐ）とする。すなわち、Ｓ（Ｐ）＝｛Ｌｉ，…，Ｌｊ｝である。また、Ｑと交差するＬの集合をＵ（Ｑ）とする。すなわち、Ｕ（Ｑ）＝｛Ｌｉ，…，Ｌｊ｝である。ここで、ｉ、ｊは整数である。
【０１０２】
Ｐの集合を｛Ｐ｝とし、Ｑの集合を｛Ｑ｝とし、Ｌの集合を｛Ｌ｝とする。また、φを空集合とする。
【０１０３】
図１５は、補正前の電子部品の端子と配線との位置関係を例示する図であり、図１６は、図１５で示された位置関係の補正後を例示する図である。
【０１０４】
図１５において、電子部品の端子の設計データ上の位置をＰ１、Ｐ２、Ｐ３およびＰ４、電子部品の端子が実際に形成された位置をＱ１、Ｑ２、Ｑ３およびＱ４とする。また、設計データ中の結線のラインをＬ１、Ｌ２、Ｌ３およびＬ４、電子部品の端子側のＬの端点をｌｔ１、ｌｔ２、ｌｔ３およびｌｔ４、端子側でないＬの端点をｌｓ１、ｌｓ２、ｌｓ３およびｌｓ４とする。
【０１０５】
今、設計データ上では、露光エリアＥＡにおいて、マスクレス露光処理により、端点ｌｓ１は、電子部品の端子の位置Ｐ１にある端点ｌｔ１とＬ１で結線され、端点ｌｓ２は、電子部品の端子の位置Ｐ２にある端点ｌｔ２とＬ２で結線され、端点ｌｓ３は、電子部品の端子の位置Ｐ３にある端点ｌｔ３とＬ３で結線され、端点ｌｓ４は、電子部品の端子の位置Ｐ４にある端点ｌｔ４とＬ４で結線されるものとする。
【０１０６】
ここで、図１５では、電子部品を基板面上に形成する際、電子部品の端子の設計上の位置Ｐ１、Ｐ２およびＰ３の位置からのずれがそれぞれＱ１、Ｑ２およびＱ３の位置になったとする。また、電子部品の端子Ｐ４についてはずれが生じなかったものとする。
【０１０７】
電子部品の形成の際にずれが生じていたにもかかわらず、設計データを補正せずにそのまま設計データを用いてマスクレス露光をしようとする場合、電子部品の端子の設計上および実際の位置と、結線される配線ラインとは次のような位置関係となる。
【０１０８】
まず、図１５に示すように、Ｌ１に関して言えば、設計データ中の端点ｌｔ１は、電子部品の設計上の端子の位置Ｐ１に形成されるので、電子部品の端子が実際に形成された位置Ｑ１からはずれてしまう。すなわち、Ｓ（Ｐ１）＝｛Ｌ１｝、Ｕ（Ｑ１）＝｛φ｝となる。
【０１０９】
次に、Ｌ２に関して言えば、設計データ中の端点ｌｔ２の位置は、電子部品の設計上の端子の位置Ｐ２に形成されるので、電子部品の端子が実際に形成された位置Ｑ２からはずれてしまう。すなわち、Ｓ（Ｐ２）＝｛Ｌ２｝、Ｕ（Ｑ２）＝｛φ｝となる。
【０１１０】
さらに、Ｌ３に関して言えば、設計データ中の端点ｌｔ３の位置は、電子部品の設計上の端子の位置Ｐ３に形成されるので、電子部品の端子が実際に形成された位置Ｑ３からはずれてしまう。また、Ｑ３はＬ４と交差してしまうので、Ｓ（Ｐ３）＝｛Ｌ３｝、Ｕ（Ｑ３）＝｛Ｌ４｝となる。
【０１１１】
また、Ｌ４に関して言えば、電子部品の設計上の端子の位置Ｐ４が、実際に形成された位置Ｑ４と一致しているので、設計データ中の端点ｌｔ４は、電子部品が実際に形成された位置に形成される。しかし、ラインＬ４は別の電子部品が実際に形成された位置Ｑ３と交差してしまう。すなわち、Ｓ（Ｐ４）＝｛Ｌ４｝、Ｕ（Ｑ４）＝｛Ｌ４｝となる。
【０１１２】
このように、設計データを補正せずにそのまま露光すると、形成された電子部品の端子の位置が設計データからずれていた場合は、配線ラインが設計図どおりに電子部品の端子と結線されなかったり、もしくは、別の電子部品の端子位置と交差してしまうというエラーが発生する。
【０１１３】
そこで、本発明では、既に説明したように、絶縁層で基板が被覆される前に予め計算し保持してあった電子部品の変位データ（すなわち設計データに対するずれ）を用いて設計データを動的に補正し、この補正されたデータを用いてマスクレス露光もしくはインクジェット技術を用いた配線パターンの形成およびビア形成などのその後の処理を実行する。
【０１１４】
この補正アルゴリズムは、電子部品の位置ずれの状況に応じたものとなる。
【０１１５】
第１の補正アルゴリズムでは、露光エリアＥＡ内において、電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれて配線ラインの電子部品側の端子から外れてしまった場合、配線ラインが設計図どおりに電子部品の端子と結線されるようにするために、配線ラインＬの電子部品側の端子ｌｔを、電子部品の端子が実際に形成された位置にずれるように設計データを補正する。例えば図１６に示すように、電子部品が実際に形成された位置に、端点ｌｔ１’、ｌｔ２’およびｌｔ３’を設ける。
【０１１６】
第２の補正アルゴリズムでは、露光エリアＥＡ内において、形成された電子部品の端子の位置が設計データからずれて、当該電子部品の結線に用いられる配線ラインが別の電子部品の端子と交差してしまった場合は、当該配線ラインを迂回させるために屈曲点を新たに設けたり、ラインの幅を増減したりするような補正を行う。例えば図１６に示すように、ｌｔ４の位置はそのままに、新たに屈曲点ｌｔ４’を設け、ラインＬ４およびＬ４’で結線する。なお、このとき、設計の際に意図したｌｓ４とｌｔ４との間の電気的長さをできるだけ維持するためにラインの幅を調節してもよい。
【０１１７】
あるいはまた、上述のようなエラーが生じた場合は、マスクレス露光もしくはビア形成処理そのものを停止し、エラーの発生を製造ラインの管理者等に通知するようにしてもよい。
【０１１８】
またあるいは、本発明を、例えば素子内蔵基板の試作の段階において、本来の設計図は変更せずに回路構成を急遽変更するような場合に適用してもよい。
【０１１９】
例えば、素子内蔵基板の回路変更により、配線パターンが変更された場合は、対応するように補正して配線形成するようにしてもよい。
【０１２０】
また例えば、素子内蔵基板の回路変更により、ある電子部品が不要となった場合は、その電子部品の接続を配線上から省くように補正して配線形成するようにしてもよい。
【０１２１】
また例えば、素子内蔵基板の回路変更により、新たに電子部品（例えばチップキャパシタ）が追加される場合、新たな電子部品を接続するためのパットを有するように補正して配線形成するようにしてもよい。
【０１２２】
図１７および１８は、設計データの具体的な補正処理の流れを示すフローチャートである。
【０１２３】
ここでは、第１の実施例で説明したマスクレス露光に用いられる設計データの動的補正について説明するが、ビア形成に用いられる設計データの動的補正、および第２の実施例で説明したインクジェット技術を用いた配線パターンの形成についても原理は同じである。なお、インクジェット技術を用いた配線パターンの形成の場合は、下記「露光エリアＥＡ」は、「配線パターンが形成されるエリア」となる。
【０１２４】
以下に説明する設計データの動的補正は、個々の基板において露光エリアＥＡごとに繰り返す（Ｓ２００〜Ｓ２５０）。
【０１２５】
まず、図１７のステップＳ２０１において、露光エリアＥＡを決定する。ここでは、決定した露光エリアＥＡをこれからマスクレス露光処理するために、基板を載せるステージおよび露光ヘッドの機械的移動も行われる。
【０１２６】
続いて、ステップＳ２０２において、露光エリアＥＡに含まれるラインの図形オブジェクトを、設計データを格納したデータベースＤＤＢより抽出する。抽出された結果を｛Ｌ｝とする。
【０１２７】
次に、ステップＳ２０３において、露光エリアＥＡに含まれる電子部品の端子の図形オブジェクトを、設計データからの変位情報を格納したデータベースＢＤＢより抽出する。抽出された結果を｛Ｐ｝とする。
【０１２８】
次いで、ステップＳ２０４において、露光エリアＥＡに含まれる電子部品の端子の変位を含む図形オブジェクトを、設計データからの変位情報を格納したデータベースＢＤＢより抽出する。抽出された結果を｛Ｑ｝とする。
【０１２９】
続いて、全てのＰ∈｛Ｐ｝に対して（Ｓ３００〜Ｓ３５０）、ステップＳ３０１において、Ｐと交差するＬを検索する。検索した結果をＳ（Ｐ）とする。
【０１３０】
次いで、ステップＳ３０２において、Ｐに対応するＱと交差するＬを検索する。検索した結果をＵ｛Ｑ｝とする。
【０１３１】
続いて、全てのＬ∈Ｕ｛Ｑ｝に対して（Ｓ４００〜Ｓ４５０）、ステップＳ４０１において、ＬがＳ（Ｐ）に含まれるか判定する。ＬがＳ（Ｐ）に含まれない場合は、本来Ｐと接続すべき配線以外との交差が検出されたことになるので、ステップＳ４０２において、図１５および１６を参照して説明した第２の補正アルゴリズムを実行し、後述するステップＳ５０２へ進む。あるいは、処理そのものを停止してもよい。
【０１３２】
ＬがＳ（Ｐ）に含まれる場合は、全てのＬ∈Ｓ｛Ｐ｝に対して（Ｓ５００〜Ｓ５５０）、図１５および１６を参照して説明した第１の補正アルゴリズムを実行する（Ｓ５０１）。すなわち、Ｌの電子部品の端子側の端点ｌｔを（θ、Δｘ、ΔＹ）で変位させ、ｌｔ’とする。そして、ｌｓとｌｔ’とを端点とする図形オブジェクトを新たにＬ’とする。
【０１３３】
ステップＳ５０２では、上述のようにして動的にそれぞれ補正された設計データを、マスクレス露光機の入力データに変換する。
【０１３４】
以上のようにして、設計データを動的に補正し、このデータをマスクレス露光に用いる。なお、ビア形成もしくはインクジェット技術を用いた配線パターンの形成に用いられる設計データの動的補正についても同様である。例えばインクジェット技術を用いた配線パターン形成の場合は、上述のようにして動的に補正された設計データを、インクジェット装置の入力データに変換すればよい。
【０１３５】
上述の各実施例では、電子部品の実際の形成もしくは搭載位置が、設計上の形成もしくは搭載位置からずれた場合に本発明を適用した例を示した。すなわち、電子部品の実際の形成もしくは搭載位置と設計上の形成もしくは搭載位置との差異のみを考慮して設計データを補正した。この変形例として、本発明を、製作中に生じた基板もしくは電子部品のゆがみに対応して、設計データを動的に補正するようにしてもよい。この場合、電子部品の形成もしくは搭載位置のみならず、形成もしくは搭載した電子部品の形状をも計測し、その結果に応じた設計データの補正を実行するようにすればよい。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、素子内蔵基板の製造にあたり、基板に電子部品を形成したときに、設計上の形成位置からずれたとしても、そのずれを考慮して基板のその後の処理に用いられる設計データを補正し、補正された設計データに基づいてビア形成、マスクレス露光、インクジェット技術を用いた配線パターンの形成を実行するので、電子部品の多少の位置ずれがあっても容易に、かつ安定して素子内蔵基板を製造することができる。
【０１３７】
また、本発明によれば、マスクレス露光処理、ビア形成処理およびインクジェット技術を用いた配線パターンの形成処理に必要な設計データを、基板ごと、電子部品ごと、およびその端子ごとに動的に補正することができるので、常に最適な露光処理、ビア形成処理およびインクジェット技術を用いた配線パターンの形成処理を実現可能である。特に、基板が多層になっても、また、配線が微細になっても、高精度にこれらの処理を実現するができる。例えば、多層の素子内蔵基板において、ノイズ低減の観点から電源ラインの直上の層にデカップリングキャパシタを配置したい場合など、本発明を適用することで利益を享受できる機会は非常に多い。
【０１３８】
また、フォトマスクを使用する従来例に比べて歩留まりが飛躍的に向上し、またフォトマスクを製造する必要もないので製造コストが削減できる。
【０１３９】
さらに、本発明では、絶縁層で被覆される前の電子部品の実際の形成位置を検出するので、この段階で得られた変位データが、動的補正を実行可能な変位データの許容値を越えるような場合に不良と判定するような処理をさらに備えれば、動的補正でもっても対応しきれない重大な不良品を排除することができるので、歩留まりをさらに向上させることができる。
【図面の簡単な説明】
【図１】本発明の素子内蔵基板製造方法のフローチャート（その１）である。
【図２】本発明の素子内蔵基板製造方法のフローチャート（その２）である。
【図３】本発明の素子内蔵基板製造方法のフローチャート（その３）である。
【図４】本発明の素子内蔵基板製造装置のシステムブロック図（その１）である。
【図５】本発明の素子内蔵基板製造装置のシステムブロック図（その２）である。
【図６】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その１）である。
【図７】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その２）である。
【図８】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その３）である。
【図９】本発明の素子内蔵基板製造方法の第１の実施例において、絶縁層に内蔵されるキャパシタの形成を例示する図である。
【図１０】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その４）である。
【図１１】本発明の素子内蔵基板製造方法の第１の実施例を説明する図（その５）である。
【図１２】本発明の素子内蔵基板製造方法の第２の実施例を説明する図（その１）である。
【図１３】本発明の素子内蔵基板製造方法の第２の実施例を説明する図（その２）である。
【図１４】変位データのデータベース構造を説明する図である。
【図１５】補正前の電子部品の端子と配線との位置関係を例示する図である。
【図１６】図１５で示された位置関係の補正後を例示する図である。
【図１７】設計データの具体的な補正処理の流れを示すフローチャート（その１）である。
【図１８】設計データの具体的な補正処理の流れを示すフローチャート（その２）である。
【図１９】従来例によるフォトマスクを使ったパターニングと位置ずれを例示する図である。
【図２０】素子内蔵基板においてフォトマスクを使用して描画される配線と電子部品との位置関係を例示する図である。
【符号の説明】
１…素子内蔵基板製造装置
１１…検出手段
１２…保持手段
１３…補正手段
１４…ビア形成手段
１５…マスクレス露光手段
１６…直接パターニング手段
２１…基板
２２…電子部品
２３…絶縁層
２４…フォトレジスト
２５…ビア孔
３１…電子部品の電極部分
３２…導体層
３３…フォトレジスト層
３４…配線パターン形成部分
３５…配線用導体
Claims (15)
- 電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法であって、
第１の絶縁層で被覆される前の、第１の電子部品の基板面上の実際の形成位置を検出する第１の検出ステップと、
前記第１の電子部品の設計上の形成位置と、前記第１の電子部品の基板面上の実際の形成位置とのずれを、第１の変位データとして計算して保持する第１の保持ステップと、
前記第１の絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記第１の変位データを用いて補正する第１の補正ステップと、を備え、
前記第１の補正ステップは、前記第１の電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、前記第１の電子部品の端子の結線に用いられる配線ラインが、前記第１の電子部品とは異なる別の電子部品の端子と交差した場合は、前記第１の電子部品の結線に用いられる配線ラインを当該別の電子部品の端子から迂回させるように設計データを補正すること特徴とする素子内蔵基板製造方法。 - 電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造方法であって、
第１の絶縁層で被覆される前の、第１の電子部品が形成された基板面を撮像する第１の撮像ステップと、
前記第１の電子部品の設計上の形成位置と、撮像して得られた前記基板面に関する第１の画像データから検出された前記第１の電子部品の実際の形成位置とのずれを、第１の変位データとして計算して保持する第１の保持ステップと、
前記第１の絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記第１の変位データを用いて補正する第１の補正ステップと、を備え、
前記第１の補正ステップは、前記第１の電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、前記第１の電子部品の端子の結線に用いられる配線ラインが、前記第１の電子部品とは異なる別の電子部品の端子と交差した場合は、前記第１の電子部品の結線に用いられる配線ラインを当該別の電子部品の端子から迂回させるように設計データを補正すること特徴とする素子内蔵基板製造方法。 - 前記第１の補正ステップで補正された設計データに基づいて、前記第１の絶縁層で被覆された基板をマスクレス露光する第１のマスクレス露光ステップをさらに備える請求項１または２に記載の素子内蔵基板製造方法。
- 前記第１の補正ステップで補正された設計データに基づいて、前記第１の絶縁層で被覆された基板上にインクジェットで配線のパターンを形成する第１の直接パターニングステップをさらに備える請求項１または２に記載の素子内蔵基板製造方法。
- 前記第１の補正ステップで補正された設計データに基づいて、前記第１の絶縁層で被覆された基板にビア孔を形成する第１のビア形成ステップをさらに備える請求項１〜４のいずれか一項に記載の素子内蔵基板製造方法。
- 前記第１の電子部品を既に下層に内蔵している前記第１の絶縁層面上に形成された第２の電子部品の該第１の絶縁層面上の実際の形成位置を、第２の絶縁層で被覆される前に検出する第２の検出ステップと、
前記第２の電子部品の設計上の形成位置と、前記第２の電子部品の前記第１の絶縁層上の実際の形成位置とのずれを、第２の変位データとして計算して保持する第２の保持ステップと、
前記第２の絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記第２の変位データを用いて補正する第２の補正ステップと、をさらに備え、
前記第２の補正ステップは、前記第２の電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、前記第２の電子部品の端子の結線に用いられる配線ラインが、前記第２の電子部品とは異なる別の電子部品の端子と交差した場合は、前記第２の電子部品の結線に用いられる配線ラインを当該別の電子部品の端子から迂回させるように設計データを補正する請求項１〜５のいずれか一項に記載の素子内蔵基板製造方法。 - 前記第１の電子部品を既に下層に内蔵している前記第１の絶縁層面上に第２の電子部品が形成された該第１の絶縁層面を、第２の絶縁層で被覆される前に撮像する第２の撮像ステップと、
前記第２の電子部品の設計上の形成位置と、撮像して得られた前記第１の絶縁層面に関する第２の画像データから検出された前記第２の電子部品の実際の形成位置とのずれを、第２の変位データとして計算して保持する第２の保持ステップと、
前記第２の絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記第２の変位データを用いて補正する第２の補正ステップと、をさらに備え、
前記第２の補正ステップは、前記第２の電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、前記第２の電子部品の端子の結線に用いられる配線ラインが、前記第２の電子部品とは異なる別の電子部品の端子と交差した場合は、前記第２の電子部品の結線に用いられる配線ラインを当該別の電子部品の端子から迂回させるように設計データを補正する請求項１〜５のいずれか一項に記載の素子内蔵基板製造方法。 - 前記第２の補正ステップで補正された設計データに基づいて、前記第２の絶縁層で被覆された基板をマスクレス露光する第２のマスクレス露光ステップをさらに備える請求項６または７に記載の素子内蔵基板製造方法。
- 前記第２の補正ステップで補正された設計データに基づいて、前記第２の絶縁層で被覆された基板上にインクジェットで配線のパターンを形成する第２の直接パターニングステップをさらに備える請求項６または７に記載の素子内蔵基板製造方法。
- 前記第２の補正ステップで補正された設計データに基づいて、前記第２の絶縁層で被覆された基板にビア孔を形成する第２のビア形成ステップをさらに備える請求項６〜９のいずれか一項に記載の素子内蔵基板製造方法。
- 電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造装置であって、
絶縁層で被覆される前の、電子部品の基板面上の実際の形成位置を検出する検出手段と、
前記電子部品の設計上の形成位置と、前記電子部品の基板面上の実際の形成位置とのずれを、変位データとして計算して保持する保持手段と、
前記絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記変位データを用いて補正する補正手段と、を備え、
前記補正手段は、前記電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、当該電子部品の端子の結線に用いられる配線ラインが、当該電子部品とは異なる別の電子部品の端子と交差した場合は、当該電子部品の結線に用いられる配線ラインを前記別の電子部品の端子から迂回させるように設計データを補正すること特徴とする素子内蔵基板製造装置。 - 電子部品を配線基板内に内蔵した素子内蔵基板を製造する素子内蔵基板製造装置であって、
絶縁層で被覆される前の、電子部品が形成された基板面を撮像する撮像手段と、
前記電子部品の設計上の形成位置と、撮像して得られた前記基板面に関する画像データから検出された前記電子部品の実際の形成位置とのずれを、変位データとして計算して保持する保持手段と、
前記の絶縁層で被覆された後の前記基板の処理に使われる設計データを、前記変位データを用いて補正する補正手段と、を備え、
前記補正手段は、前記電子部品の端子の実際の形成位置が、設計データ上の形成位置からずれ、かつ、当該電子部品の端子の結線に用いられる配線ラインが、当該電子部品とは異なる別の電子部品の端子と交差した場合は、当該電子部品の結線に用いられる配線ラインを前記別の電子部品の端子から迂回させるように設計データを補正すること特徴とする素子内蔵基板製造装置。 - 前記補正手段によって補正された設計データに基づいて、前記絶縁層で被覆された基板をマスクレス露光するマスクレス露光手段をさらに備える請求項１１または１２に記載の素子内蔵基板製造装置。
- 前記補正手段によって補正された設計データに基づいて、前記絶縁層で被覆された基板上にインクジェットで配線のパターンを形成する直接パターニング手段をさらに備える請求項１１または１２に記載の素子内蔵基板製造装置。
- 前記補正手段によって補正された設計データに基づいて、前記絶縁層で被覆された基板にビア孔を形成するビア形成手段をさらに備える請求項１１〜１４のいずれか一項に記載の素子内蔵基板製造装置。
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| JP4207917B2 (ja) * | 2005-04-01 | 2009-01-14 | セイコーエプソン株式会社 | 多層構造基板の製造方法 |
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| US20070290196A1 (en) * | 2005-07-08 | 2007-12-20 | Samsung Sdi Co., Ltd. | Organic light emitting display device and method for manufacturing the organic light emitting display device |
| US7877866B1 (en) | 2005-10-26 | 2011-02-01 | Second Sight Medical Products, Inc. | Flexible circuit electrode array and method of manufacturing the same |
| DE102006009723A1 (de) | 2006-03-02 | 2007-09-06 | Siemens Ag | Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung |
| US7416938B2 (en) * | 2006-03-31 | 2008-08-26 | Intel Corporation | Inkjet patterning for thin-film capacitor fabrication, thin-film capacitors fabricated thereby, and systems containing same |
| JP2008021843A (ja) * | 2006-07-13 | 2008-01-31 | Seiko Epson Corp | 配線基板の製造方法、多層配線基板の製造方法 |
| DE102006040728A1 (de) * | 2006-08-31 | 2008-03-13 | Siemens Ag | Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls |
| KR100882261B1 (ko) * | 2007-07-25 | 2009-02-06 | 삼성전기주식회사 | 인쇄회로기판의 제조 방법 및 장치 |
| KR101448110B1 (ko) * | 2007-12-10 | 2014-10-08 | 삼성전자 주식회사 | 반도체 소자 내장형 인쇄회로기판의 제조 방법 |
| US8904315B2 (en) * | 2007-12-17 | 2014-12-02 | Nokia Corporation | Circuit arrangements and associated apparatus and methods |
| JP2009194543A (ja) * | 2008-02-13 | 2009-08-27 | Panasonic Corp | 撮像装置およびその製造方法 |
| JP2009246271A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 電子素子内蔵基板への配線方法および電子素子内蔵基板の製造方法 |
| US9165841B2 (en) * | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
| US9164404B2 (en) * | 2008-09-19 | 2015-10-20 | Intel Corporation | System and process for fabricating semiconductor packages |
| JP2011035037A (ja) * | 2009-07-30 | 2011-02-17 | Sony Corp | 回路基板の製造方法および回路基板 |
| JP2011086880A (ja) * | 2009-10-19 | 2011-04-28 | Advantest Corp | 電子部品実装装置および電子部品の実装方法 |
| US9196509B2 (en) | 2010-02-16 | 2015-11-24 | Deca Technologies Inc | Semiconductor device and method of adaptive patterning for panelized packaging |
| US8799845B2 (en) | 2010-02-16 | 2014-08-05 | Deca Technologies Inc. | Adaptive patterning for panelized packaging |
| KR101885385B1 (ko) | 2010-02-26 | 2018-08-03 | 마이크로닉 아베 | 패턴 정렬을 수행하기 위한 방법 및 장치 |
| WO2014071312A1 (en) * | 2012-11-05 | 2014-05-08 | Deca Technologies Inc. | Semiconductor device and method of adaptive patterning for panelized packaging |
| JP5412002B1 (ja) | 2013-09-12 | 2014-02-12 | 太陽誘電株式会社 | 部品内蔵基板 |
| US9379041B2 (en) * | 2013-12-11 | 2016-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan out package structure |
| US9040316B1 (en) | 2014-06-12 | 2015-05-26 | Deca Technologies Inc. | Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping |
| US10056304B2 (en) | 2014-11-19 | 2018-08-21 | Deca Technologies Inc | Automated optical inspection of unit specific patterning |
| JP2017162895A (ja) * | 2016-03-08 | 2017-09-14 | 株式会社ジェイデバイス | 配線構造、プリント基板、半導体装置及び配線構造の製造方法 |
| KR102513427B1 (ko) * | 2016-04-26 | 2023-03-24 | 삼성전자주식회사 | 팬 아웃 패널 레벨 패키지 및 그의 제조 방법 |
| US10522472B2 (en) * | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US10573601B2 (en) | 2016-09-19 | 2020-02-25 | Deca Technologies Inc. | Semiconductor device and method of unit specific progressive alignment |
| US10157803B2 (en) | 2016-09-19 | 2018-12-18 | Deca Technologies Inc. | Semiconductor device and method of unit specific progressive alignment |
| KR102026163B1 (ko) * | 2019-07-02 | 2019-09-27 | 김복문 | 반도체 패키지의 배선 보정방법 |
| WO2023135946A1 (ja) * | 2022-01-12 | 2023-07-20 | 富士フイルム株式会社 | パターンデータ生成装置、パターンデータ生成方法、プログラム、液体吐出装置及び機能性パターン形成基板製造システム |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835704A (en) | 1986-12-29 | 1989-05-30 | General Electric Company | Adaptive lithography system to provide high density interconnect |
| US5103557A (en) * | 1988-05-16 | 1992-04-14 | Leedy Glenn J | Making and testing an integrated circuit using high density probe points |
| US5019997A (en) | 1989-06-05 | 1991-05-28 | General Electric Company | Adaptive lithography accommodation of tolerances in chip positioning in high density interconnection structures |
| JP3091214B2 (ja) | 1990-05-11 | 2000-09-25 | 株式会社日立製作所 | マルチチップ・モジュールの製造方法 |
| US5386623A (en) | 1990-11-15 | 1995-02-07 | Hitachi, Ltd. | Process for manufacturing a multi-chip module |
| NL9400766A (nl) | 1994-05-09 | 1995-12-01 | Euratec Bv | Werkwijze voor het inkapselen van een geintegreerde halfgeleiderschakeling. |
| KR0148733B1 (ko) | 1995-04-27 | 1998-08-01 | 문정환 | 고체 촬상 소자용 패키지 및 그 제조방법 |
| US5991699A (en) * | 1995-05-04 | 1999-11-23 | Kla Instruments Corporation | Detecting groups of defects in semiconductor feature space |
| NL1003315C2 (nl) | 1996-06-11 | 1997-12-17 | Europ Semiconductor Assembly E | Werkwijze voor het inkapselen van een geïntegreerde halfgeleiderschake- ling. |
| JP3687204B2 (ja) | 1996-07-22 | 2005-08-24 | 松下電器産業株式会社 | 多層配線パターン形成方法 |
| JPH11163499A (ja) | 1997-11-28 | 1999-06-18 | Nitto Boseki Co Ltd | プリント配線板の製造方法及びこの製造方法によるプリント配線板 |
| JP2000120678A (ja) | 1998-10-16 | 2000-04-25 | Koyo Seiko Co Ltd | 直動形ガイド装置 |
| JP2000323645A (ja) | 1999-05-11 | 2000-11-24 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| FR2795234B1 (fr) | 1999-06-15 | 2003-07-18 | Gemplus Card Int | Procede de fabrication de tout ou partie d'un dispositif electronique par jet de matiere |
| US6165658A (en) * | 1999-07-06 | 2000-12-26 | Creo Ltd. | Nonlinear image distortion correction in printed circuit board manufacturing |
| JP2001044601A (ja) | 1999-07-30 | 2001-02-16 | Brother Ind Ltd | プリント基板の配線パターン形成装置 |
| JP4471244B2 (ja) | 1999-12-02 | 2010-06-02 | イビデン株式会社 | 電子部品内蔵プリント基板の製造方法および、孔開け装置 |
| JP3670917B2 (ja) | 1999-12-16 | 2005-07-13 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JP4251421B2 (ja) | 2000-01-13 | 2009-04-08 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP4854846B2 (ja) | 2000-02-25 | 2012-01-18 | イビデン株式会社 | 多層プリント配線板の製造方法 |
| DE60128656T2 (de) | 2000-02-25 | 2007-10-04 | Ibiden Co., Ltd., Ogaki | Mehrschichtige leiterplatte und verfahren zu ihrer herstellung |
| US6379988B1 (en) | 2000-05-16 | 2002-04-30 | Sandia Corporation | Pre-release plastic packaging of MEMS and IMEMS devices |
| US6407929B1 (en) * | 2000-06-29 | 2002-06-18 | Intel Corporation | Electronic package having embedded capacitors and method of fabrication therefor |
| JP4413448B2 (ja) | 2001-04-25 | 2010-02-10 | 古河電気工業株式会社 | 光モジュールへのフェルール固定方法及びフェルールの把持部材 |
-
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