JP2017162895A - 配線構造、プリント基板、半導体装置及び配線構造の製造方法 - Google Patents

配線構造、プリント基板、半導体装置及び配線構造の製造方法 Download PDF

Info

Publication number
JP2017162895A
JP2017162895A JP2016044081A JP2016044081A JP2017162895A JP 2017162895 A JP2017162895 A JP 2017162895A JP 2016044081 A JP2016044081 A JP 2016044081A JP 2016044081 A JP2016044081 A JP 2016044081A JP 2017162895 A JP2017162895 A JP 2017162895A
Authority
JP
Japan
Prior art keywords
wiring
resin layer
wiring structure
groove
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016044081A
Other languages
English (en)
Inventor
寛明 松原
Hiroaki Matsubara
寛明 松原
智哉 近井
Tomoya Chikai
智哉 近井
直毅 林
Naoki Hayashi
直毅 林
俊寛 岩崎
Toshihiro Iwasaki
俊寛 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amkor Technology Japan Inc
Original Assignee
J Devices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by J Devices Corp filed Critical J Devices Corp
Priority to JP2016044081A priority Critical patent/JP2017162895A/ja
Priority to US15/419,091 priority patent/US9922931B2/en
Priority to TW106103960A priority patent/TW201806452A/zh
Priority to KR1020170020970A priority patent/KR20170104923A/ko
Priority to CN201710108682.1A priority patent/CN107172828A/zh
Publication of JP2017162895A publication Critical patent/JP2017162895A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】信号線などの微細化を妨げることなく、また、膜厚を増大させることなく電流量の多い配線パターンの電流容量を増大させた配線構造を提供すること。
【解決手段】樹脂層１と、前記樹脂層１に形成された配線３と、を備え、前記樹脂層１は配線が形成される領域内に複数の平行な溝２を有しており、前記配線３は、前記配線が形成される領域内の樹脂層表面１ａと前記複数の溝の内壁面１ｂとに形成されたメッキ膜からなっている配線構造。
【選択図】図１

Description

本発明は、配線構造、プリント基板、半導体装置及び配線構造の製造方法に関する。
半導体装置やプリント基板などに形成される配線パターンは、通電時における配線の過度な発熱を防ぐ為、流れる電流量に応じた断面積が必要となる。
パワーデバイスや制御デバイスを含む場合などでは、電流量の多い電源系の配線パターンには大きな断面積が必要となるが、配線幅を広げるのには限界がある。
配線幅を広げないで更に電流容量を上げる方法としては、配線の厚みを厚くする方法及び多層の基板の複数の導電層を並列に使用してパターンを形成する方法がある。
しかしながら、配線の厚みを厚くする方法は、配線のメッキに時間がかかるという問題があり、また、流れる電流が少なくても良い信号線の配線間隔を狭めて微細化を測ることができなくなるという問題がある。
また、多層の基板の複数の導電層を並列に使用する方法においては、導電層の層数をむやみに増やすことには限界がある。
特許文献１に記載のものでは、配線パターンを形成するためのフォトリソグラフィ用マスクとして、全ての配線パターンがマスクパターンとして描かれたマスクと、大電流用配線パターンのみがマスクパターンとして描かれたマスクとを用いることで、電流量の多い配線パターンを厚く形成し、電流量の少ない配線パターンを薄く形成して微細化を図っている。
特許文献２に記載のものでは、配線層上の絶縁樹脂に溝を形成し、この溝を導電性ペーストで埋め、この導電性ペーストの溝に接していない表面に銅メッキを施すことによって、１つの層のパターンの単位幅当たりの電流容量を大きくしている。
特開平１０−３２２０１号公報 特開２００７−１６５６４２号公報
本発明は、信号線などの微細化を妨げることなく、また、膜厚を増大させることなく電流量の多い配線パターンの電流容量を増大させた配線構造を提供することを目的とする。
上記課題を解決するための本発明は以下に記載する通りのものである。
（１）樹脂層と
前記樹脂層に形成された配線と、を備え、
前記樹脂層は配線が形成される領域内に複数の平行な溝を有しており、
前記配線は、前記配線が形成される領域内の樹脂層表面と前記複数の溝の内壁面とに形成されたメッキ膜からなっている配線構造。
（２）上記（１）に記載の配線構造を含むことを特徴とするプリント基板。
（３）上記（１）に記載の配線構造を含むことを特徴とする半導体装置。
（４）前記配線構造を構成する配線が半導体チップの表面に直接接触している上記（３）に記載の半導体装置。
（５）配線が形成される領域内の樹脂層の表面に互いに平行な複数本の溝を形成する工程と、
前記配線が形成される領域内の樹脂層表面と、前記複数本の溝の内壁面とにメッキ膜を形成する工程と
を有する配線構造の製造方法。
本発明の配線構造を備えることにより、配線のメッキ厚を増やすことなく、部分的に配線の電流容量を増大させることができる。その結果、目的の電流容量を得るためのメッキ時間を減らすことができ、生産性が向上する。
また、メッキ厚を増やす場合と比較して、メッキ厚が薄いので信号線などの微細化の弊害とならない。
図１は、本発明の実施形態１による配線構造を示す図である。図１Ａは配線構造の断面斜視図であり、図１Ｂはメッキを施す前の配線構造の断面図である。 図２は、本発明の実施形態１の配線構造と従来の配線構造とを対比した図である。図２Ａは実施形態１による配線構造を示す図であり、図２Ｂは従来の配線構造を示す図である。 図３−１は、本発明の実施形態１による配線構造の製造工程の一部を示す図であり、図３Ａ〜図３Ｇは樹脂層に溝を形成するまでの工程を示す。 図３−２は、本発明の実施形態１による配線構造の製造工程の一部を示す図である。図３Ｈ〜図３Ｊは樹脂層に形成した開口及び溝にメッキを施してメッキ膜を形成する工程を示す。 図３−３は、本発明の実施形態１による配線構造の製造工程の一部を示す図である。図３Ｋ〜図３Ｎは配線上の樹脂層にビア及び配線を形成したのち、ソルダーレジスト膜を形成するまでの工程を示す。 図４は本発明の実施形態２による配線構造を示す図である。図４Ａは配線構造の断面図であり、図４Ｂはメッキを施す前の状態を示す図である。 図５は本発明の実施形態３による配線構造を示す図である。図５Ａは配線構造の断面図であり、図５Ｂはメッキを施す前の状態を示す図である。
以下、本発明を実施するための形態について説明する。なお、以下の記載では実施形態を図面に基づいて説明するが、それらの図面は説明のために供されるものであり、本発明はそれらの図面に限定されるものではない。
本発明の配線構造の基本的な例を図１Ａに示す。
配線構造は、樹脂層１と、該樹脂層１に形成された配線であるメッキ膜３とを有する。
樹脂層１は、コア板１０ａの両面に導電膜１０ｂ、１０ｃを積層してなるコア部材１０上に形成されている。
図１Ｂはメッキ膜３が形成される前の樹脂層１の断面を示す図である。樹脂層１はメッキ膜３が形成される領域内に複数の平行な溝２を有している。
この溝２の内壁面１ｂ及び配線が形成される領域内の樹脂層表面１ａにメッキ膜（配線）３が形成される。
このような配線構造は、図１Ｂに示すように、コア部材１０上の樹脂層１の配線が形成される領域Ｓ内の樹脂層表面１ａに複数の平行な溝２を形成し、この溝２の内壁面１ｂ、及び樹脂層表面１ａにメッキ膜３を形成することによって得られる。
なお、図１Ｂに示したものにおいては、溝の内壁面とは溝の側面及び底面（導電膜１０ｂ）を指す。
以下では、図１Ａに示すようなメッキ膜３から構成される配線を溝形状配線ということがある。
図２は本発明の実施形態に係る配線構造（図２Ａ参照）と、本発明の実施形態ではない配線構造（図２Ｂ参照）とを対比したものである。
図２Ａに示した配線構造では溝２の側壁にもメッキ膜３が形成されている。
一方、図２Ｂに示した従来の配線構造では樹脂層１に溝２が設けられておらず、樹脂層１の樹脂層表面１ａにのみメッキ膜３が形成されている。
因みに、配線抵抗は下記式（１）で表される。
Figure 2017162895
 図２Ａに示した配線構造と図２Ｂに示した配線構造とを対比すると、図２Ａに示した配線構造は溝の側面に形成したメッキ膜からなる導体部分が図２Ｂに示した配線構造よりも増加している。従って、図２Ａに示した配線構造は上記式（１）における配線断面積Ａが増大し、配線抵抗Ｒが小さくなる。
配線に流すことのできる電流は、配線が過度な温度上昇を起こさない程度に制限されるが、図２Ｂに示した本発明の実施形態の配線構造においては配線抵抗Ｒが減るため、通電時における配線からの発熱が減り、より大きな電流を流すことが出来る。
次に本発明の配線構造の実施形態について説明する。
（実施形態１）
本実施形態は、本発明に係る配線構造を有するプリント基板に関するものである。
図１に示した配線構造を有するプリント基板を作製するための工程を図３−１〜図３−３に基づいて以下で述べる。
（工程１）図３Ａ参照
コア板１０ａの両面に導電膜１０ｂ、１０ｃ積層したコア部材１０を用意する。
（工程２）図３Ｂ、図３Ｃ参照
コア部材１０の一方の側の導電膜１０ｂのうち不要な部分を薬品で溶解除去して配線として必要な導電パターン４ａ、４ｂ、４ｃを形成する。
なお、図３Ｃは図３Ｂに示したコア部材１０の上面図である。
（工程３）図３Ｄ参照
導電パターン４ａ、４ｂ、４ｃを形成したコア部材１０上に樹脂を積み上げて樹脂層１を形成する。
（工程４）図３Ｅ〜図３Ｇ参照
樹脂層１に、大電流配線用の複数本の溝２を形成する溝形成加工及び信号配線用のビア用開口５を形成する穴開け加工を行う。なお本実施形態では溝２の数を４本とした。
穴開け加工はＣＯ２レーザやＴＨＧレーザで行うことができる。また、溝形成加工にはエキシマレーザアブレーション加工が好ましく用いられる。
溝２及びビア用開口５をレーザ加工によって形成する場合、導電パターン４ａ、４ｂ、４ｃはその溝２及びビア用開口５の深さを制御するために設けられている。すなわち、レーザ光はそのエネルギーが所定の値以下の場合、導電パターン４ａ、４ｂ、４ｃを形成している導電膜が障壁となって溝２及びビア用開口５はこの導電パターン４ａ、４ｂ、４ｃの手前（図の上側）まで形成される。
なお、図３Ｆは図３Ｅに示したコア部材１０と樹脂層１とからなる積層体の上面図である。また、図３Ｇは図３Ｆで示した積層体のＡ−Ａ’断面斜視図である。
図３Ｇにおいては、樹脂層１に形成した溝２の底面の導電パターン４ｃが露出している様子が示されている。
（工程５）図３Ｈ〜図３Ｊ参照
図３Ｅに示す積層体の溝２の内壁面と溝２の周辺部及びビア用開口５とその周辺部にシーディングする。次いで無電解メッキによって導電膜を形成した後、電気メッキによってビア７及び配線６（６ａ、６ｂ、６ｃ、６ｄ）を形成する。
配線６ａ、６ｂ、６ｃは信号線等の小電流通電用配線として利用される。
配線６ｄは溝形状配線であり、大電流通電用配線として利用される。
図３Ｉは図３Ｈに示した積層体の上面図である。
図３Ｊは図３Ｉに示した積層体のＡ−Ａ’断面斜視図である。
（工程６）図３Ｋ参照
図３Ｈに示した積層体の上面に樹脂層２０を形成する。
（工程７）図３Ｌ参照
図３Ｋに示した積層体の樹脂層２０にレーザ加工によりビア用開口８を形成する。
（工程８）図３Ｍ参照
図３Ｋに示した積層体のビア用開口８及びビア用開口８の周辺部にメッキを施してビア１１を形成すると共に配線９を形成する。
（工程９）図３Ｎ参照
外部接続用パッドとなる部分（配線９）が露出したソルダーレジスト膜３０を形成して、プリント基板を得る。
本実施形態のプリント基板は、本発明の配線構造を備えているため、メッキ厚を増やすことなく、部分的に配線の電流容量を増大させることができる。このため、目的の電流容量を得るためのメッキ時間を減らすことができ生産性が向上する。また、メッキ厚を増やす場合と比較して、メッキ厚が薄いので信号線などの微細化の弊害となることがない。
（実施形態２）
本実施形態はパワーデバイスや制御デバイス等が埋め込まれたメッキによる配線を含む半導体装置において、メッキ配線が本発明に係る接続構造を備えた半導体装置に関するものである。
本実施形態を図４Ａに基づいて説明する。
樹脂層４１ａ上に配線４２が形成されている。
配線４２の上には絶縁材料を介して半導体チップ４３ａ、４３ｂが固着されており、これらの半導体チップは樹脂層４１ｂによって封止されている。
樹脂層４１ｂの表面にはメッキによって配線４５が形成されている。
また、樹脂層４１ｂの表面には半導体チップ４３ａ、４３ｂの電極パッドを配線４５に接続するためのビア４４が形成されている。
また、樹脂層４１ｂ中には配線４２と配線４５とを電気的に接続するためのビア４４が形成されている。
配線４５は樹脂層４１ｃで埋め込まれており、この樹脂層４１ｃにビア４４及び溝形状配線４７が形成されている。
樹脂層４１ｃの表面にはメッキによって配線４８が形成されている。また、樹脂層４１ｃの表面には配線４８の一部を露出する開口部を有するソルダーレジスト膜５０が設けられている。
前記溝形状配線は、樹脂層４１ｃに対して図３Ｄ〜図３Ｊで示した一連の工程を実施することにより形成することができる。
溝形状配線を形成する工程を述べると以下の通りである。
・半導体チップ４３ａ及び４３ｂを封止した樹脂層４１ｂの表面に配線４５を形成する。
・前記配線４５の上に樹脂層４１ｃを積み上げる。
・図４Ｂに示すように、樹脂層４１ｃに信号配線用のビア用開口５を形成する穴開け加工及び大電流配線用の複数本の溝２を形成する溝形成加工を行う。
・ビア用開口５及びその周辺部並びに溝２の内壁面及び溝２の周辺部にメッキを施してビア４４、配線４８及び溝形状配線４７を形成する。
上記のようにして作製した配線４８は信号線等の小電流通電用配線として利用され、溝形状配線４７は大電流通電用配線として利用される。
本実施形態によれば、メッキにより形成された配線を含む半導体装置においても実施形態１と同様の効果を得ることができる。
（実施形態３）
本実施形態はパワーデバイスや制御デバイス等が埋め込まれたメッキによる配線を含む半導体装置において、メッキ配線が本発明に係る接続構造を備えた半導体装置に関するものである。
図５Ａに示すように、本実施形態の半導体装置は、溝形状配線４７を半導体チップ４３ａと直接接触する構造としたものである。
このような配線構造を形成するには、まず、図５Ｂに示すように、半導体チップ４３ａ、４３ｂが封止されている樹脂層４１ｂの表面から半導体チップ４３ａの表面に達する溝２及び配線４２の表面に達する開口５を形成する。
ところで、半導体チップ４３ａの表面は、通常ＡｌパッドやＳｉＮ等が露出している。
溝２を形成するためにＣＯ２レーザを使用した場合、半導体チップが直接ＣＯ２レーザに照射されると半導体チップ４３ａの損傷を防ぐことが難しい。
しかしながら、ビア用開口を形成するための穴開け加工と溝形成加工とに、エキシマレーザを使用すると、ＡｌパッドやＳｉＮのエッチングレートが樹脂のエッチングレートよりも小さく選択性があるためＡｌパッドやＳｉＮの表面で加工を止めることが可能である。また、アブレーション加工のため半導体チップへの熱影響も小さい。このため、レーザとしてはエキシマレーザを使用することが好ましい。
図５Ｂに示す溝２及びビア用開口５を形成した後、ビア用開口５及びその周辺部並びに溝２の内壁面及び溝２の周辺部にメッキを施してビア４４、配線４５及び溝形状配線４７を形成する。
次いで、前記ビア４４及び溝形状配線４７の上に樹脂層４１ｃを積み上げ、この樹脂層４１ｃ内にビア４４を形成し、樹脂層４１ｃ表面に配線４８を形成する。
次いで、樹脂層４１ｃの表面に配線層の一部を露出する開口部を有するソルダーレジスト膜５０を形成する。 本実施形態３は実施形態２に比べると、溝形状配線を作製するために配線を一層増やす必要が無く、少ない層数の半導体装置を実現することができる。
１ 樹脂層
１ａ 樹脂層表面
１ｂ 溝の内壁面、
２ 溝
３ メッキ膜、配線
４ａ、４ｂ、４ｃ 導電パターン
５ ビア用開口
６、６ａ、６ｂ、６ｃ、６ｄ 配線
７ ビア
８ ビア用開口
９ 配線
１０ コア部材
１０ａ コア板
１０ｂ、１０ｃ 導電膜
１１ ビア
２０ 樹脂層
３０ ソルダーレジスト膜
４１ａ、４１ｂ、４１ｃ 樹脂層
４２ 配線
４３ａ、４３ｂ 半導体チップ
４４ ビア
４５ 配線
４７ 溝形状配線
４８ 配線
５０ ソルダ−レジスト膜
Ｓ 配線が形成される領域

Claims (5)

  1. 樹脂層と
    前記樹脂層に形成された配線と、を備え、
    前記樹脂層は配線が形成される領域内に複数の平行な溝を有しており、
    前記配線は、前記配線が形成される領域内の樹脂層表面と前記複数の溝の内壁面とに形成されたメッキ膜からなっている配線構造。
  2. 請求項１に記載の配線構造を含むことを特徴とするプリント基板。
  3. 請求項１に記載の配線構造を含むことを特徴とする半導体装置。
  4. 前記配線構造を構成する配線が半導体チップの表面に直接接触している請求項３に記載の半導体装置。
  5. 配線が形成される領域内の樹脂層の表面に互いに平行な複数本の溝を形成する工程と、
    前記配線が形成される領域内の樹脂層表面と、前記複数本の溝の内壁面とにメッキ膜を形成する工程と
    を有する配線構造の製造方法。
JP2016044081A 2016-03-08 2016-03-08 配線構造、プリント基板、半導体装置及び配線構造の製造方法 Pending JP2017162895A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016044081A JP2017162895A (ja) 2016-03-08 2016-03-08 配線構造、プリント基板、半導体装置及び配線構造の製造方法
US15/419,091 US9922931B2 (en) 2016-03-08 2017-01-30 Interconnect structure, printed circuit board, semiconductor device, and manufacturing method for interconnect structure
TW106103960A TW201806452A (zh) 2016-03-08 2017-02-07 配線構造、印刷電路基板、半導體裝置及配線構造的製造方法
KR1020170020970A KR20170104923A (ko) 2016-03-08 2017-02-16 배선 구조, 프린트 기판, 반도체 장치 및 배선 구조의 제조 방법
CN201710108682.1A CN107172828A (zh) 2016-03-08 2017-02-27 布线结构、印刷基板、半导体装置以及布线结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016044081A JP2017162895A (ja) 2016-03-08 2016-03-08 配線構造、プリント基板、半導体装置及び配線構造の製造方法

Publications (1)

Publication Number Publication Date
JP2017162895A true JP2017162895A (ja) 2017-09-14

Family

ID=59786971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016044081A Pending JP2017162895A (ja) 2016-03-08 2016-03-08 配線構造、プリント基板、半導体装置及び配線構造の製造方法

Country Status (5)

Country Link
US (1) US9922931B2 (ja)
JP (1) JP2017162895A (ja)
KR (1) KR20170104923A (ja)
CN (1) CN107172828A (ja)
TW (1) TW201806452A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62131593A (ja) * 1985-12-03 1987-06-13 株式会社東海理化電機製作所 樹脂成形品の電気回路形成法
JPH02170450A (ja) * 1988-12-22 1990-07-02 Matsushita Electric Works Ltd 半導体素子の実装構造
JPH09232716A (ja) * 1996-02-22 1997-09-05 Sanyo Electric Co Ltd プリント基板の電流容量向上方法
JPH1065313A (ja) * 1996-08-13 1998-03-06 Shinwa:Kk プリント配線板
JP2004096058A (ja) * 2002-07-09 2004-03-25 Shinko Electric Ind Co Ltd 素子内蔵基板製造方法およびその装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3054018B2 (ja) * 1993-12-28 2000-06-19 イビデン株式会社 プリント配線板の製造方法
JP2806370B2 (ja) 1996-07-16 1998-09-30 日本電気株式会社 パターン形成方法
JP3594894B2 (ja) * 2000-02-01 2004-12-02 新光電気工業株式会社 ビアフィリングめっき方法
JP2002111233A (ja) * 2000-10-03 2002-04-12 Victor Co Of Japan Ltd プリント配線板及びその製造方法
JP4564342B2 (ja) * 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
JP2007165642A (ja) 2005-12-14 2007-06-28 Mitsubishi Electric Corp 部品実装用基板
JP2009194321A (ja) * 2008-02-18 2009-08-27 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、半導体パッケージ
JP2009224379A (ja) * 2008-03-13 2009-10-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2011222553A (ja) * 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板及びその製造方法
US9324673B2 (en) * 2011-06-23 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with wafer level reconfiguration and method of manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62131593A (ja) * 1985-12-03 1987-06-13 株式会社東海理化電機製作所 樹脂成形品の電気回路形成法
JPH02170450A (ja) * 1988-12-22 1990-07-02 Matsushita Electric Works Ltd 半導体素子の実装構造
JPH09232716A (ja) * 1996-02-22 1997-09-05 Sanyo Electric Co Ltd プリント基板の電流容量向上方法
JPH1065313A (ja) * 1996-08-13 1998-03-06 Shinwa:Kk プリント配線板
JP2004096058A (ja) * 2002-07-09 2004-03-25 Shinko Electric Ind Co Ltd 素子内蔵基板製造方法およびその装置

Also Published As

Publication number Publication date
US9922931B2 (en) 2018-03-20
CN107172828A (zh) 2017-09-15
KR20170104923A (ko) 2017-09-18
TW201806452A (zh) 2018-02-16
US20170263560A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
TWI658761B (zh) 電路板及其製作方法
TW201712766A (zh) 封裝載板及其製作方法
KR20150050533A (ko) 인쇄회로기판 및 그 제조방법
US9736945B2 (en) Printed wiring board
JP2000216289A (ja) 半導体装置用パッケ―ジ
TWI439194B (zh) 多層配線板
JP5764234B2 (ja) プリント配線板の製造方法
JP6994342B2 (ja) 電子部品内蔵基板及びその製造方法
JP2006165196A (ja) 積層配線基板及びその製造方法
JP2016171118A (ja) 回路基板及びその製造方法
JP2003198085A (ja) 回路基板およびその製造方法
JP2017005168A (ja) プリント配線板およびその製造方法
JP2017162895A (ja) 配線構造、プリント基板、半導体装置及び配線構造の製造方法
KR20160038285A (ko) 회로기판 및 회로기판 제조방법
JP2019029622A (ja) 放熱基板及び放熱基板の製造方法
JP2013243293A (ja) プリント配線板及びその製造方法
JP2013115110A (ja) 段差構造のプリント配線板
JP2005197648A (ja) 電解めっきを利用した配線基板の製造方法
JP2007165642A (ja) 部品実装用基板
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
JP2009289869A5 (ja)
US11545412B2 (en) Package structure and manufacturing method thereof
JP2003273510A (ja) プリント基板の製造方法
JP2004335726A (ja) キャビティ付き多層プリント配線板の製造方法
JP2018207080A (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190204

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191008

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20191209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200207

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20200310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200825

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20201023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210615