JP2009224379A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体チップを配線基板の内部に埋め込み、かつ、半導体チップの表面に形成されているバンプ電極と配線基板の内部に形成されている配線とをフリップチップ接続する場合、半導体チップの裏面全体を裏面電極として充分に機能させる半導体装置およびその製造方法を提供する。
【解決手段】半導体チップＣＨＰ１を配線基板の内部に埋め込んで実装する。このとき、半導体チップＣＨＰ１は、配線基板のコア層を形成するベース基板２０とバンプ電極ＢＰによってフリップチップ（フェイスダウン）接続されている。半導体チップＣＨＰ１のバンプ電極形成面とは反対側の面に導体膜１１が形成されている。導体膜１１は、半導体チップＣＨＰ１の内部に形成された集積回路に基準電位を供給する裏面電極として機能し、この導体膜１１は、ビアＶを介して第３層配線Ｌ３と電気的に接続されている。
【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体チップを配線基板に埋め込むパッケージに適用して有効な技術に関するものである。

特開２００５−２２８９０１号公報（特許文献１）には、半導体チップを配線基板の内部に埋め込んで半導体装置の小型化を図る技術が記載されている。この技術において、半導体チップは、半導体チップに形成されたバンプ電極によって配線基板の内部の配線と電気的に接続されるように構成されている。

特開２００５−２２３２２３号公報（特許文献２）には、放熱性が高く、かつ、電源配線のインピーダンスを効果的に低減することができる半導体装置が記載されている。具体的には、半導体チップを配線基板の内部に埋め込んでいる。そして、配線基板の内部に埋め込まれた半導体チップは、半導体チップの表面に形成されたバンプ電極によって、配線基板に形成されている配線と接続されている。一方、半導体チップの裏面は、配線基板の内部に形成されているグランド層（グランド配線）上に載置されているとしている。
特開２００５−２２８９０１号公報 特開２００５−２２３２２３号公報

近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器が世界的に普及している。一般に、この種の移動体通信機器は、送受信を制御する機能などを持つベースバンド回路装置と、送受信信号を変調および復調する機能などを持つ高周波集積回路装置（ＲＦ（Radio Frequency）ＩＣ）と、入力電力を通話に必要な出力電力となるように増幅する電力増幅器などから構成される。

ベースバンド回路装置、ＲＦＩＣおよび電力増幅器（パワーアンプ）は、それぞれ別々の半導体チップに形成されている。例えば、ベースバンド回路装置を形成した半導体チップは、ベースバンドＩＣチップと呼ばれ、ＲＦＩＣを形成した半導体チップは、ＲＦＩＣチップと呼ばれる。さらに、電力増幅器を形成した半導体チップは、パワーアンプＩＣチップと呼ばれる。これらのベースバンドＩＣチップ、ＲＦＩＣチップおよびパワーアンプＩＣチップは、パッケージングされて製品化されている。

ここで、近年の携帯電話機では使用する周波数帯の高周波数化が進んでいる。このような高周波数帯の信号を取り扱う場合、ノイズ対策を充分にとる必要がある。ノイズを低減するには、基準電位（ＧＮＤ）を安定的に供給する必要がある。基準電位を安定的に供給するには、基準電位を伝達する基準配線のインピーダンスを低減することが有効である。このような観点から、半導体チップのパッケージングにおいては、基準配線のインピーダンスを低減させる基準電位の給電方法が採られている。

図４２は、半導体チップをパッケージングする一例を示す図である。図４２に示すパッケージ形態はＢＧＡ（Ball Grid Array）である。ＢＧＡとは、ＩＣパッケージの一種で、パッケージからの外部接続用電極を半田などの金属を球状にして、配線基板の裏面（チップ搭載面とは反対側の面）に格子状に配置した形態をいい、表面実装型のパッケージの一種である。具体的には、図４２に示すように、配線基板１００の表面（チップ塔載面）上に配線１０１および配線１０１よりも大面積のベタパターン１０２が形成されている。この配線１０１およびベタパターン１０２は、それぞれ配線基板１００を貫通する導電性のビア１０３によって、配線基板１００の裏面に形成されている半田ボール（外部接続端子）１０４と接続されている。そして、配線基板１００の表面に形成されているベタパターン１０２上には、導電性ペースト１０５によって半導体チップ１０６が接着されている。この半導体チップ１０６は、裏面を導電性ペースト１０５に接触されるように配線基板１００上に搭載されている。一方、半導体チップ１０６の表面には、パッド（図示せず）が形成されており、このパッドと配線基板１００に形成されている配線１０１がワイヤ１０７で電気的に接続されている。さらに、配線基板１００のチップ塔載面は、樹脂１０８により封止されている。

このように構成されているＢＧＡによれば、半導体チップ１０６の裏面全体が導電性ペースト１０５を介してベタパターン１０２に接続されている。半導体チップ１０６の裏面は半導体チップ１０６の内部に形成されている集積回路に基準電位を供給する裏面電極となっており、この裏面電極が大面積のベタパターン１０２と電気的に接続されていることになる。つまり、ＢＧＡにおいて、半導体チップ１０６の裏面に形成されている裏面電極は、配線基板１００の表面に形成されているベタパターン１０２を介して外部接続端子である半田ボール１０４と接続されていることになる。このとき、ベタパターン１０２は大面積であるためインピーダンス（抵抗）が低くなる。したがって、基準電位を供給する半導体チップ１０６の裏面電極は、インピーダンスの低いベタパターン１０２と接続されているので、半導体チップ１０６で高周波信号を使用する場合であっても、半導体チップ１０６の内部への基準電位の供給を安定的に行なうことができる。つまり、図４２に示すＢＧＡでは、基準電位の供給においてノイズの発生を低減することができるのである。

図４３は、半導体チップをパッケージングする他の一例を示す図である。図４３では、リードフレームを用いたパッケージが示されている。具体的に、図４３に示すように、導電材料からなるタブ１０９上に導電性ペースト１０５を介して半導体チップ１０６が搭載されている。そして、半導体チップ１０６の表面に形成されているパッド（図示せず）とリード１１０がワイヤ１０７によって接続されている。さらに、半導体チップ１０６は、樹脂１０８により封止されている。

このような構成においても、半導体チップ１０６の裏面全体が導電性ペースト１０５を介してタブ１０９に接続されている。半導体チップ１０６の裏面は半導体チップ１０６の内部に形成されている集積回路に基準電位を供給する裏面電極となっており、この裏面電極が大面積のタブ１０９と電気的に接続されていることになる。したがって、基準電位を供給する半導体チップ１０６の裏面電極は、インピーダンスの低いタブ１０９と接続されているので、半導体チップ１０６で高周波信号を使用する場合であっても、半導体チップ１０６の内部への基準電位の供給を安定的に行なうことができる。つまり、図４３に示すパッケージでも、基準電位の供給においてノイズの発生を低減することができるのである。

以上のように、図４２や図４３に示すパッケージでは、半導体チップ１０６の裏面全体を裏面電極として機能させることにより、ノイズの少ない安定した基準電位の供給を行なうことができる利点がある。しかし、図４２や図４３に示すように、半導体チップ１０６の表面に形成されているパッドと配線１０１（あるいはリード１１０）との接続はワイヤ１０７によって接続されている。半導体チップ１０６の表面に形成されているパッドは、信号や電源電位を供給するために使用されるものである。つまり、ワイヤ１０７で接続されているパッドと配線１０１（あるいはリード１１０）には高周波信号がワイヤ１０７を介して伝達される。このとき、高周波信号の伝達にワイヤ１０７を使用すると、信号遅延やインピーダンスの上昇という電気的特性の劣化が顕著となる問題点がある。すなわち、図４２や図４３に示すパッケージ形態では、ワイヤ１０７による信号遅延やインピーダンスの上昇が問題となるのである。

そこで、この問題を解決するために、半導体チップと配線基板をワイヤで接続しないことが考えられる。図４４は、半導体チップを配線基板にフリップチップ接続する構成を示す図である。図４４に示すように、半導体チップ１０６の表面に形成されたバンプ電極１０６ａによって配線基板１００の配線１０１と接続している。このフリップチップ接続によれば、ワイヤを使用せずに半導体チップ１０６と配線１０１とを接続することができるので、高周波信号を使用する場合であっても、ワイヤによる信号遅延やインピーダンスの上昇などに代表される特性劣化を抑制することができる。しかし、図４４に示すように、従来のフリップチップ接続では、半導体チップ１０６の裏面全体を裏面電極として使用しておらず、ノイズの少ない安定した基準電位の供給を充分に行なうことができなくなる。すなわち、フリップチップ接続では、安定した基準電位の供給を如何にして行なうかが課題となる。特に、高周波信号を取り扱う半導体チップをフリップチップ接続する場合には、ノイズの少ない安定的な基準電位を供給することが重要になってくる。

ここで、半導体チップのパッケージにおける別の要求としてパッケージのサイズを小型化することがある。例えば、携帯電話機などでは、小型化や薄型化が要求されている。上述したように、携帯電話機には、ベースバンドＩＣチップ、ＲＦＩＣチップやパワーアンプＩＣチップなど複数の半導体チップが必要とされる。これらの半導体チップをそれぞれ別個にパッケージすると、携帯電話機のサイズの小型化を充分に図れなくなってきている。このため、１つの配線基板に複数の半導体チップを搭載して１つのパッケージとすることが検討されている。このように複数の半導体チップを１つのパッケージにすることにより、複数の半導体チップを別々にパッケージングする場合よりもパッケージのサイズを縮小することができる。

さらに、パッケージのサイズを小型化するために、複数の半導体チップのうち一部の半導体チップを配線基板の内部に埋め込むことも行なわれている（Embedded Package）。例えば、特許文献１に記載されている技術によれば、一部の半導体チップを配線基板の内部に埋め込んでいる構造が開示されている。このように複数の半導体チップのうち、一部の半導体チップを配線基板内に埋め込むことで、配線基板の表面上に搭載される半導体チップの数を少なくすることができ、この結果、パッケージのサイズを小型化できる利点がある。しかし、特許文献１に記載されている技術によれば、配線基板の内部に埋め込まれている半導体チップは、バンプ電極を使用したフリップチップ接続により配線基板の内部に形成されている配線と接続されている。このとき、半導体チップの裏面は裏面電極として使用されていない。このため、特許文献１に記載されている技術では、半導体チップの裏面全体を裏面電極として使用しておらず、ノイズの少ない安定した基準電位の供給を充分に行なうことができない構造と考えることができる。したがって、配線基板の内部に埋め込まれた半導体チップが高周波信号を扱う場合、基準電位の変動によるノイズが問題となり、半導体チップの電気的特性の劣化が顕著になると考えられる。

これに対し、特許文献２に記載されている技術がある。特許文献２に記載されている技術によれば、配線基板の内部に半導体チップを埋め込んでいるが、この埋め込まれている半導体チップと配線基板に形成されている配線との接続をフリップチップ接続で行なっている。そして、半導体チップの裏面を配線基板の内部に形成されているグランド層と接続している。つまり、特許文献２に記載されている技術によれば、フリップチップ接続している半導体チップの裏面全体を裏面電極としてグランド層と接続しているので、理想的にはノイズの少ない安定した基準電位の供給を行なうことができると推察される。

ここで、理想的にといったのは、特許文献２の記載を見る限りでは半導体チップの裏面全体とグランド層との接続を良好にすることが困難であると考えられるからである。すなわち、特許文献２に記載されている製造技術では、半導体チップを埋め込んだ配線基板を、半導体チップをフリップチップ接続した第１の原基板と、グランド層を形成した第２の原基板とを、プリプレグを介してプレスすることにより形成している（特許文献２の図１４および図１５参照）。この製造技術では、半導体チップの裏面とグランド層の間にあるプリプレグがプレスすることにより半導体チップの外側に押し出されて半導体チップの裏面とグランド層が密着するとしている。しかし、このような製造方法では、半導体チップとグランド層の間にプリプレグが残存し、残存したプリプレグによって半導体チップの裏面とグランド層の電気的接続が不良になるおそれがある。すると、半導体チップの裏面全体とグランド層が充分に電気的に接続されないことになるので、ノイズの少ない安定した基準電位の供給を行なうことができなくなると考えられる。さらに、たとえ、半導体チップとグランド層の間のプリプレグが除去されたとしても、半導体チップとグランド層の密着性の観点から問題が生じる。つまり、特許文献２に記載されている技術では、半導体チップとグランド層が直接接触するように構成されているが、この場合、半導体チップとグランド層の間に剥離が生じるおそれがあるのである。具体的には、半導体チップはシリコンから形成され、グランド層は銅膜から形成されている。シリコンと銅との密着性はそれほど良くないため、剥離が生じやすいのである。特に半導体チップの裏面全体とグランド層を接触させると、シリコンと銅による接触面積が大きくなるので剥離しやすくなる。半導体チップの裏面とグランド層が剥離すると、半導体チップの裏面全体とグランド層が充分に電気的に接続されないことになるので、ノイズの少ない安定した基準電位の供給を行なうことができなくなると考えられる。

本発明の目的は、半導体チップを配線基板の内部に埋め込み、かつ、半導体チップの表面に形成されているバンプ電極と配線基板の内部に形成されている配線とをフリップチップ接続する場合、半導体チップの裏面全体を裏面電極として充分に機能させる半導体装置およびその製造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態における半導体装置は、（ａ）矩形形状の第１半導体チップと、（ｂ）前記第１半導体チップを埋め込んだ配線基板とを有する半導体装置に関する。ここで、前記第１半導体チップは、（ａ１）前記第１半導体チップの第１面に形成されたバンプ電極と、（ａ２）前記第１半導体チップの前記第１面とは反対側の第２面に形成された裏面電極となる導体膜とを有する。一方、前記配線基板は、（ｂ１）前記第１半導体チップの前記第１面に形成された前記バンプ電極により前記第１半導体チップと接続されたコア層と、（ｂ２）前記コア層のチップ搭載面上に前記第１半導体チップを覆うように形成された絶縁層とを有する。さらに、前記配線基板は、（ｂ３）前記絶縁層から前記第１半導体チップの前記第２面に形成された前記導体膜に達する開口部と、（ｂ４）前記開口部を埋め込む導電性のビアと、（ｂ５）前記ビアに接続する配線とを有する。ここで、前記第１半導体チップの前記第２面に形成された前記導体膜と前記配線基板に形成された前記配線とは前記ビアを介して電気的に接続されていることを特徴とするものである。

代表的な実施の形態における半導体装置によれば、半導体チップの裏面に導体膜を形成し、この導体膜と配線基板の配線を接続するように構成しているので、半導体チップの裏面全体を裏面電極として充分に機能させることができる。

また、代表的な実施の形態における半導体装置の製造方法は、（ａ）半導体ウェハの第１面に集積回路を形成する工程と、（ｂ）前記（ａ）工程後、前記半導体ウェハの前記第１面とは反対側の第２面に第１導体膜を形成する工程と、（ｃ）前記（ｂ）工程後、前記半導体ウェハをダイシングして個々の半導体チップを取得する工程とを有する。次に、（ｄ）前記（ｃ）工程後、前記半導体チップの前記第１面にバンプ電極を形成する工程と、（ｅ）前記（ｄ）工程後、配線基板のコア層となるベース基板上に前記バンプ電極を介して前記半導体チップを搭載する工程と、（ｆ）前記（ｅ）工程後、前記ベース基板のチップ搭載面上に前記半導体チップを覆う絶縁層を形成する工程とを有する。続いて、（ｇ）前記（ｆ）工程後、前記絶縁層から前記半導体チップの前記第２面に形成されている前記第１導体膜に達する開口部を形成する工程と、（ｈ）前記（ｇ）工程後、前記開口部内を含む前記絶縁層上に第２導体膜を形成することにより、前記開口部内に前記第２導体膜を充填してビアを形成する工程とを有する。さらに、（ｉ）前記（ｈ）工程後、前記絶縁層上および前記ビア上に形成されている前記第２導体膜をパターニングすることにより、配線を形成する工程とを有する。ここで、前記半導体チップの前記第２面に形成されている前記第１導体膜と前記絶縁層上に形成されている前記配線とは、前記ビアを介して電気的に接続していることを特徴とするものである。

代表的な実施の形態における半導体装置の製造方法によれば、半導体チップの裏面に導体膜を形成し、この導体膜と配線基板の配線を接続することができるので、半導体チップの裏面全体を裏面電極として充分に機能させることができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体チップの裏面に導体膜を形成し、この導体膜と配線基板の配線を接続するので、半導体チップの裏面全体を裏面電極として充分に機能させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。

アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部で処理されるデータの記憶にも使用できるようになっている。

ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。

ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。

アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。

携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を中間周波数の信号に変換する。そして、この中間周波数の信号は、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換される。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＲＦモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。

次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、中間周波数の信号に変換される。そして、中間周波数の信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。

以上のように携帯電話機は、ベースバンド部４、ＲＦＩＣ５および電力増幅器６を有しており、これらによって携帯電話機の送受信機能が実現される。このような携帯電話機においては、ベースバンド部４はベースバンドＩＣチップ、ＲＦＩＣ５はＲＦＩＣチップ、電力増幅器６はパワーアンプＩＣチップに形成されている。ベースバンドＩＣチップ、ＲＦＩＣチップおよびパワーアンプＩＣチップは、別々のパッケージとすることもできるが、携帯電話機の小型化を図るため、ベースバンドＩＣチップ、ＲＦＩＣチップおよびパワーアンプＩＣチップとを１つのパッケージにすることが検討されている。すなわち、１つの配線基板上にベースバンドＩＣチップ、ＲＦＩＣチップおよびパワーアンプＩＣチップを搭載することが検討されている。ところが、近年では携帯電話機のさらなる小型化が要求されている。そこで、１つの配線基板の表面上に上述した３つの半導体チップを搭載する場合よりも実装面積を小さくするため、一部の半導体チップを配線基板の内部に埋め込む技術が検討されている。配線基板の内部に一部の半導体チップを埋め込むことにより、配線基板の表面上に搭載する半導体チップの数を削減することができるので、パッケージのサイズを小型化することができるのである。本実施の形態１では、複数の半導体チップのうち一部の半導体チップを配線基板の内部に埋め込むパッケージを前提とするものである。

図２は、本実施の形態１におけるパッケージ（半導体装置）を示す断面図である。図２に示すように、本実施の形態１におけるパッケージでは、配線基板の内部に２つの半導体チップが埋め込まれており、配線基板の表面に別の半導体チップが搭載されている構造をしている。具体的に、図２を参照しながら、本実施の形態１におけるパッケージ構造について説明する。

図２において、配線基板のコア層となるベース基板２０の上面に第４層配線Ｌ４が形成されており、このベース基板２０の上面とは反対側の下面には第５層配線Ｌ５が形成されている。そして、ベース基板２０上には、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている。半導体チップＣＨＰ１は、バンプ電極ＢＰによってベース基板２０に形成されている第４層配線Ｌ４と電気的に接続されている。同様に、半導体チップＣＨＰ２もバンプ電極ＢＰによってベース基板２０に形成されている第４層配線Ｌ４と電気的に接続されている。半導体チップＣＨＰ１とベース基板２０との間や半導体チップＣＨＰ２とベース基板２０との間にはペースト２２が充填されている。

半導体チップＣＨＰ１および半導体チップＣＨＰ２を覆うように絶縁層２３が形成されており、この絶縁層２３上に第３層配線Ｌ３が形成されている。第３層配線Ｌ３は、絶縁層２３に形成されているビアＶを介して半導体チップＣＨＰ１や半導体チップＣＨＰ２と電気的に接続されている。そして、第３層配線Ｌ３上には絶縁層２６が形成されており、この絶縁層２６上に第２層配線Ｌ２が形成されている。さらに、第２層配線Ｌ２上には、絶縁層２９が形成されており、絶縁層２９上に第１層配線Ｌ１が形成されている。

一方、ベース基板２０の下面に形成されている第５層配線Ｌ５の下層には絶縁層３０が形成されており、この絶縁層３０の下面に第６層配線Ｌ６が形成されている。

以上より、第１層配線Ｌ１から第６層配線Ｌ６よりなる多層配線が形成され、コア層をベース基板２０とする配線基板が構成されている。そして、配線基板の内部に配置されているベース基板２０上に半導体チップＣＨＰ１および半導体チップＣＨＰ２が埋め込まれている。

配線基板には、配線基板の一部を貫通する貫通配線２８が形成されており、この貫通配線２８により配線基板に形成されている多層配線が電気的に接続されている。そして、配線基板の第１層配線Ｌ１上はソルダレジストＳＲにより覆われており、第１層配線Ｌ１の一部がソルダレジストＳＲから露出している。ソルダレジストＳＲから露出している第１層配線Ｌ１には、半導体チップＣＨＰ３や受動部品３１が接続されている。つまり、配線基板の表面には、半導体チップＣＨＰ３や受動部品３１が搭載されていることになる。

一方、配線基板の第６層配線Ｌ６には、外部接続端子となる半田ボールＨＢが搭載されている。そして、この半田ボールＨＢの周囲はソルダレジストＳＲで覆われている。以上のようにして、本実施の形態１におけるパッケージが構成されている。

本実施の形態１におけるパッケージによれば、配線基板の内部に半導体チップＣＨＰ１および半導体チップＣＨＰ２が埋め込まれている構造をしている。このため、パッケージのサイズを小型化できる利点がある。すなわち、配線基板の内部に半導体チップＣＨＰ１や半導体チップＣＨＰ２を埋め込まない場合には、配線基板の表面に半導体チップＣＨＰ１〜ＣＨＰ３と受動部品を搭載することになり、配線基板のサイズが大きくなる。つまり、配線基板のサイズを半導体チップＣＨＰ１〜ＣＨＰ３と受動部品を搭載できる大きさまで大きくする必要がある。

これに対し、本実施の形態１のように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を配線基板の内部に埋め込む場合、配線基板の表面には、半導体チップＣＨＰ３と受動部品を搭載するだけになる。したがって、配線基板の表面に半導体チップＣＨＰ１〜ＣＨＰ３と受動部品を搭載する場合に比べて、配線基板のサイズを小さくできるのである。このことから、携帯電話機の小型化を推進することができる。

例えば、配線基板の内部に埋め込まれる半導体チップＣＨＰ１は、携帯電話機を構成するパワーアンプＩＣチップであり、配線基板の内部に埋め込まれる半導体チップＣＨＰ２は、携帯電話機を構成するＲＦＩＣチップである。これに対し、例えば、配線基板の表面に搭載される半導体チップＣＨＰ３は、携帯電話機を構成するベースバンドＩＣチップであり、受動部品は、例えば、チップコンデンサや抵抗、インダクタである。

次に、配線基板に埋め込まれた半導体チップＣＨＰ１および半導体チップＣＨＰ２の配線基板との接続形態について説明する。例えば、半導体チップＣＨＰ１は、配線基板のコア層を形成するベース基板２０上に搭載されている。そして、ベース基板２０に形成されている第４層配線Ｌ４と半導体チップＣＨＰ１とは、半導体チップＣＨＰ１に形成されているバンプ電極ＢＰによって電気的に接続されている。すなわち、半導体チップＣＨＰ１は、配線基板の内部に埋め込まれており、配線基板の内部に存在するベース基板２０上にフリップチップ接続（フェイスダウン接続）されている。同様に、半導体チップＣＨＰ２もベース基板２０上にバンプ電極ＢＰによってフリップチップ接続されている。このように半導体チップＣＨＰ１および半導体チップＣＨＰ２をバンプ電極ＢＰでフリップチップ接続することにより、以下に示す利点がある。

半導体チップＣＨＰ１はパワーアンプＩＣチップから構成され、半導体チップＣＨＰ２はＲＦＩＣチップから構成されている。これらのパワーアンプＩＣチップやＲＦＩＣチップには、高周波信号を取り扱う集積回路が形成されている。したがって、パワーアンプＩＣチップやＲＦＩＣチップを配線基板とワイヤを用いて接続（フェイスアップ接続）する場合には、ワイヤを高周波信号が通過するため、信号遅延やインピーダンスの増加などの問題が生じやすくなる。これに対し、本実施の形態１では、パワーアンプＩＣチップを構成する半導体チップＣＨＰ１や、ＲＦＩＣチップを構成する半導体チップＣＨＰ２をバンプ電極ＢＰでフリップチップ接続している。このため、半導体チップＣＨＰ１と配線基板あるいは半導体チップＣＨＰ２と配線基板との電気的な接続にワイヤを使用しないので、ワイヤを高周波信号が通過することによる信号遅延やインピーダンスの上昇を抑制することができるのである。つまり、パワーアンプＩＣチップやＲＦＩＣチップのような高周波信号を取り扱う半導体チップは、配線基板とワイヤで接続する形態よりも、配線基板とバンプ電極で接続する形態のほうが望ましいといえる。このことから、本実施の形態１では、配線基板に埋め込まれている半導体チップＣＨＰ１や半導体チップＣＨＰ２をベース基板２０とフリップチップ接続することにより、高周波特性の低下を抑制している。

しかし、半導体チップＣＨＰ１とベース基板２０あるいは半導体チップＣＨＰ２とベース基板２０とをフリップチップ接続する場合、新たな問題が生じる。すなわち、例えば、半導体チップＣＨＰ１をベース基板２０にバンプ電極ＢＰでフリップチップ接続するとき、半導体チップＣＨＰ１のバンプ電極形成面（表面）と反対側の面（裏面）を有効に使用することが考慮されていないのである。例えば、半導体チップを配線基板の内部に埋め込むのではなく、配線基板の表面に搭載する場合、ワイヤを用いて半導体チップと配線基板を接続する構成が考えられる。この構成の場合、半導体チップは、配線基板とフェイスアップで接続されるため、半導体チップの裏面は配線基板と接触することになる。このため、配線基板と接触する半導体チップの裏面は基準電位を供給する裏面電極として使用することができる。しかし、上述したようにワイヤを用いて半導体チップと配線基板とを接続する場合には、ワイヤによる信号遅延やインピーダンスの上昇が問題となる。このことから、配線基板の表面に半導体チップを搭載する場合、バンプ電極で半導体チップを配線基板にフリップチップ接続することが考えられる。ところが、配線基板の表面に半導体チップをバンプ電極でフリップチップ接続する場合、半導体チップの裏面（バンプ電極形成面とは反対側の面）は、上面を向くため、配線基板と直接接触することはない。このことから、配線基板の表面に半導体チップをフリップチップ接続する場合には、半導体チップの裏面を裏面電極として使用する発想がなかったのである。したがって、配線基板の表面に半導体チップをフリップチップ接続する場合には、ワイヤによる高周波信号の遅延やインピーダンスの上昇を抑制できるが、安定した基準電位を供給するには適した構成とはいえない。つまり、高周波信号を取り扱う半導体チップでは、安定した基準電位を供給して基準電位のふらつきによるノイズの発生を抑制する必要があるが、例えば、配線基板の表面に半導体チップをフリップチップ接続する構成では、半導体チップの裏面全体を裏面電極として機能させることが行なわれていないのである。半導体チップの裏面全体を裏面電極として機能させる場合には、基準電位を供給する裏面電極を大面積にすることができるので、裏面電極のインピーダンスを低下させることができ、基準電位の供給を安定して行なうことができるのである。

このような状況のもと、本実施の形態１では、配線基板に埋め込まれている半導体チップＣＨＰ１や半導体チップＣＨＰ２をバンプ電極ＢＰでフェイスダウン接続している。このとき、配線基板の表面上に半導体チップをフェイスダウン接続する場合と異なる点は、配線基板の内部に半導体チップＣＨＰ１を埋め込む場合、配線基板と半導体チップＣＨＰ１とをバンプ電極ＢＰでフリップチップ接続しても、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）は絶縁層２３で覆われ、その絶縁層２３上に第３層配線Ｌ３が配置されていることである。そこで、本実施の形態１では、この相違点を利用して本実施の形態１における特徴的構成を実現しているのである。

以下では、本実施の形態１における特徴的構成について説明する。図２において、本実施の形態１の特徴的構成は、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）と配線基板の内部配線である第３層配線Ｌ３とを電気的に接続している点である。これにより、例えば、第３層配線Ｌ３を、基準電位を供給する基準配線として機能させれば、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）は、基準電位を集積回路に供給する裏面電極として機能させることができるのである。このとき、半導体チップＣＨＰ１の裏面全体を裏面電極として使用することができるため、裏面電極の面積が大きくなり、この結果、裏面電極のインピーダンスを低下させることができる。したがって、高周波信号を取り扱う半導体チップＣＨＰ１においても、高周波信号に伴うノイズに影響されることなく安定的に基準電位（ＧＮＤ）を供給することができるのである。具体的に、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）には導体膜１１が形成されており、この導体膜１１が基準電位を集積回路に供給する裏面電極として機能する。そして、この導体膜１１と第３層配線Ｌ３とは複数の孔を導電材料で埋め込んだビアＶによって接続されている。すなわち、半導体チップＣＨＰ１上の絶縁層２３には、複数の開口部が形成されており、この開口部に導電材料を充填したビアＶによって導体膜１１と第３層配線Ｌ３とを接続している。このように開口部を完全に導電材料で埋め込むことにより、開口部の側面にだけ導電材料を形成する場合に比べて、確実に導体膜１１と第３層配線Ｌ３とを電気的に接続することができる。さらに、開口部を完全に導電材料で埋め込むことにより、導体膜１１と第３層配線Ｌ３との接続抵抗を低くすることができる。

ここで、本実施の形態１のさらなる特徴は、半導体チップＣＨＰ１の裏面に導体膜１１を形成し、この導体膜１１と第３層配線Ｌ３とを電気的に接続している点である。例えば、半導体チップＣＨＰ１の裏面に導体膜１１を形成せずに直接、半導体チップＣＨＰ１と第３層配線Ｌ３とを電気的に接続することも考えられる。しかし、半導体チップＣＨＰ１は、シリコンを主成分とするものであり、第３層配線Ｌ３は、例えば、銅膜から形成されている。シリコンと銅膜との接着力はそれほど強くないので、剥離するおそれがあるのである。すなわち、半導体チップＣＨＰ１と第３層配線Ｌ３とを直接接触するように構成する場合は、半導体チップＣＨＰ１（シリコン）と第３層配線Ｌ３（銅膜）との間に剥離が生じ、半導体チップＣＨＰ１と第３層配線Ｌ３との電気的な接続が不良になるおそれがあるのである。

そこで、本実施の形態１では、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）に導体膜１１を形成している。この導体膜１１は、例えば、銅膜から形成される。このように導体膜１１を形成することにより、導体膜１１、ビアＶおよび第３層配線Ｌ３とは共に銅膜から形成されるので、接着強度を向上することができるのである。つまり、本実施の形態１では、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）に導体膜１１を形成し、この導体膜１１と第３層配線Ｌ３とをビアＶを介して直接接触させることで、半導体チップＣＨＰ１と第３層配線Ｌ３との電気的な接続の信頼性を向上することができるのである。なお、導体膜１１は、銅膜に限らず、第３層配線Ｌ３の配線材料と密着力の大きなものであればよい。この導体膜１１は、例えば、めっき膜から形成されるが、これに限らず、導電性シートや導電性ペーストから形成するようにしてもよい。

以上のように、本実施の形態１によれば、半導体チップＣＨＰ１を配線基板の内部に埋め込むことにより、パッケージの小型化を図ることができる。さらに、配線基板に埋め込まれている半導体チップＣＨＰ１とベース基板２０とをフリップチップ接続することにより、半導体チップＣＨＰ１と配線基板との電気的な接続にワイヤを使用しないので、ワイヤを高周波信号が通過することによる信号遅延やインピーダンスの上昇を抑制することができる。さらには、半導体チップＣＨＰ１とベース基板２０とをフリップチップ接続する場合であっても、半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）に導体膜１１を形成し、この導体膜１１と第３層配線Ｌ３とを複数のビアＶで接続しているので、高周波信号に伴うノイズに影響されることなく安定的に基準電位（ＧＮＤ）を供給することができる。

本実施の形態１では半導体チップＣＨＰ１について説明しているが、配線基板に埋め込まれている半導体チップＣＨＰ２についても同様の構成をとることができる。半導体チップＣＨＰ１は、例えば、パワーアンプＩＣチップから構成されるが、このパワーアンプＩＣチップでは、基準電位を安定的に供給する必要があるので、本実施の形態１のようにフリップチップ接続されている半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）を裏面電極として使用する構成はとても有用である。同様に、半導体チップＣＨＰ２は、例えば、ＲＦＩＣチップから構成されるが、このＲＦＩＣチップにおいても、使用周波数帯が５ＧＨｚ以上になると、基準電位の裏面給電が必要となると推測されるので、フリップチップ接続されている半導体チップＣＨＰ２の裏面（バンプ電極形成面とは反対側の面）を裏面電極として使用する構成はとても有用である。なお、配線基板の表面には、半導体チップＣＨＰ３が搭載されているが、この半導体チップＣＨＰ３は、例えば、ベースバンドＩＣチップから構成されている。図２では、半導体チップＣＨＰ３を配線基板の表面にフェイスダウン接続している例を示しているが、これに限らず、ワイヤによる接続形態としてもよい。

本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、略円盤状のシリコン単結晶よりなる半導体ウェハを用意する。そして、半導体ウェハの主面（第１面）に集積回路を形成する。具体的には、半導体ウェハに通常の基板工程を実施して、半導体ウェハの主面にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する。その後、通常の配線工程を実施して、ＭＩＳＦＥＴ上に多層配線を形成する。このようにして、半導体ウェハの主面に集積回路を形成することができる。

次に、図３に示すように、半導体ウェハ１０Ｓの主面とは反対側の面（第２面）に導体膜１１を形成する（図３の斜線領域）。この導体膜１１は、例えば、銅膜から形成されており、めっき法を使用して形成することができる。ただし、導体膜１１は、めっき法により形成された銅膜に限らず、導電性シートや導電性ペーストから形成することもできる。

続いて、図４に示すように、半導体ウェハをダイシングして複数の半導体チップを取得する（Ｓ１０１）。その後、個々の半導体チップに対してバンプ電極を形成する（Ｓ１０２）。バンプ電極は、半導体チップの主面（集積回路形成面）の最上層に形成される。

次に、図５に示すように、半導体チップＣＨＰ１をベース基板２０上に搭載する。ベース基板２０は、配線基板のコア層となる基板であり、ベース基板２０の表面には第４層配線Ｌ４が形成されている。一方、ベース基板２０の裏面には銅箔２１が形成されている。このようなベース基板２０の表面上に半導体チップＣＨＰ１を搭載する。具体的には、半導体チップＣＨＰ１に形成されているバンプ電極ＢＰを、ベース基板２０に形成されている第４層配線Ｌ４に接続するように実施される。このとき、半導体チップＣＨＰ１とベース基板２０の間は、ペースト２２により充填されている。このようにして、半導体チップＣＨＰ１をベース基板２０にフリップチップ接続することができる。半導体チップＣＨＰ１の裏面（バンプ電極形成面とは反対側の面）には、導体膜１１が形成されている。図６は、図５に示す断面図に対応した平面図である。図６に示すように、矩形形状のベース基板２０には第４層配線Ｌ４が形成されており、この第４層配線Ｌ４と接続する中央領域に矩形形状の半導体チップＣＨＰ１が搭載されている。

続いて、図７に示すように、半導体チップＣＨＰ１を搭載したベース基板２０上に、半導体チップＣＨＰ１を覆うように絶縁層２３を形成する。絶縁層２３は、ベース基板２０上に熱硬化性樹脂（プリプレグ）を形成し、この熱硬化性樹脂を加熱および加圧することにより形成される。そして、図８に示すように、絶縁層２３上に銅箔２４を形成する。

次に、図９に示すように、絶縁層２３に複数のビアホール（開口部）ＶＨを形成する。複数のビアホールＶＨは、絶縁層２３にレーザ光を照射することにより形成することができる。このとき、絶縁層２３上に形成されている銅箔２４をパターニングし、その後、レーザ光を照射して絶縁層２３を除去することにより、絶縁層２３に複数のビアホールＶＨを形成する。このビアホールＶＨは、半導体チップＣＨＰ１の表面に形成されている導体膜１１を露出するように形成される。このとき、半導体チップＣＨＰ１の表面に導体膜１１が形成されているので、絶縁層２３にレーザ光を照射してビアホールＶＨを形成する際、レーザ光がシリコンを削ることを防止できる。すなわち、半導体チップＣＨＰ１の表面に導体膜１１が形成されていない場合には、絶縁層２３を貫通したレーザ光がシリコンにまで達してしまうが、本実施の形態１では、半導体チップＣＨＰ１の表面に導体膜１１が形成されているため、レーザ光はこの導体膜１１で遮光される。このため、レーザ光を照射しても、シリコンを削ることなく、絶縁層２３を開口するビアホールＶＨを形成できる利点がある。

続いて、図１０に示すように、絶縁層２３に形成されたビアホールＶＨ内を含む絶縁層２３上に銅めっき膜２５を形成する。この銅めっき膜２５は、ビアホールＶＨを完全に埋め込むように形成される。このとき、ビアホールＶＨは、半導体チップＣＨＰ１に対して、均等な配置になるように複数形成されているので、ビアホールＶＨを埋め込む銅めっき膜２５の平坦性を向上することができる。このようにしてビアホールＶＨを銅めっき膜２５で埋め込んだビアＶを形成することができる。このビアＶと半導体チップＣＨＰ１の表面に形成されている導体膜１１は共に銅膜から形成されているので、導体膜１１とビアＶとの接着強度を向上することができる。

次に、図１１に示すように、絶縁層２３上に形成されている銅めっき膜２５をパターニングすることにより、第３層配線Ｌ３を形成する。これにより、第３層配線Ｌ３と、半導体チップＣＨＰ１に形成されている導体膜１１が複数のビアＶを介して電気的に接続されることになる。図１２は、図１１に示す断面図に対応する平面図である。図１２において、ベース基板２０上には第３層配線Ｌ３が形成されており、この第３層配線Ｌ３の下層に複数のビアＶが形成されている。この複数のビアＶは、第３層配線Ｌ３の形成領域全体にわたって均等に配列するように形成されている。

続いて、図１３に示すように、第３層配線Ｌ３を形成した絶縁層２３上に絶縁層２６を形成し、この絶縁層２６上に銅箔２７を形成する。そして、図１４に示すように、配線基板を貫通するスルーホールＴＨを形成する。

その後、図１５に示すように、スルーホールＴＨの内壁を含む配線基板上に銅めっき膜を形成する。これにより、スルーホールＴＨの内壁に銅めっき膜が形成された貫通配線２８を形成することができる。そして、絶縁層２６上に形成されている銅箔２７をパターニングすることにより、第２層配線Ｌ２を形成する。さらに、ベース基板２０の下層に形成されている銅箔２１をパターニングすることにより、第５層配線Ｌ５を形成する。

次に、図１６に示すように、第２層配線Ｌ２上を含む絶縁層２６上に絶縁層２９を形成する。一方、第５層配線Ｌ５下を含むベース基板２０の下層に絶縁層３０を形成する。この絶縁層２９と絶縁層３０により、貫通配線２８の内部が充填される。そして、絶縁層２９上に形成されている銅箔をパターニングすることにより、第１層配線Ｌ１を形成する。同様に、絶縁層３０の下層に形成されている銅箔をパターニングすることにより、第６層配線Ｌ６を形成する。

その後、図１７に示すように、第１層配線Ｌ１上にソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半導体チップ搭載領域および受動部品搭載領域を開口するように行なわれる。一方、第６層配線Ｌ６下にもソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半田ボール搭載領域を開口するように行なわれる。

次に、図２に示すように、ソルダレジストＳＲから露出している第１層配線Ｌ１上に半導体チップＣＨＰ３や受動部品３１を搭載する。その後、ソルダレジストＳＲから露出している第６層配線Ｌ６下に半田ボールＨＢを搭載する。このようにして、本実施の形態１における半導体装置（パッケージ）を製造することができる。

（実施の形態２）
図１８は、本実施の形態２におけるパッケージ（半導体装置）を示す断面図である。図１８は、図２に示す前記実施の形態１におけるパッケージとほぼ同様の構成をしているので、前記実施の形態１と異なる構成について説明する。

図１８において、本実施の形態２の特徴は、半導体チップＣＨＰ１の表面に形成されている導体膜１１と第３層配線Ｌ３との接続構成である。つまり、前記実施の形態１では、導体膜１１と第３層配線Ｌ３とが均一に配置された複数の孔よりなるビアＶで接続されていたが、本実施の形態２では、導体膜１１と第３層配線Ｌ３とを１つの大きなザクリ部３２により形成している点である。これにより、前記実施の形態１の接続構成に比べて、本実施の形態２では、導体膜１１と第３層配線Ｌ３との接触面積を大きくすることができる。このため、導体膜１１と第３層配線Ｌ３との接触抵抗を充分に下げることができる。このことから、導体膜１１からなる裏面電極のインピーダンスを充分に下げることが可能となり、高周波信号に伴うノイズに影響されることなく安定的に基準電位（ＧＮＤ）を供給することができる。

さらに、導体膜１１と第３層配線Ｌ３との接触面積が大きくなることから、半導体チップＣＨＰ１で発生した熱を効率よく放散させることができる。したがって、半導体チップＣＨＰ１を配線基板に埋め込む場合には、半導体チップＣＨＰ１で発生した熱がこもりやすいが、半導体チップＣＨＰ１の表面全体に形成されている導体膜１１から第３層配線Ｌ３を介して放散されるので、半導体チップＣＨＰ１を配線基板に埋め込む構成をとる場合であっても、放熱効率の高いパッケージを提供することができる。

本実施の形態２のその他の構成は、前記実施の形態１と同様であるため、前記実施の形態１と同様の効果を得ることができる。すなわち、パッケージサイズの小型化、高周波特性の劣化の抑制および基準電位の安定的な供給を同時に実現することができ、半導体装置の品質を向上することができる。

本実施の形態２における半導体装置（パッケージ）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図６に示す工程までは、前記実施の形態１と同様である。続いて、図１９に示すように、ベース基板２０上に絶縁層２３を形成する。このとき、ベース基板２０上に形成される絶縁層２３は、ベース基板２０上に搭載されている半導体チップＣＨＰ１から離間したベース基板２０上に配置される。この絶縁層２３は熱硬化性樹脂から形成され、図２０に示すように、この熱硬化性樹脂を加熱および加圧することにより、半導体チップＣＨＰ１上に熱硬化性樹脂が形成されないザクリ部３２を形成しつつ、ベース基板２０上に熱硬化性樹脂よりなる絶縁層２３を形成する。このようにして、半導体チップＣＨＰ１上を大きく開口したザクリ部３２を形成することができる。ザクリ部３２の大きさは、半導体チップＣＨＰ１から離れた位置に配置される絶縁層（熱硬化性樹脂）２３を調整することにより実施される。

次に、図２１に示すように、ザクリ部３２を形成した絶縁層２３上に銅箔２４を形成し、図２２に示すように、この銅箔２４のうちザクリ部３２上に形成されている銅箔２４をパターニング技術とエッチング技術を使用することにより除去する。

その後、図２３に示すように、ザクリ部３２の内部を含む絶縁層２３上に銅めっき膜２５を形成する。このとき、ザクリ部３２の内部は銅めっき膜２５で充填される。これにより、ザクリ部３２の内部を埋め込んだ銅めっき膜２５と半導体チップＣＨＰ１に形成されている導体膜１１が半導体チップＣＨＰ１と同サイズの面積で接続することになる。導体膜１１と銅めっき膜２５とは、例えば、同じ銅膜から形成されているので、導体膜１１と銅めっき膜２５の接続強度を向上することができる。

次に、図２４に示すように、絶縁層２３上に形成されている銅めっき膜２５をパターニングすることにより、第３層配線Ｌ３を形成する。これにより、第３層配線Ｌ３と、半導体チップＣＨＰ１に形成されている導体膜１１がザクリ部３２を介して電気的に接続されることになる。図２５は、図２４に示す断面図に対応する平面図である。図２５において、ベース基板２０上には半導体チップＣＨＰ１とほぼ同サイズの矩形形状をした第３層配線Ｌ３が形成されており、この第３層配線Ｌ３の下層にザクリ部３２（図示せず）が形成されている。

続いて、図２６に示すように、第３層配線Ｌ３を形成した絶縁層２３上に絶縁層２６を形成し、この絶縁層２６上に銅箔２７を形成する。そして、図２７に示すように、配線基板を貫通するスルーホールＴＨを形成する。

その後、図２８に示すように、スルーホールＴＨの内壁を含む配線基板上に銅めっき膜を形成する。これにより、スルーホールＴＨの内壁に銅めっき膜が形成された貫通配線２８を形成することができる。そして、絶縁層２６上に形成されている銅箔２７をパターニングすることにより、第２層配線Ｌ２を形成する。さらに、ベース基板２０の下層に形成されている銅箔２１をパターニングすることにより、第５層配線Ｌ５を形成する。

次に、図２９に示すように、第２層配線Ｌ２上を含む絶縁層２６上に絶縁層２９を形成する。一方、第５層配線Ｌ５下を含むベース基板２０の下層に絶縁膜３０を形成する。この絶縁層２９と絶縁層３０により、貫通配線２８の内部が充填される。そして、絶縁層２９上に形成されている銅箔をパターニングすることにより、第１層配線Ｌ１を形成する。同様に、絶縁層３０の下層に形成されている銅箔をパターニングすることにより、第６層配線Ｌ６を形成する。

その後、図３０に示すように、第１層配線Ｌ１上にソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半導体チップ搭載領域および受動部品搭載領域を開口するように行なわれる。一方、第６層配線Ｌ６下にもソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半田ボール搭載領域を開口するように行なわれる。

次に、図１８に示すように、ソルダレジストＳＲから露出している第１層配線Ｌ１上に半導体チップＣＨＰ３や受動部品３１を搭載する。その後、ソルダレジストＳＲから露出している第６層配線Ｌ６下に半田ボールＨＢを搭載する。このようにして、本実施の形態２における半導体装置（パッケージ）を製造することができる。

（実施の形態３）
図３１は、本実施の形態３におけるパッケージ（半導体装置）を示す断面図である。図３１は、図２に示す前記実施の形態１におけるパッケージとほぼ同様の構成をしているので、前記実施の形態１と異なる構成について説明する。

図３１において、本実施の形態３の特徴は、半導体チップＣＨＰ１の表面に形成されている導体膜１１と基準配線との接続構成である。つまり、前記実施の形態１では、導体膜１１と第３層配線Ｌ３とを均一に配置された複数の孔よりなるビアＶで接続されていたが、本実施の形態３では、導体膜１１と第３層配線Ｌ３と接続するのではなく、導体膜１１と第４層配線Ｌ４と同層で形成されている配線３３とワイヤＷによって接続している点である。このように本実施の形態３による接続構成によれば、導体膜１１と接続する配線をワイヤＷによって任意に設定することが可能となるため、配線基板における配線の引き回しがより簡略化することができる利点がある。

ここで、図３１に示すように、導体膜１１と配線３３とをワイヤＷで接続しているが、配線３３は基準電位を伝達する配線であり、導体膜１１はこの基準配線とワイヤＷで接続されている。すなわち、ワイヤＷは、高周波信号を伝達するものではなく、半導体チップＣＨＰ１に導体膜１１を介して基準電位を供給するものであるため、ワイヤＷで接続しても高周波信号の遅延などの問題は生じないのである。

本実施の形態３のその他の構成は、前記実施の形態１と同様であるため、前記実施の形態１と同様の効果を得ることができる。すなわち、パッケージサイズの小型化、高周波特性の劣化の抑制および基準電位の安定的な供給を同時に実現することができ、半導体装置の品質を向上することができる。

本実施の形態３における半導体装置（パッケージ）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図６に示す工程までは、前記実施の形態１と同様である。続いて、図３２に示すように、半導体チップＣＨＰ１の表面に形成されている導体膜１１とベース基板２０上に形成されている配線３３とをワイヤＷで接続する。この配線３３は基準電位を伝達する基準配線である。このとき、導体膜１１上にワイヤ１１が接続されればよいので、ワイヤボンディングの精度はそれほど要求されずに緩和される。すなわち、パッドと配線とをワイヤで接続する場合には、パッドの大きさが小さいのでワイヤボンディングの位置精度が要求されるが、本実施の形態３では、パッドではなく、半導体チップＣＨＰ１の表面全体に形成されている導体膜１１のいずれかに接続されればよいので、ワイヤボンディングの位置精度はそれほど要求されない。

次に、図３３に示すように、半導体チップＣＨＰ１を搭載したベース基板２０上に、半導体チップＣＨＰ１を覆うように絶縁層２３を形成する。絶縁層２３は、ベース基板２０上に熱硬化性樹脂（プリプレグ）を形成し、この熱硬化性樹脂を加熱および加圧することにより形成される。これにより、ワイヤＷも絶縁層２３で固定される。そして、図３４に示すように、絶縁層２３上に銅箔２４を形成する。

続いて、図３５に示すように、絶縁層２３上に形成されている銅箔２４をパターニングすることにより、第３層配線Ｌ３を形成する。図３６は、図３５に示す断面図に対応する平面図である。図３６において、ベース基板２０上には半導体チップＣＨＰ１とほぼ同サイズの矩形形状をした第３層配線Ｌ３が形成されており、この第３層配線Ｌ３の下層にワイヤＷ（図示せず）が形成されている。

続いて、図３７に示すように、第３層配線Ｌ３を形成した絶縁層２３上に絶縁層２６を形成し、この絶縁層２６上に銅箔２７を形成する。そして、図３８に示すように、配線基板を貫通するスルーホールＴＨを形成する。

その後、図３９に示すように、スルーホールＴＨの内壁を含む配線基板上に銅めっき膜を形成する。これにより、スルーホールＴＨの内壁に銅めっき膜が形成された貫通配線２８を形成することができる。そして、絶縁層２６上に形成されている銅箔２７をパターニングすることにより、第２層配線Ｌ２を形成する。さらに、ベース基板２０の下層に形成されている銅箔２１をパターニングすることにより、第５層配線Ｌ５を形成する。

次に、図４０に示すように、第２層配線Ｌ２上を含む絶縁層２６上に絶縁層２９を形成する。一方、第５層配線Ｌ５下を含むベース基板２０の下層に絶縁膜３０を形成する。この絶縁層２９と絶縁層３０により、貫通配線２８の内部が充填される。そして、絶縁層２９上に形成されている銅箔をパターニングすることにより、第１層配線Ｌ１を形成する。同様に、絶縁層３０の下層に形成されている銅箔をパターニングすることにより、第６層配線Ｌ６を形成する。

その後、図４１に示すように、第１層配線Ｌ１上にソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半導体チップ搭載領域および受動部品搭載領域を開口するように行なわれる。一方、第６層配線Ｌ６下にもソルダレジストＳＲを形成し、このソルダレジストＳＲをパターニングする。ソルダレジストＳＲのパターニングは、半田ボール搭載領域を開口するように行なわれる。

次に、図３１に示すように、ソルダレジストＳＲから露出している第１層配線Ｌ１上に半導体チップＣＨＰ３や受動部品３１を搭載する。その後、ソルダレジストＳＲから露出している第６層配線Ｌ６下に半田ボールＨＢを搭載する。このようにして、本実施の形態３における半導体装置（パッケージ）を製造することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

携帯電話機の構成を示すブロック図である。 本発明の実施の形態１における半導体装置の構成を示す断面図である。 実施の形態１における半導体装置の製造工程を示す図である。 図３に続く半導体装置の製造工程を説明するフローチャートである。 図４に続く半導体装置の製造工程を示す断面図である。 図５に対応した半導体装置の製造工程中の形態を示す平面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に対応した半導体装置の製造工程中の形態を示す平面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に対応した半導体装置の製造工程中の形態を示す平面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に対応した半導体装置の製造工程中の形態を示す平面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 本発明者が検討した半導体装置を示す断面図である。 本発明者が検討した半導体装置を示す断面図である。 本発明者が検討した半導体装置を示す断面図である。

符号の説明

１ 携帯電話機
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
１０Ｓ 半導体ウェハ
１１ 導体膜
２０ ベース基板
２１ 銅箔
２２ ペースト
２３ 絶縁層
２４ 銅箔
２５ 銅めっき膜
２６ 絶縁層
２７ 銅箔
２８ 貫通配線
２９ 絶縁層
３０ 絶縁層
３１ 受動部品
３２ ザクリ部
３３ 配線
１００ 配線基板
１０１ 配線
１０２ ベタパターン
１０３ ビア
１０４ 半田ボール
１０５ 導電性ペースト
１０６ 半導体チップ
１０６ａ バンプ電極
１０７ ワイヤ
１０８ 樹脂
１０９ タブ
１１０ リード
ＢＰ バンプ電極
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＨＢ 半田ボール
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
Ｌ４ 第４層配線
Ｌ５ 第５層配線
Ｌ６ 第６層配線
ＳＲ ソルダレジスト
ＴＨ スルーホール
Ｖ ビア
ＶＨ ビアホール
Ｗ ワイヤ

Claims (20)

1. （ａ）矩形形状の第１半導体チップと、
   （ｂ）前記第１半導体チップを埋め込んだ配線基板とを有する半導体装置であって、
   前記第１半導体チップは、
   （ａ１）前記第１半導体チップの第１面に形成されたバンプ電極と、
   （ａ２）前記第１半導体チップの前記第１面とは反対側の第２面に形成された裏面電極となる導体膜とを有し、
   前記配線基板は、
   （ｂ１）前記第１半導体チップの前記第１面に形成された前記バンプ電極により前記第１半導体チップと接続されたコア層と、
   （ｂ２）前記コア層のチップ搭載面上に前記第１半導体チップを覆うように形成された絶縁層と、
   （ｂ３）前記絶縁層から前記第１半導体チップの前記第２面に形成された前記導体膜に達する開口部と、
   （ｂ４）前記開口部を埋め込む導電性のビアと、
   （ｂ５）前記ビアに接続する配線とを有し、
   前記第１半導体チップの前記第２面に形成された前記導体膜と前記配線基板に形成された前記配線とは前記ビアを介して電気的に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記開口部は、１つのザクリ部から形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記開口部は、複数の孔から形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置であって、
   前記配線は、前記配線基板の内部に形成されている内部配線であることを特徴とする半導体装置。
5. 請求項１記載の半導体装置であって、
   前記ビアは、導電性材料が充填されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記導体膜は、前記第１半導体チップの内部に形成されている集積回路に基準電位を供給する前記裏面電極として機能することを特徴とする半導体装置。
7. 請求項６記載の半導体装置であって、
   前記導体膜と電気的に接続されている前記配線は基準電位を供給する基準配線であることを特徴とする半導体装置。
8. 請求項１記載の半導体装置であって、
   前記配線基板に埋め込まれている前記第１半導体チップは、複数個存在することを特徴とする半導体装置。
9. 請求項８記載の半導体装置であって、
   前記配線基板の表面には、前記第１半導体チップとは異なる第２半導体チップと受動部品が搭載されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置であって、
    前記配線基板に埋め込まれている前記第１半導体チップは、携帯電話機の送受信機能を有する複数のＩＣチップを含み、
    前記複数のＩＣチップは、送信時にベースバンド信号を無線周波数信号に変調し、受信時に無線周波数信号をベースバンド信号に復調する機能を有するＲＦＩＣチップと、送信時に前記ＲＦＩＣチップで生成された無線周波数信号の電力を増幅する機能を有するパワーアンプＩＣチップであることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    さらに、前記配線基板の表面に搭載されている前記第２半導体チップは、ベースバンド信号の処理を行なうベースバンドＩＣチップであることを特徴とする半導体装置。
12. 請求項１記載の半導体装置であって、
    前記第１半導体チップはシリコンを主成分とし、前記第１半導体チップの前記第２面に形成されている前記導体膜は銅膜から形成されており、
    さらに、前記ビアに埋め込まれている導電材料および前記導体膜と前記ビアを介して接続されている前記配線も銅膜から形成されていることを特徴とする半導体装置。
13. （ａ）矩形形状の半導体チップと、
    （ｂ）前記半導体チップを埋め込んだ配線基板とを有する半導体装置であって、
    前記半導体チップは、
    （ａ１）前記半導体チップの第１面に形成されたバンプ電極と、
    （ａ２）前記半導体チップの前記第１面とは反対側の第２面に形成された裏面電極となる導体膜とを有し、
    前記配線基板は、
    （ｂ１）前記半導体チップの前記第１面に形成された前記バンプ電極により前記半導体チップと接続されたコア層と、
    （ｂ２）前記コア層に形成されている配線と、
    （ｂ３）前記コア層のチップ搭載面上に前記半導体チップを覆うように形成された絶縁層とを有し、
    前記半導体チップの前記第２面に形成されている前記導体膜と、前記コア層に形成されている前記配線とはワイヤによって接続されており、前記ワイヤは、前記絶縁層によって固定されていることを特徴とする半導体装置。
14. （ａ）半導体ウェハの第１面に集積回路を形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体ウェハの前記第１面とは反対側の第２面に第１導体膜を形成する工程と、
    （ｃ）前記（ｂ）工程後、前記半導体ウェハをダイシングして個々の半導体チップを取得する工程と、
    （ｄ）前記（ｃ）工程後、前記半導体チップの前記第１面にバンプ電極を形成する工程と、
    （ｅ）前記（ｄ）工程後、配線基板のコア層となるベース基板上に前記バンプ電極を介して前記半導体チップを搭載する工程と、
    （ｆ）前記（ｅ）工程後、前記ベース基板のチップ搭載面上に前記半導体チップを覆う絶縁層を形成する工程と、
    （ｇ）前記（ｆ）工程後、前記絶縁層から前記半導体チップの前記第２面に形成されている前記第１導体膜に達する開口部を形成する工程と、
    （ｈ）前記（ｇ）工程後、前記開口部内を含む前記絶縁層上に第２導体膜を形成することにより、前記開口部内に前記第２導体膜を充填してビアを形成する工程と、
    （ｉ）前記（ｈ）工程後、前記絶縁層上および前記ビア上に形成されている前記第２導体膜をパターニングすることにより、配線を形成する工程とを備え、
    前記半導体チップの前記第２面に形成されている前記第１導体膜と前記絶縁層上に形成されている前記配線とは、前記ビアを介して電気的に接続していることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｇ）工程は、前記絶縁層にレーザ光を照射することにより前記開口部を形成することを特徴とする半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｂ）工程で形成される前記第１導体膜は、めっき膜であることを特徴とする半導体装置の製造方法。
17. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｂ）工程で形成される前記第１導体膜は、導電性シートあるいは導電性ペーストから形成されていることを特徴とする半導体装置の製造方法。
18. （ａ）半導体ウェハの第１面に集積回路を形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体ウェハの前記第１面とは反対側の第２面に第１導体膜を形成する工程と、
    （ｃ）前記（ｂ）工程後、前記半導体ウェハをダイシングして個々の半導体チップを取得する工程と、
    （ｄ）前記（ｃ）工程後、前記半導体チップの前記第１面にバンプ電極を形成する工程と、
    （ｅ）前記（ｄ）工程後、配線基板のコア層となるベース基板上に前記バンプ電極を介して前記半導体チップを搭載する工程と、
    （ｆ）前記（ｅ）工程後、前記半導体チップの第２面上にザクリ部が形成されるように調整して前記ベース基板のチップ搭載面上に絶縁層を形成する工程と、
    （ｇ）前記（ｆ）工程後、前記ザクリ部の内部を含む前記絶縁層上に第２導体膜を形成することにより、前記ザクリ部内に前記第２導体膜を充填してビアを形成する工程と、
    （ｈ）前記（ｇ）工程後、前記絶縁層上および前記ビア上に形成されている前記第２導体膜をパターニングすることにより、配線を形成する工程とを備え、
    前記半導体チップの前記第２面に形成されている前記第１導体膜と前記絶縁層上に形成されている前記配線とは、前記ビアを介して電気的に接続していることを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法であって、
    前記（ｆ）工程は、前記ベース基板上に搭載されている前記半導体チップから離間した前記ベース基板上に熱硬化性樹脂を形成し、前記熱硬化性樹脂を加熱および加圧することにより、前記半導体チップ上に前記熱硬化性樹脂が形成されないザクリ部を形成しつつ、前記ベース基板上に前記熱硬化性樹脂よりなる絶縁層を形成することを特徴とする半導体装置の製造方法。
20. （ａ）半導体ウェハの第１面に集積回路を形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体ウェハの前記第１面とは反対側の第２面に第１導体膜を形成する工程と、
    （ｃ）前記（ｂ）工程後、前記半導体ウェハをダイシングして個々の半導体チップを取得する工程と、
    （ｄ）前記（ｃ）工程後、前記半導体チップの前記第１面にバンプ電極を形成する工程と、
    （ｅ）前記（ｄ）工程後、配線基板のコア層となるベース基板上に前記バンプ電極を介して前記半導体チップを搭載する工程と、
    （ｆ）前記（ｅ）工程後、前記ベース基板に形成されている配線と、前記半導体チップの前記第２面に形成されている前記第１導体膜とをワイヤで接続する工程と、
    （ｇ）前記（ｆ）工程後、前記ベース基板のチップ搭載面上に前記半導体チップおよび前記ワイヤを覆う絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。

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