TW200947664A - Semiconductor device and manufacturing method of the same - Google Patents

Semiconductor device and manufacturing method of the same Download PDF

Info

Publication number
TW200947664A
TW200947664A TW097148047A TW97148047A TW200947664A TW 200947664 A TW200947664 A TW 200947664A TW 097148047 A TW097148047 A TW 097148047A TW 97148047 A TW97148047 A TW 97148047A TW 200947664 A TW200947664 A TW 200947664A
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
wiring
semiconductor
insulating layer
semiconductor device
Prior art date
Application number
TW097148047A
Other languages
English (en)
Inventor
Makoto Araki
Shimpei Ishida
Shigeru Nakamura
Original Assignee
Renesas Tech Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Tech Corp filed Critical Renesas Tech Corp
Publication of TW200947664A publication Critical patent/TW200947664A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200947664 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造技術，特別是關 於一種適用於將半導體晶片埋入至配線基板中的封裝之有 效的技術。 【先前技術】 曰本專利特開2005-228901號公報（專利文獻1)中，揭示 有一種將半導體晶片埋入至配線基板内部從而實現半導體 裝置小型化的技術。該技術中，半導體晶片構成為利用形 成於半導體晶片上之凸塊電極來與配線基板内部之配線電 性連接。 曰本專利特開2005-223223號公報（專利文獻2)中，揭示 有一種散熱性高、且可有效減小電源配線之阻抗的半導體 裝置。具體而言，將半導體晶片埋入至配線基板内部。然 後，埋入至配線基板内部之半導體晶片係藉由形成於半導 體晶片表面上的凸塊電極，而與形成於配線基板上之配線 進行連接。另一方面，半導體晶片之背面係載置於形成在 配線基板内部之接地層（接地配線）上。 【專利文獻1】曰本專利特開2005-228901號公報 【專利文獻2】日本專利特開2005-223223號公報 【發明内容】 [發明所欲解決之問題] 近年來，GSM(Global System for Mobile Communications， 全球行動通訊系統）方式、PCS(Personal Communication 136634.doc -6- 200947664
Systems，個人通訊服務）方式、pDc(per_ai Dig· Cellular，個人數位蜂巢式系統）方式以及cDMA(c〇de Division Multiple Access，分碼多工）方式之通訊方式所代 表的行動通訊設備於全世界範圍得到普及。一般而古，嗲 ， 種行動通㈣備係由基頻電路裝置、高頻積體電路裝置 (RF(Radio Freq_cy)ic)以及功率放大器等所構成，該基 頻電路裝置具有控制收發之功能等，該高頻積體電路裝置 〇 *有對收發㈣進行調變及解調之功料，該功率放大器 將輸入功率放大為通話所必須之輸出功率。 基頻電路裝置' RFIC以及功率放大器（功率放大器）分別 形成為各個不同之半導體晶片。例如，形成基頻電路裝置 之半導體晶片係稱為基頻IC晶片，形成RFIC之半導體晶片 係稱為RFIC晶片。進而’形成功率放大器之半導體晶片係 稱為功率放大器1C晶片。對該等基頻Ic晶片、RFIC晶片以 及功率放大器1C晶片進行封裝而成為產品。 ❹ 此處，近年來，行動電話機中使用之頻帶的高頻化正在 發展。於處理如此之高頻帶信號之情形時，必須針對雜訊 . A分採取對策。A 了減少雜訊，必_定地供給基準電位 (GND)。為了穩定地供給基準電位，有效的是將傳輸基準 電位之基準配線之阻抗減小。自如上所述之觀點考慮，於 半導體晶片之封裝中，採取了使基準配線之阻抗減小之基 準電位的供電方法。 圖42係表示對半導體晶片進行封裝之一例的圖。圖u所 _封裝形態為BGA(Ball Grid Array，球栅陣列）β所謂 136634.doc 200947664 bga，係1C封裝之一種，係指由嬋錫等之金屬成為球狀而 形成的來自封裝之外部連接用電極呈格子狀地配置於配線 基板为面（與晶片搭載面相反側之面）之形態，且為表面安 裝型之封裝的一種。具體而言，如圖42所示，於配線基板 100之表面（晶片搭載面）上，形成有配線101以及面積比配 線1 〇 1更大之整體圖案102。該配線1 〇i以及整體圖案i〇2係 分別藉由貫通配線基板100之導電性的通道1〇3，來與形成 於配線基板100背面之焊錫球（外部連接端子）1〇4連接。然 後’於形成在配線基板1〇〇表面上之整體圖案上，利用 導電膏105而接著有半導體晶片1〇6。該半導體晶片1〇6係 以背面接觸於導電膏1〇5之方式搭載於配線基板1〇〇上。另 一方面，於半導體晶片1〇6之表面上形成有焊墊（未圖示）， 該焊墊與形成於配線基板100上之配線1〇1係由導線1〇7而 電性連接。進而，配線基板100之晶片搭載面藉由樹脂108 而密封。 根據如此構成之BGA，半導體晶片106之整個背面經由 導電膏105而連接於整體圖案1〇2。半導體晶片1〇6之背面 為向形成於半導體晶片106内部之積體電路供給基準電位 的背面電極，該背面電極與大面積之整體圖案1〇2電性連 接。即，BGA中，形成於半導體晶片1〇6背面之背面電極 係經由形成於配線基板100表面上之整體圖案1〇2而與作為 外部連接端子的焊錫球104連接。此時，因整體圖案1〇2為 大面積，故阻抗（電阻）變低。因此，供給基準電位之半導 體晶片106的背面電極與阻抗較低的整體圖案1〇2電極連 136634.doc 200947664 接，故而，即便於半導體晶片106上使用高頻信號之情形 時，仍可穩定地向半導體晶月106之内部供給基準電位。 即，圖42所示之BGA中，給基準電位時能減少雜訊之 產生。 圖43係表示對半導體晶片進行封裝之另_例之圖。圖“ 中，表示使用有導線架之封裝。具體而言，如圖们所示， 於由導電材料構成之引板109上，經由導電膏1〇5而搭載有
半導體晶片106。然、後’形成於半導體晶片⑽表面上之谭 墊（未圖示）與導線110係藉由導線1〇7而連接。進而，半導 體晶片106係藉由樹脂i08而密封。 如上所述之構成中，半導體晶片⑽之整個背面亦係經 由導電膏1〇5而連接於引板1〇9。半導體晶片1〇6之背面為 向形成於半導體晶片106内部之積體電路供給基準電位的 背面電極’該背面電極與大面積之引板1〇9電性連接。因 此i、，。基準電位之半導體晶片1〇6之背面電極與阻抗較
低的引板1G9連接’故而，即便於半導體晶片⑺6上使用高 頻信號之情形時，仍可穩定地向半導體晶片ι〇6之内部供 、·α基準電位。即’圖43所示之封裝中’於供給基準電位時 亦能減少雜訊之產生。 斤L圖42或圖43所示之封裝中，使半導體晶片 1〇6之整個背面作為背面電極來發揮作用，藉此，有可供 給雜訊較Μ穩定之基準電位的優點。然而，如圖42或圖 43所不#成於I導體晶片106表面Ji之焊塾與配線 ι〇ι(或導線m)之連接係藉由導線iG7而實現。形成於半導 136634.doc 200947664 體晶片106表面上之焊墊係用以供給信號及電源電位。 即，间頻<§號經由導線1 〇7而於由導線〗〇7連接之焊墊與配 線1〇1(或導線110)之間傳輸。此時，若將導線1〇7用於高頻 信號之傳輸，則存在信號延遲或者阻抗上升之電氣特性顯 著劣化之問題。即，圖42或圖43所示之封裝形態中，因導 線107導致之信號延遲或者阻抗上升會成為問題。 因此，為了解決上述問題’考慮到不藉由導線來連接半 導體晶片與配線基板。圖44係表示將半導體晶片覆晶連接 於配線基板之構成的圖。如圖44所示，藉由形成於半導體 晶片106表面上之凸塊電極1〇6a，來使半導體晶片1〇6與配 線基板100之配線1〇1相連接。利用該覆晶連接，可不使用 導線而將半導體晶片1()6與配線1G1連接，因此，即便於使 用咼頻信號之情料’仍可抑制因導 者阻抗上升等具有代表性的特性劣化。然而，如 不，習知之覆晶連接中’不將半導體晶片1〇6之整個背面 用作月面電極’而無法充分進行雜訊較少且穩定之基準電 位的供給°即’於覆晶連接中’如何進行敎之基準電位 之供給成為課題。特別是於對處理高頻信號之半導體晶片 進行覆晶連接之情形時，抵仏& 供給雜訊較少且穩定之基準電位 變得重要。 此處，作為半導體晶^ 巧干导菔日日片之封裝之其他要求，有將封裝之 尺寸小型化之要求。例如，杆勒ι帝β地發山 丁動電話機％中，需要小型化 / 上所述’行動電話機中，需要基頻IC晶片、 RFIC晶片以及功率放大了p 力丰大㈣晶片等複數個半導體晶片。若 136634.doc 200947664 分別對該等半導體晶片進行封 ,.^ p ^ ,, 裝則無法充分實現行動電 活機之尺寸的小型化。因此， ^ ^ ^ 所九出以下技術：將複數個 丰導體晶片搭載於1片配線基板 取上而成為1個封裝之技術。 藉由以上述方式將複數個半導曰 丁守趙日日片成為1個封裝，與分 別對複數個半導體晶片進行封裳 装·之If》兄相比，可進一步縮 小封裝之尺寸。 ’
❹ 而，為了將封裝之尺寸小型化’亦進行了將複數個半 導體晶片中之一部分半導體晶片埋入至配線基板内部 伽bedded Package ’嵌入式封裝）的處理。例如，根據專 利文獻1中所記載之技街，尨一士 ^ 戰（㈣冑不有_種將—部分半導體晶 片埋入至配線基板内部的結構。藉由以上述方式將複數個 半導體晶片中之一部分半導體晶片埋入至配線基板内，可 減少搭載於配線基板表面上之半導體晶片的數，結果，有 可將封裝之尺寸小型化之優點。然而，根據專利文獻【中 所記載之技術，埋人至配線基板内部之半導體晶片係藉由 使用了凸塊電極之覆晶連接，而與形成於配線基板内部的 配線相連接°此時’半導體晶片之背面不用作背面電極。 因此，專利文獻1中所記載之技術中，可認為是如下結 構：不將半導體晶片之整個背面用作背面電極，無法充分 進行雜訊較少且射之基準電位的供給。故而，認為，於 埋入至配線基板内部之半導體晶片處理高頻信號之情形 時，由於基準電位之變動導致的雜訊成為問題，從而半導 體晶片之電氣特性劣化變得顯著。 對此，有專利文獻2中所記載之技術。根據專利文獻2中 136634.doc 200947664 所記載之技術，於配線基板之内部埋入有半導體晶片，且 以覆晶連接來使該埋入之半導體晶片與形成於配線基板上 之配線連接。然後，將半導體晶片之背面與形成於配線基 板内部之接地層相連接。即，根據專利文獻2中所記載之 技術，因將覆晶連接之半導體晶片的整個背面作為背面電 極且與接地層相連接，故而可推測理想上可進行雜訊好 ‘ 且穩定之基準電位的供給。 - 此處’之所以說理想上’係、由於就專利文獻2中之記載 而言，認為難以使半導體晶片之整個背面與接地層的連接 〇 成為良好。即，專利文獻2中所記載之製造技術中，經由 預浸材料而對覆晶連接有半導體晶片之第丨原基板、與形 成有接地層之第2原基板進行擠壓，藉此形成了埋入有半 導體晶片之配線基板（參照專利文獻2之圖14及圖15)。該製 迨技術中，處於半導體晶片之背面與接地層之間的預浸材 料藉由擠壓而被擠出至半導體晶片之外側，從而，半導體 晶片的背面與接地層密著。然而，如上所述之製造方法 中於半導體晶片與接地層之間殘留有預浸材料，由於殘© 留之預浸材料’而可能導致半導體晶片之背面與接地層之 電性連接變得不良。從而，使半導體晶片之整個背面無法 =接地層充分電性連接，故而認為無法進行雜訊較少且穩 疋之基準電位的供給。進而，即便將半導體晶片與接地層 之間的預浸材料去除’自半導體晶片與接地層之密著性的 觀考慮仍會產生問題。即，專利文獻2中所記載之技 術中，構成為半導體晶片與接地層直接接觸，但於該情形 136634.doc -12- 200947664 時’可能導致半導體晶片與接地層之間產生剝離。具體而 言，半導體晶片係由矽所形成，接地層係由銅膜所形成。 因矽與銅之密著性並不太好，故而易產生剝離。特別是若 使半導體晶片之整個背面與接地層接觸，則因矽與銅之接 觸面積變大而變得易產生剝離。若半導體晶片之背面與接 地層產生剝離，則半導體晶片之整個背面無法與接地層充 为電性連接，因此認為無法進行雜訊較少且穩定之基準電 位的供給。 本發明之目的在於提供一種半導體裝置及其製造方法， 即於將半導體晶片埋入配線基板内部，且覆晶連接形成 於半導體晶片表面上之凸塊電極與形成於配線基板内部之 配線之情形時，使半導體晶片之整個背面充分起作用作為 背面電極。 本發明之上述及其他目的與新穎之特徵由本說明書之記 述及附圖當可瞭解。 [解決問題之技術手段] 簡單說明本中請案中所揭示之發明中具代表性者的概要 如下。 代表性實施形態中之半導體裝置係關於—種包括⑷矩形 形狀之第1半導體晶片、及（b)埋入有上述第ι半導體晶片之 配線基板的半導體裝置。此處，上述第！半導體晶片包 括：（al)形成於上述第1半導體晶片之第1面上的凸塊電 極，·及㈣上述第！半導體晶片之與上述^面相反侧的第2 面上所形成之作為背面電極的導體膜。另一方面，上述配 136634.doc •13· 200947664 線基板包括：（bl)核心層’其係藉由形成於上述第1半導體 晶片之上述第1面上的上述凸塊電極而與上述第1半導體晶 片連接；及（b2)絕緣層，其係以覆蓋上述第1半導體晶片之 方式形成於上述核心層之晶片搭載面上。再者，上述配線 基板包括：（b3)自上述絕緣層到達形成於上述第1半導體晶 片之上述第2面上的上述導體膜的開口部；（b句埋入上述開 口部之導電性的通道；及（b5)連接於上述通道之配線。此 處’上述半導體裝置之特徵在於：形成於上述第1半導體 晶片之上述第2面上的上述導體膜與形成於上述配線基板 上之上述配線係經由上述通道而電性連接。 根據代表性實施形態中之半導體裝置，構成為於半導體 曰曰片之背面形成導體膜，連接該導體膜與配線基板之配 線，因此可使半導體晶片之整個背面充分起作用作為背面 電極。 又，代表性貫施形態中之半導體裝置的製造方法包括如 下步驟：⑷於半導體晶圓之第】面上形成積體電路；⑻於 上述（a)步驟後，於上述半導體晶圓之與上述第丨面相反側 的第2面上形成第i導體膜；⑷於上述⑻步驟後，切割上 述半導體晶圓而獲得各個半導體晶片。其次，包括如下步 驟：，（d)於上述⑷步驟後，於上述半導體晶片之上述第！面 上形成凸塊電極；（e)於上述（d)步驟後，於作為配線基板 之核匕層的基底基板上’經由上述凸塊電極而搭載上述半 導體晶片；以及⑴於上述⑷步驟後，於上述基底基板之 晶片搭載面上形成覆蓋上述半導體晶片的絕緣層。接著， 136634.doc -14. 200947664 下步驟.（g)於上述（f)步驟後，形成開口部，該開 口 ^係自上述絕緣層到達至於上述半導體晶片之上述第2 所开v成的上述第！導體膜；（h)於上述（g)步驟後，藉由 於包括上述開口部内之上述絕緣層上形成第2導體膜，將 上述第2導體膜填充於上述開口部内而形成通道。再者， 包括如下步驟：⑴於上述(h)步驟後，藉由將形成於上述 絕緣層上及上述通道上之上述第2導體膜圖案化，而形成 配線。此處，上述半導體裝置之製造方法的特徵在於：形 成於上述半導體晶片之上述第2面上的上述第1導體膜與形 成於上述絕緣層上之上述配線係經由上述通道而電性連 接。 根據代表性之實施形態中之半導體裝置的製造方法，可 於半導體晶片之背面形成導體膜，連接該導體膜與配線基 板之配線，因此可使半導體晶片之整個背面充分起作用作 為背面電極。 [發明之效果] 簡單說明本申請案中所揭示之發明中由具代表性者所獲 付的效果如下。 根據代表性之實施形態，於半導體晶片之背面形成導體 膜’連接該導體膜與配線基板之配線，因此可使半導體晶 片之整個背面充分起作用作為背面電極。 【實施方式】 以下實施形態中，為方便起見有其必要時，分割成複數 個部分或實施形態進行說明，但除了特別明示之情形外， 136634.doc -15- 200947664 ::並非相互無關係者’而是一方在於另—方的一 王敎變形例、詳細内容、補充說明等之關係。一 :：下實施形態中，當涉及要素之數等(包括個數、 量範圍等）時，除了有特別說明以及原理上 限定為特定的數之情況以外，料限定於上述料之數， 可為特定之數以上，亦可為其以下。 進而，以下實施形態中，關於其構成要素(亦包括要素 步驟等），除了有特別說明以及原理上認為顯然是必須的 情況等以外，均不為必須者。 同樣，以下實施形態中’當涉及構成要素等之形狀、位 置關係等時，了有特別說明以及原理上明顯認為並非如 此之情況等以外’包括實f上與該構成要素之形狀等近似 或類似者等。此情況對於上述數值及範圍亦相同。 又，用以說明實施形態之所有圖式中，對於相同構件， 原則上使用相同之符號，省略重複的說明。再者，為了便 於理解圖式，即便為平面圖，有時亦附有影線。 (實施形態1) 圖1係表示行動電話機之收發部之構成的方塊圖。如圖i 所示，行動電話機丨包括應用處理器2、記憶體3、基頻部 4、RFIC 5、功率放大器 6、SAW(Surface Ac〇usUc ， 表面聲波）濾波器7、天線開關8以及天線9。 應用處理器2例如係由CPU(Central Processing Unit，中 央處理單元）構成’且具有實現行動電話機1之應用功能的 功能。具體而言’自記憶體3讀出命令而進行解碼，根據 136634.doc •16- 200947664 解碼之結果’藉由進行各種運算以及控制來實現應用功 厂己憶體3具有記憶資料之功能，例如構成為對使應用 理器2運作之程式、或應用處理器之令之處理資料進行記 憶°又’記憶體3不僅可與應用處理器2進行存取，且亦可 與基頻部4進行存取，亦可用以記憶由基頻部處 料。 貝 基頻部4構成為内置有作為中央控制部之咖，於發送 ❹ ❹ 時j對經由操作部之來自使用者（通話者）的音頻信號（類 比信號）進行數位處理而產生基頻信號。另一方面，構成 為於接收時可根據作為數位信號之基頻信號來產 信號。 两 imc 5構成為，於發送時可對基頻信號進行調變而產生 射頻信號’且於接收時可對接收信號進行解調而產生基頻 L號。功率放大器6為如下電路：以自電源所供給之功率 而新產生與微弱的輸入信號相似之大功率之信號，且進行 輸出。SAW濾波器7構成為僅使接收信號中之既定頻帶之 ^5 通過。 天線開關8係用以使輸入至行動電話機1中之接收信號、 與自打動電話機1輸出之發送信號分離者，天線9係用以收 發電波者》 、電話機1係以如下方式構成，以下，針對其動作加 乂簡單說明。首先’針對發送信號之情泥加以說明。由基 頻.Μ對音頻信號等類比信號進行數位處理而產生的基頻 信號係輸入至職5。咖5中，將輸入之基頻信號轉換 136634.doc -17- 200947664 為中頻信號。然後，該中頻信號係藉由調變信號源以及混 頻器而轉換成射頻（RF(Radi。Frequeney)頻率）信號。轉換 成射頻之信號自RFIC 5輸出至功率放大器（RF模組）6。輸 入至功率&大器6中之射頻信^力率放行放大 後’經由天線開關8而由天線9發送。 繼而’針對接收信號之情況加以說明。藉由天線9所接 收之射頻信號（接收信號）通過SAW濾波器7之後，輸入至 RFK： 5。肌(：5中，將輸人之接收信號放大後，藉由調變 信號源以及混頻器，而轉換成中頻信號。然後，進行中頻 信號之檢波，而提取基頻信號。其後，該基頻信號自rfic 5輸出至纟頻部4。&基頻音㈠對該基頻信號進行處理，而 將音頻信號輸出。 如上所述，行動電話機包括基頻部4、RFIC 5以及功率 放大器6,利用該等部分來實現行動電話機之收發功能。 如上所述之行動電話機中，基頻部4形成為基頻ic晶片， RFIC 5形成為RFIC晶#’以及功率放大器6形成為功率放 大器ic晶片。亦可使基頻Ic晶片、RFIC晶片以及功率放大 器1C晶片成為各個不同的封裝’但為了實現行動電話機之 小型化，研究出以下技術：將基頻1C晶片、RFIC晶片以及 功率放大器1C晶片成為！個封裝。即，研究出於〗片配線基 板上搭載基頻ic晶片、RFIC晶片以及功率放大器ic晶片之 技術。然而，近年來，要求行動電話機進一步小型化。因 此，為了與於1片配線基板表面上搭載上述3個半導體晶片 之情況相比進一步減小封裝面積，研究出將一部分半導體 136634.doc •18- 200947664 晶片埋入至配線基板内部的技術。藉由將一部分半導體晶 片埋入至配線基板内部，可削減搭載於配線基板表面上之 半導體晶片的數’因此可使封裝之尺寸小型化。本實施形 態1中，係以將複數個半導體晶片中之一部分半導體晶片 埋入至配線基板内部的封裝為前提。 圖2係表不本實施形態丨中之封裝（半導體裝置）的剖面 圖。如圖2所示，本實施形態丨中之封裝中，為如下結構： 於配線基板内部埋入有2個半導體晶片，且於配線基板表 面上搭載有其他半導體晶片。具體而言，參照圖2，並針 對本實施形態1中之封裝結構加以說明。 圖2中’於作為配線基板之核心層之基底基板2〇的上表 面，形成有第4層配線L4，而於該基底基板20之與上表面 相反侧的下表面’形成有第5層配線L5e而且，於基底基 板20上’搭載有半導體晶片CHP1以及半導體晶片CHP2。 半導體晶片CHP1係藉由凸塊電極bp而與形成於基底基板 20上之第4層配線L4電性連接。同樣地，半導體晶片CHP2 亦藉由凸塊電極BP而與形成於基底基板20上之第4層配線 L4電性連接。於半導體晶片CHP1與基底基板20之間、以 及於半導體晶片CHP2與基底基板20之間填充有膏狀物 11。 以覆蓋半導體晶片CHP1以及半導體晶片CHP2之方式形 成有絕緣層23 ’於該絕緣層23上形成有第3層配線L3。第3 層配線L3係經由形成於絕緣層23上之通道V，而與半導體 晶片CHP1及半導體晶片CHP2電性連接。然後，於第3層配 136634.doc -19- 200947664 線L3上形成有絕緣層26，且於該絕緣層26上形成有第2層 配線L2。進而，於第2層配線L2上形成有絕緣層29，且於 絕緣層29上形成有第1層配線L1。 另一方面，於形成在基底基板20之下表面之第5層配線 L5的下層，形成有絕緣層30，於該絕緣層30之下表面形成 有第6層配線L6。 從而，構成了如下配線基板：形成有由自第i層配線L1 至第6層配線L6而成之多層配線，且將核心層作為基底基 板20。繼而，於配置在配線基板内部之基底基板2〇上，埋 入有半導體晶片CHP1以及半導體晶片CHP2。 於配線基板上，形成有貫通配線基板之一部分的貫通配 線28，形成於配線基板上之多層配線係藉由該貫通配線 而電性連接。繼而，配線基板之第！層配線L1上藉由阻焊 劑SR而覆蓋，且第i層配線L丨之一部分自阻焊劑SR露出。 於自阻焊劑SR露出之第1層配線L 1上，連接有半導體晶片 CHP3及被動零件31。即，於配線基板之表面上，搭載有 半導體晶片CHP3及被動零件3 1。 另一方面，於配線基板之第6層配線16上，搭載有作為 外部連接端子之焊錫球HB。繼而，該焊錫球HB之周圍藉 由阻焊劑SR而覆蓋。如此地構成了本實施形態i中之封 裝。 根據本實施形態1中之封裝，成為於配線基板内部埋入 有半導體晶片CHP1以及半導體晶片CHp2之結構。因此， 有可使封裝之尺寸小型化之優點。即，於配線基板内部未 136634.doc 200947664 埋入半導體晶片CHP1及半導體晶片CHP2之情形時，將半 導體晶片CHP1〜CHP3與被動零件搭載於配線基板表面 上，從而，配線基板之尺寸變大。即，必須使配線基板之 尺寸增大至可搭載半導體晶片CHP1〜CHP3與被動零件之 大小。 相對於此，如本實施形態1中所述，於將半導體晶片 CHP1以及半導體晶片CHP2埋入至配線基板内部之情形 時，配線基板之表面上僅搭載半導體晶片CHP3與被動零 ® 件。因此，與將半導體晶片CHP1〜CHP3與被動零件搭載 於配線基板表面上之情況相比，可減小配線基板之尺寸。 由此，可推進行動電話機之小型化。 例如，埋入至配線基板内部之半導體晶片CHP1為構成 行動電話機之功率放大器1C晶片，埋入至配線基板内部之 半導體晶片CHP2係構成行動電話機之RFIC晶片。對此， 例如搭載於配線基板表面上之半導體晶片CHP3係構成行 ^ 動電話機之基頻1C晶片，被動零件例如係晶片電容器或者 ❹ 電阻、電感。 繼而，針對埋入至配線基板中之半導體晶片CHP1以及 1 半導體晶片CHP2與配線基板的連接形態加以說明。例 -如，半導體晶片CHP1搭載於形成配線基板之核心層的基 底基板20上。然後，形成於基底基板20上之第4層配線L4 與半導體晶片CHP1係藉由形成於半導體晶片CHP1上的凸 塊電極BP而電性連接。即，半導體晶片CHP 1埋入至配線 基板内部，且覆晶連接（面朝下連接）於配線基板内部所存 136634.doc -21 - 200947664 在之基底基板20上。同樣’半導體晶片CHP2亦係藉由凸 塊電極BP而覆晶連接於基底基板2〇上。藉由如此以凸塊電 極BP而對半導體晶片CHP1以及半導體晶片CHP2進行覆晶 連接，有以下所示之優點。 半導體晶片CHP1係由功率放大器IC晶片所構成，半導 體晶片CHP2係由RFIC晶片所構成。於該等功率放大器ic 晶片以及RFIC晶片中，形成有處理高頻信號之積體電路。 - 因此’於使用導線將功率放大器IC晶片以及rFIC晶片連接 (面朝上連接）於配線基板之情形時，高頻信號會通過導 ❹ 線’故而易產生信號延遲或阻抗增加等問題。對此，本實 施形態1中，藉由凸塊電極BP對構成功率放大器IC晶片之 半導體晶片CHP1、及構成RFIC晶片之半導體晶片CHp2進 行覆晶連接。因此，半導體晶片CHpi與配線基板、或者 半導體晶片CHP2與配線基板之電性連接中不使用導線， 故而，可對由於高頻信號通過導線而導致之信號延遲或阻 抗上升進行抑制。即，就將如功率放大器Ic晶片以及rf【c 晶片等處理高頻信號之半導體晶片而言，可以說與以導 〇 線而連接於配線基板之形態相比，以凸塊電極而連接於配 線基板之形態更好。由此，本實施形態〗中，藉由將埋入 至配線基板之半導體晶片CHP1以及半導體晶片CHp2覆晶 連接於基底基板20，而抑制了高頻特性之降低。 然而，於將半導體晶片CHp丨與基底基板2〇、或者將半 導體晶片CHP2與基底基板2〇進行覆晶連接之情形時，會 產生新問題。即，例如當藉由凸塊電極BP將半導體晶片 136634.doc -22- 200947664 CHP1覆晶連接於基底基板2〇時，未考慮到對半導體晶片 CHP1之與凸塊電極形成面（表面）相反側的面（背面）進行有 效使用。例如，於將半導體晶片搭載於配線基板表面上、 而非埋入至配線基板内部之情形時，考慮有使用導線將半 • 導體sa片與配線基板相連接之構成。當為該構成時，半導 體晶片以面朝上之方式連接於配線基板，故而半導體晶片 之背面與配線基板相接觸。因此，可將與配線基板相接觸 之半導體晶片之背面用作供給基準電位的背面電極。然 而，於如上所述使用導線將半導體晶片與配線基板相連接 之情形時，由於導線導致之信號延遲或阻抗上升會成為問 題。由此，於將半導體晶片搭載於配線基板表面上之情形 時，考慮到藉由凸塊電極將半導體晶片覆晶連接於配線基 板。然而，於藉由凸塊電極將半導體晶片覆晶連接於配線 基板表面上之情形時，因半導體晶片之背面（與凸塊電極 形成面相反侧之面）朝上，故不會與配線基板直接接觸。 Q 由此，於將半導體晶片覆晶連接於配線基板表面上之情形 時，不存在將半導體晶片之背面用作背面電極的構想。因 此，於將半導體晶片覆晶連接於配線基板表面上之情形 時’雖可對由於導線而導致之高頻信號延遲或者阻抗上升 - 進行抑制，但不能說該構成適於供給穩定之基準電位。 即’於處理高頻信號之半導體晶片中，必須供給穩定之基 準電位，來抑制由於基準電位之浮動而導致之雜訊的產 生’但例如於將半導體晶片覆晶連接於配線基板表面之構 成中，並未使半導體晶片之整個背面作為背面電極而發揮 136634.doc -23- 200947664 作用。於使半導體晶片之整個f面作$背面電極而發揮作 用之情形時，可使供給基準電位之背面電極成為大面積， 故而可使背面電極之阻抗降低，從而可穩定地進行基準電 位之供給。 於如上所述之狀況下，本實施形態丨中，以凸塊電極Bp 對埋入至配線基板中之半導體晶片CHP1以及半導體晶片 CHP2進行面朝下連接。此時，與將半導體晶片面朝下連 接於配線基板表面上之情況不同的方面在於：於將半導體 晶片CHP1埋入至配線基板内部之情形時，即便藉由凸塊 電極BP將配線基板與半導體晶片CHpi進行覆晶連接，亦 由絕緣層2 3將半導體晶片c η p丨之背面（與凸塊電極形成面 相反側之面）覆蓋，且於該絕緣層23上配置有第3層配線 L3。因此，本實施形態,利用上述不同點實現了本實 施形態1中之特徵性構成。 以下，針對本實施形態丨中之特徵性構成加以說明。圖2 中，本實施形態1之特徵性構成在於如下方面：將半導體 BB片CHP 1之责面（與凸塊電極形成面相反側之面）、與作為 配線基板之内部配線的第3層配線L3進行電性連接。藉 此’例如，若使第3層配線L3作為供給基準電位之基準配 線而發揮作用，則可使半導體晶片CHP1之背面（與凸塊電 極形成面相反側之面）作為將基準電位供給至積體電路之 背面電極而發揮作用。此時，可將半導體晶片CHP1之整 個背面用作背面電極，故而背面電極之面積變大，從而， 可使月面電極之阻抗降低。因此，即便於處理高頻信號之 136634.doc -24· 200947664 半導體晶片CHP1中，亦不會受到伴隨高頻信號之雜訊的 影響，而可敎地供給基準電位（GND)。具體而言，於半 導體晶片CHP1之背面（與凸境電極形成面相反狀面）形成 有導體膜11，該導體膜u作為將基準電位供給至積體電路 . t背面電極而發揮作用。而且，該導體膜η與第3層配線 L3係II由複數個孔内埋入有冑電材料之通道ν而連接。 即，於半導體晶片CHP1上之絕緣層23上，形成有複數個 帛口部’藉㈣開口部内填充有導電材料之通道V，而將 導體膜11與第3層配線L3相連接。藉由如上所述使開口部 由導電材料完全填埋，與僅於開口部之側面形成導電材料 之情況相比，可確實地將導體膜丨丨與第3層配線L3電性連 接。進而，藉由使開口部由導電材料完全填埋，可將導體 膜11與第3層配線L3之連接電阻降低。 此處，本實施形態1之進一步之特徵在於如下方面：於 半導體晶片CHP1之背面形成導體膜u，且將該導體膜11 Q 與第3層配線L3電性連接。亦考慮到，例如，於半導體晶 片CHP1之背面不形成導體膜u，而直接將半導體晶片 CHP1與第3層配線L3電性連接。然而，半導體晶片CHp工 係以石夕作為主成分’第3層配線L3例如係由銅膜所形成。 石夕與銅膜之接著力並不太強，故而有產生剝離之可能性。 即，於構成為將半導體晶片CHP1與第3層配線L3直接接觸 之情形時，存在如下可能性：半導體晶片CHP1 (矽）與第3 層配線L3 (銅膜）之間會產生剝離，從而半導體晶片丨與 第3層配線L3之電性連接會變得不良。 136634.doc -25- 200947664 因此，本實施形態i中，於半導體晶片CHP1之背面（與 凸塊電極形成面相反側之面）上形成有導體膜丨丨。該導體 膜11例如係由銅膜所形成。如上所述形成導體膜u，藉 此，導體膜11、通道V以及第3層配線L3均係由銅膜形成， 故而可提高接著強度。即，本實施形態1中，於半導體晶 片CHP1之用面（與凸塊電極形成面相反側之面）上形成導體 膜11，且使該導體膜11與第3層配線L3經由通道¥而直接接 觸，藉此，能使半導體晶片CHP1與第3層配線^之電性連 接的可靠性提高。再者，導體膜丨丨並不限於銅膜，只要為 與第3層配線L3之配線材料的密著力較大者即可。該導體 膜11例如係由電鍍膜所形成，但並不限於此，亦可由導電 片或者導電膏所形成。 如上所述，根據本實施形態1，藉由將半導體晶片CHpi 埋入至配線基板内部，可實現封裝之小型化。進而，將埋 入至配線基板中之半導體晶片CHP1與基底基板2〇覆晶連 接’藉此，因半導體晶片CHP1與配線基板之電性連接中 並不使用導線，故而可抑制由於高頻信號通過導線而導致 之信號延遲或者阻抗上升。進而，即便於將半導體晶片 CHP1與基底基板20進行覆晶連接之情形時，因於半導體 晶片CHP1之背面（與凸塊電極形成面相反側之面）上形成導 體膜11，且由複數個通道V使該導體膜η與第3層配線[3連 接，故而，不會受到伴隨高頻信號之雜訊的影響，而可穩 定地供給基準電位（GND)。 本實施形態1中’已針對半導體晶片CHP1進行了說明， 136634.doc -26· 200947664 ❹ ❹ 對於埋入至配線基板中之半導體晶片CHp2，亦可採取相 同之構成。半導體晶片CHP1例如係由功率放大器冗晶片目 構成，於該功率放大器IC晶片中，必須穩定地供給基^電 位，故而，如本實施形態丨所述將覆晶連接之半導體晶片 CHP1的背面（與凸塊電極形成面相反側之面）用作背^極 之構成非常有用。同樣，半導體晶片CHp2例如係由㈣ 晶片構成，於該RFIC晶片巾，亦可推測若使用㈣^ GHz以上，則基準電位之背面供電成為必須，&而，將覆 晶連接之半導體晶片瞻2之背面（與凸塊電極形成面相反 側之面）用作背面電㈣構成非f有用。再者，於配線基 板之表面上搭載有半導體晶片CHP3，該半導體晶片c删 例如係由基頻1C晶片所構成。圖2中，表示將半導體晶片 CHP3面朝下連接於配線基板表面之例，但並不限於此， 亦可為利用導線之連接形態。 本實施形態1中之半導體裝置係如上所述而構成，以 下，參照圖式針對其製造方法加以說明。首先，準備大致 圓盤狀之由單晶矽構成之半導體晶圓。然後，於半導體晶 圓之主面（第1面）上形成積體電路。具體而言，對半導體晶 圓實施通常之基板步驟，且於半導體晶圓之主面上形成 MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）。其後，實施 通常之配線步驟，而於MISFET上形成多層配線。如此， 可於半導體晶圓之主面上形成積體電路。 繼而，如圖3所示，於半導體晶圓10S之與主面相反侧的 136634.doc •27- 200947664 面（第2面）上形成導體膜U(圖3之斜線區域）。該導體膜^ 例如係由銅膜所形成，且可使用電鍍法來形成。然而，導 體膜11並不限於利用電鍍法而形成之銅膜，亦可由導電片 或者導電膏所形成。 接著，如圖4所示，對半導體晶圓進行切割而獲得複數 個半導體晶片（S 101)。其後，針對各個半導體晶片形成凸 塊電極（S102)。凸塊電極形成於半導體晶片之主面（積體電 路形成面）的最上層。 繼而’如圖5所示’將半導體晶片CHP1搭載於基底基板 20上。基底基板20為作為配線基板之核心層的基板，且於 基底基板20之表面上形成有第4層配線l4。另一方面，於 基底基板20之背面形成有銅箔21。於如上所述之基底基板 20之表面上搭載半導體晶片CHpi。具體而言，以如下方 式只施.將形成於半導體晶片CHP1上之凸塊電極bp與基 底基板20上所形成之第4層配線L4連接。此時，半導體晶 片CHP1與基底基板2〇之間由膏狀物22填充。如此，可將 半導體晶片CHP1覆晶連接於基底基板2〇。於半導體晶片 CHP1之月面（與凸塊電極形成面相反側之面）形成有導體膜 11。圖6係與圖5所示之剖面圖相對應之平面圖。如圖6所 不，於矩形之基底基板20上形成有第4層配線L4，於與該 第4層配線L4相連接t中央區域搭載有矩形之半導體晶片 CHP1。 接著，如圖7所示，於搭載有半導體晶片CHP1之基底基 板20上’以覆蓋半導體晶片咖之方式形成絕緣層。。 136634.doc -28- 200947664 絕緣層23係藉由於基底基板20上形成熱固性樹脂（預浸材 料）、且對該熱固性樹脂進行加熱及加壓而形成。然後， 如圖8所示，於絕緣層23上形成銅箔24。 繼而，如圖9所示’於絕緣層23上形成複數個通道孔（開 口部）VH »複數個通道孔VH可藉由對絕緣層23照射雷射光 而形成。此時，將形成於絕緣層23上之銅箔24圖案化，其 後，照射雷射光而去除絕緣層23，藉此，於絕緣層23上形 成複數個通道孔VH。該通道孔VH形成為使於半導體晶片 CHP1之表面上所形成的導體膜u露出。此時，於半導體 晶片CHP1之表面上形成有導體膜丨丨，故而，當對絕緣層 23照射雷射光而形成通道孔vh時，可防止雷射光削去 矽。即，於半導體晶片CHP1之表面上未形成導體膜丨丨之 情形時，雖然貫通絕緣層23之雷射光到達至矽上，但本實 施形態1中’於半導體晶片CHP1之表面上形成有導體膜 11’故而雷射光受到該導體膜U之遮擋。因此，存在如下 優點.即便照射雷射光，仍不會削減矽，而可形成使絕緣 層23開口之通道孔VH。 接著，如圖10所示，於包括絕緣層23上所形成之通道孔 VH内的絕緣層23上形成銅電鍍膜25。該銅電鍍膜乃形成 為將通道孔VH完全填埋。此時，通道孔VH相對於半導體 晶片CHP1而以成為均勻配置之方式形成有複數個，故 而，可使埋入通道孔VH之銅電鍍膜25的平坦性提高。如 此，可形成由銅電鍍膜25埋入通道孔VH而成之通道該 通道v與形成於半導體晶片CHP1之表面上的導體膜u均由 136634.doc -29- 200947664 銅膜形成，故而可使導體膜u與通道v之接著強度提高。 繼而’如圖11所示，藉由將形成於絕緣層23上之銅電鍍 膜25圖案化，而形成第3層配線L3。藉此，形成於半導體 晶片CHP1上之導體膜丨1經由複數個通道V而與第3層配線 L3電性連接。圖丨2係與圖丨丨所示之剖面圖相對應之平面 圖圖12中’於基底基板20上形成有第3層配線L3，於該 第3層配線L3之下層形成有複數個通道v。該複數個通道v 形成為遍及第3層配線L3之整個形成區域而均勻地排列。 接著’如圖13所示’於形成有第3層配線L3之絕緣層23 上形成絕緣層26，且於該絕緣層26上形成銅箔27。而且， 如圖14所示，形成貫通配線基板之通孔τη。 其後’如圖15所示，於包括通孔τη之内壁的配線基板 上形成銅電鍍膜。藉此，可形成通孔TH之内壁上形成有 銅電鍍膜之貫通配線28。而且，藉由將形成於絕緣層26上 之銅猪27圖案化，而形成第2層配線L2。進而，藉由將形 成於基底基板20之下層的銅箔21圖案化，而形成第5層配 線L5。 繼而，如圖16所示’於包括第2層配線L2上的絕緣層26 上形成絕緣層29。另一方面，於包括第5層配線L5下的基 底基板20之下層形成絕緣層3〇。藉由該絕緣層29與絕緣層 30 ’來填充貫通配線28之内部。然後，藉由將形成於絕緣 層29上之銅箔圖案化’而形成第i層配線[!。同樣，藉由 將形成於絕緣層30之下層的銅箔圖案化，而形成第6層配 線L6。 136634.doc -30- 200947664 其後，如圖17所示，於第1層配線Li上形成阻焊劑SR， 且將該阻焊劑SR圖案化。阻焊劑狄之圖案化係以使半導 體晶片搭載區域以及被動零件搭 行。另-方面，亦於第6層配線L6下形成阻焊劑二= 該阻焊劑SR®案化。阻焊_之㈣化係以使焊錫球搭 載區域開口之方式進行。 ❹ ❹ 繼而，如圖2所示，於自阻焊劑SR露出之^層配線^ 上搭載半導體晶片CHP3以及被動零件3〗。其後，於自阻 焊劑SR露出之第6層配線L6下搭載焊錫球HB。如此，可製 造本實施形態1中之半導體裝置（封裝）。 (實施形態2) 圖18係表示本實施形態2中之封裝（半導體裝置）之剖面 圖。圖18具有與圖2所示之上述實施形態丨中之封裝幾乎相 同的構成，故而僅針對與上述實施形態〖不同之構成加以 說明。 圖18中’本實施形態2之特徵為：形成於半導體晶片 CHP1之表面上的導體膜u與第3層配線L3之連接構成。 即，特徵為如下方面：上述實施形態1中，導體膜11與第3 層配線L3係以由均勻配置之複數個孔所構成的通道v而連 接’但本實施形態2中，係利用1個較大之凹部3 2而形成導 體膜11與第3層配線L3之連接構成。藉此，與上述實施形 態1之連接構成相比，本實施形態2中，可使導體膜11與第 3層配線L3之接觸面積增大。因此’可使導體膜1丨與第3層 配線L3之接觸電阻充分降低。由此，可使由導體膜〖I所構 136634.doc -31- 200947664 成之背面電極之阻抗充分降低，從而不會受到伴隨高頻信 號之雜sfL的影響’而可穩定地供給基準電位（Gnd)。 進而，因導體膜11與第3層配線L3之接觸面積變大，故 而可高效地使半導體晶片CHP1m產生之熱擴散。因此， 於將半導體晶片CHP1埋入至配線基板中之情形時，半導 體晶片CHP1所產生之熱容易蓄積，但因使上述熱自半導 體晶片CHP1之整個表面上所形成的導體膜丨丨、再經由第3 層配線L3而擴散，故即便於採取將半導體晶片CHpi埋入 至配線基板中之構成之情形時，仍可提供散熱效率高之封 裝。 關於本實施形態2之其他構成，因與上述實施形態i相 同，故可獲得與上述實施形態1相同之效果。即，可同時 實現封裝尺寸之小型化、抑制高頻特性之劣化以及穩定地 供給基準電位，從而可提高半導體裝置之品質。 本實施形態2中之半導體裝置（封裝）係如上所述而構 成，以下，參照圖式針對其製造方法加以說明。直至圖6 所示之步驟為止均與上述實施形態丨相同。接著，如圖19 所示，於基底基板20上形成絕緣層23。此時，形成於基底 基板20上之絕緣層23係配置於與搭載在基底基板2〇上之半 導體晶片CHP1相隔的基底基板2〇上。該絕緣層23係由熱 固性樹脂所形成，如圖20所示，藉由對該熱固性樹脂進行 加熱及加壓，而於半導體晶片CHP1上形成未形成熱固性 樹脂之凹部32，並於基底基板2〇上形成由熱固性樹脂所構 成之絕緣層23。如此，可形成使半導體晶片CHpi上較大 136634.doc -32- 200947664 地開口之凹部32。凹部32之大小係藉由對配置在與半導體 晶片CHP1相隔之位置上的絕緣層（熱固性樹脂）23進行調整 來實施。 繼而，如圖21所示，於形成有凹部32之絕緣層23上形成 銅箔24，如圖22所示，藉由使用圖案化技術與蝕刻技術而 將該銅箔24中之形成於凹部32上的銅落24去除。 其後，如圖23所示，於包括凹部32之内部的絕緣層23上 形成銅電鍍膜25。此時，凹部32之内部由銅電鍍膜25填 充。藉此，埋入凹部32之内部的銅電鑛膜25與形成於半導 體晶片CHP1上之導體膜11係以與半導體晶片CHp j相同之 面積尺寸而進行連接。導體膜11與銅電鍍膜25例如係由相 同的銅膜所形成，故而可使導體膜u與銅電鍍膜25之連接 強度提高。 繼而，如圖24所示’藉由將形成於絕緣層23上之銅電鍍 膜25圖案化，而形成第3層配線L3。藉此，形成於半導體 晶片CHP1上之導體膜η係經由凹部32而與第3層配線L3電 性連接。圖25係與圖24所示之剖面圖相對應之平面圖。圖 25中’於基底基板2〇上形成有與半導體晶片CHP1之尺寸 幾乎相同之矩形的第3層配線L3，且於該第3層配線L3之下 層形成有凹部32(未圖示）。 接著’如圖26所示，於形成有第3層配線以之絕緣層23 上形成絕緣層26，且於該絕緣層26上形成銅箔27。然後， 如圖27所示’形成貫通配線基板之通孔τη。 其後’如圖28所示，於包括通孔τη之内壁的配線基板 136634.doc -33· 200947664 上形成銅電鍍膜。藉此，可形成通孔TH2内壁上形成有 銅電鍍膜之貫通配線28。然後，藉由將形成於絕緣層26上 之銅箔27圖案化，而形成第2層配線L2。進而，藉由將形 成於基底基板20之下層的銅箔21圖案化，而形成第5層配 線L5 〇 繼而，如圖29所示，於包括第2層配線L2上之絕緣層％ 上形成絕緣層29。另一方面，於包括第5層配線L5下之基 底基板20的下層形成絕緣膜30。貫通配線28之内部係藉由 该絕緣層29與絕緣層30而填充。而且，藉由將形成於絕緣 層29上之銅箔圖案化，而形成第1層配線L1。同樣，藉由 將形成於絕緣層30之下層的銅箔圖案化，而形成第6層配 線L6 〇 其後，如圖30所示，於第1層配線L1上形成阻焊劑SR， 且將该阻焊劑SR圖案化。阻焊劑SR之圖案化係以使半導 體晶片搭載區域以及被動零件搭載區域開口之方式進行。 另一方面，亦於第6層配線L6下形成阻焊劑SR，且將該阻 焊劑SR圖案化。阻焊劑811之圖案化係以使焊錫球搭载區 域開口之方式進行。 繼而，如圖18所示，於自阻焊劑SR露出之第】層配線li 上搭載半導體晶片CHP3以及被動零件3丨。其後，於自阻 焊劑SR露出之第6層配線L6下搭載嬋錫球HB。如此，可製 造本實施形態2中之半導體裝置（封裝）。 (實施形態3) 圖31係表示本實施形態3中之封裝（半導體裝置）之剖面 136634.doc -34- 200947664 圖。圖3 1具有與圖2所示之上述實施形態1中之封裝幾乎相 同的構成，故而僅針對與上述實施形態1不同之構成加以 說明。 圖31中，本實施形態3之特徵為：半導體晶片（：111>1之表 面上所形成的導體膜丨丨與基準配線之連接構成。即，特徵 為如下方面：上述實施形態丨中，將導體膜u與第3層配線 L3以由均勻配置之複數個孔所構成的通道v而連接，但本 實施形態3中’並不使導體膜u與第3層配線L3連接，而是 藉由導線W使導體膜11與和第4層配線以形成在同一層上 之配線33連接。如上所述，根據本實施形態3之連接構 成’可藉由導線W而對與導體膜11相連接之配線進行任意 的設定’故而存在可進一步簡化配線基板之配線之環繞的 優點。 此處，如圖31所示，利用導線w使導體膜11與配線33連 接’配線33為傳輸基準電位之配線，導體膜丨丨係以導線w 而與該基準配線連接。即，導線|並非傳輸高頻信號者， 而為經由導體膜11向半導體晶片CHP1供給基準電位者， 故而’即便以導線W來進行連接，仍不會產生高頻信號之 延遲等問題。 關於本實施形態3之其他構成，因與上述實施形態i相 同’故可獲得與上述實施形態1相同之效果。即，可同時 實現封裝尺寸之小型化、抑制高頻特性之劣化以及穩定地 供給基準電位，從而可提高半導體裝置之品質。 本實施形態3中之半導體裝置（封裝）係如上所述而構 136634.doc -35- 200947664 參關式針對其製造方法力w ::之:驟為止均與上述實施形態」相同。繼而，如圖32 由導線w而使形成於半導體晶片咖之表面上的 m2 '與形成於基底基板2G上之配線33連接。該配線 為傳輪基準電位之基準配線。此時，導㈣只要連接於 導體膜11上即可，囡士 、 士 卩了因此對打線接合之精度的要求並不很 尚、較寬鬆。即’於藉由導線將料與配線連接之情形 時’因烊塾之大小較小故而必須對打線接合之位置精度有 所要求，但本實施形態3中，並非連接於焊墊，只要連接 於形成在半導體晶片CHP1之整個表面上之導體膜11的任 邛位即可，故而對打線接合之位置精度的要求並不高。 繼而，如圖33所示，於搭載有半導體晶片CHpi之基底 基板20上，以覆盍半導體晶片CHp丨之方式形成絕緣層 23。絕緣層23係利用如下方式而形成，即，於基底基板2〇 上形成熱固性樹脂（預浸材料），且對該熱固性樹脂進行加 熱及加壓。藉此’導線W亦係由絕緣層23而固定。然後， 如圖34所示，於絕緣層23上形成銅箔24。 接著，如圖35所示，藉由將形成於絕緣層23上之銅箔24 圖案化’而形成第3層配線L3。圖36係與圖35所示之剖面 圖相對應之平面圖。圖36中，於基底基板20上形成有與半 導體晶片CHP1的尺寸幾乎相同之矩形的第3層配線L3，且 於該第3層配線L3之下層形成有導線W(未圖示）。 繼而，如圖37所示，於形成有第3層配線L3之絕緣層23 上形成絕緣層26，且於該絕緣層26上形成銅箔27。然後， 136634.doc •36· 200947664 如圖3 8所示’形成貫通配線基板之通孔『Η。 其後，如圖39所示，於包括通孔ΤΗ之内壁之配線基板 上形成銅電鍍膜。藉此，可形成通孔THi内壁上形成有 銅電鍍膜之貫通配線28。而且，藉由將形成於絕緣層26上 * 之銅箔27圖案化，而形成第2層配線L2。進而，藉由將形 成於基底基板20之下層的銅箔21圖案化，而形成第5層配 線L5。 繼而，如圖40所示，於包括第2層配線L2上之絕緣層％ 上形成絕緣層29。另一方面，於包括第5層配線L5下之基 底基板20的下層形成絕緣膜％。貫通配線μ之内部由該絕 緣層29與絕緣層3〇而填充。然後，藉由將形成於絕緣層“ 上之銅落圖案化，而形成第丨層配線L1。同樣，藉由將形 成於絕緣層30之下層的銅箔圖案化，而形成第6層配線 L6。 其後，如圖41所示，於第1層配線L1上形成阻焊劑SR， 〇 J將該阻焊劑SR圖案化。阻焊劑SR之圖案化係以使半導 體晶片搭載區域以及被動零件搭載區域開口之方式而進 行另一方面，亦於第ό層配線L6下形成阻焊劑SR，且將 5亥阻焊劑SR圖案化。阻焊劑SR之圖案化係以使焊錫球搭 ' 載區域開口之方式而進行。 繼而，如圖31所示，於自阻焊劑SR露出之第1層配線li 上搭載半導體晶片CHp3以及被動零件3丄。其後，於自阻 焊劑SR洛出之第6層配線L6下搭載焊錫球hb。如此，可製 造本實施形態3中之半導體裝置（封裝）。 136634.doc -37· 200947664 以上，已根據實施形態對由本發明者所完成之發明進行 了具體說明’當然，本發明並不限於上述實施形態，可於 不脫離其宗旨之範圍内進行各種變更。 [產業上之可利用性] 本發明可廣泛利用於製造半導體裝置之製造業中。 【圖式簡單說明】 圖1係表示行動電話機之構成之方塊圖。 圖2係表示本發明實施形態丨中之半導體裝置之構成的 面圖。 圖3係表示實施形態丨中之半導體裝置之製造步驟的圖。 圖4係對繼圖3之後之半導體裝置的製造步驟進行說明之 流程圖。 圖5係表示繼圖4之後之半導體裝置的製造步驟之剖面 圖。 圖6係表示與圖5相對應的半導體裝置之製造步驟中的形 態的平面圖。 圖7係表示繼圖5之後之半導體裝置的製造步驟之剖面 圖。 圖8係表示繼圖7之後之半導體裝置的製造步驟之剖面 圖。 圖9係表示繼圖8之後之半導體裝置的製造步驟之剖面 圖。 圖係表示繼圖9之後之半導體裝置的製造步驟之 圖。 ° 136634.doc -38· 200947664 圖11係表示繼圖l 〇之後之半導體裝置的製造步驟之剖面 圖。 圖12係表示與圖丨丨相對應的半導體裝置之製造歩驟中的 形態的平面圖。 . 圖13係表示繼圖11之後之半導體裝置的製造步騍之剖面 圖。 圖14係表示繼圖13之後之半導體裝置的製造步驟之剖面 圖。 0 圖15係表示繼圖Η之後之半導體裝置的製造步驟之剖面 圖。 圖16係表示繼圖15之後之半導體裝置的製造步驟之剖面 圖。 圖17係表示繼圖丨6之後之半導體裝置的製造步驟之剖面 圖。 圖18係表示實施形態2中之半導體裝置之構成的剖面 爲 圖。 ❿ 圖丨9係表示實施形態2中之半導體裝置之製造步驟的剖 面圖。 . 圖20係表示繼圖19之後之半導體裝置的製造步驟之剖面 圖。 圖21係表示繼圖20之後之半導體裝置的製造步驟之剖面 圖。 圖22係表示繼圖21之後之半導體裝置的製造步驟之剖面 圖0 136634.doc -39· 200947664 圖23係表示繼圖22之後的半導體裝置的製造步驟之剖面 圖。 圖24係表示繼圖23之後之半導體裝置的製造步驟之剖面 圖。 圖25係表示與圖24相對應的半導體裝置之製造步驟中之 形態的平面圖。 圖26係表示繼圖24之後之半導體裝置的製造步驟之剖面 圖。 圖27係表示繼圖26之後之半導體裝置的製造步驟之剖面 圖。 圖28係表示繼圖27之後之半導體裝置的製造步驟之剖面 圖。 圖29係表示繼圖Μ之後之半導體裝置的製造步驟之剖面 圖。 圖30係表示繼圖29之後之半導體裝置的製造步驟之剖面 圖。 圖3丨係表示實施形態3中之半導體裝置之構成的剖 圖。 圖32係表示實施形態3中之半導體裝置之製造步驟的 面圖。 圖33係表示繼圖32之後之半導體裝置的製造步驟之剖 圖。 圖34係表示繼圖33之後之半導體裝置的製造步驟之剖 圖0 136634.doc -40. 200947664 圖35係表示繼圖34之後之半導體裝置的製造步驟之刳面 圖。 圖36係表示與圖35相對應的半導體裝置之製造步驟中之 形態的平面圖。 . 圖37係表示繼圖35之後之半導體裝置的製造步驟之剖面 圖。 圖38係表示繼圖37之後之半導體裝置的製造步驟之剖面 圖。 © 圖39係表示繼圖38之後之半導體裝置的製造步驟之刳面 圖。 圖40係表示繼圖39之後之半導體裝置的製造步驟之剖面 圖。 圖41係表示繼圖40之後之半導體裝置的製造步驟之剖面 圖。 圖42係表示本發明者所研究之半導體裝置之剖面圖。 φ 圖43係表示本發明者所研究之半導體裝置之剖面圖。 圖44係表示本發明者所研究之半導體裝置之剖面圖。 【主要元件符號說明】 1 行動電話機 2 應用處理器 3 記憶體 4 基頻部
5 RFIC 6 功率放大器 136634.doc 200947664 7 SAW濾波器 8 天線開關 9 天線 10S 半導體晶圓 11 導體膜 20 基底基板 21 銅猪 22 膏狀物 23 絕緣層 24 銅箔 25 銅電鍍膜 26 絕緣層 27 銅箔 28 貫通配線 29 絕緣層 30 絕緣層 31 被動零件 32 凹部 33 配線 100 配線基板 101 配線 102 整體圖案 103 通道 104 焊錫球
136634.doc -42- 200947664
105 導電膏 106 半導體晶片 106a 凸塊電極 107 導線 108 樹脂 109 引板 110 導線 BP 凸塊電極 CHP1 半導體晶片 CHP2 半導體晶片 CHP3 半導體晶片 HB 焊錫球 LI 第1層配線 L2 第2層配線 L3 第3層配線 L4 第4層配線 L5 第5層配線 L6 第6層配線 SR 阻焊劑 TH 通孔 V 通道 VH 通道孔 W 導線 136634.doc -43 -

Claims (1)

  1. 200947664 十、申請專利範圍： 1.一種半導體裝置，其特徵在於：其係包括（a)矩形形狀之第 1半導體晶片、及（b)埋入有上述第i半導體晶片之配線基 板者，且 上述第1半導體晶片包括：（al)形成於上述第1半導體 曰曰片之第1面上的凸塊電極；及（a2)於上述第1半導體晶 片之與上述第1面相反側的第2面上所形成的作為背面電 極的導體膜； ® 上述配線基板包括：（bi)藉由形成於上述第1半導體晶 片之上述第1面上的上述凸塊電極而與上述第！半導體晶 片相連接的核心層；（b2)以覆蓋上述第丨半導體晶片之方 式形成於上述核心層之晶片搭載面上的絕緣層；（b3)自 上述絕緣層到達形成於上述第丨半導體晶片之上述第2面 上的上述導體膜的開口部；（b4)埋入上述開口部之導電 性的通道；及（b5)連接於上述通道之配線；且 ◎ 形成於上述第1半導體晶片之上述第2面上的上述導體 膜與形成於上述配線基板上之上述配線係經由上述通道 而電性連接。 2·如請求項1之半導體裝置，其中 上述開口部係由1個凹部所形成。 3. 如請求項1之半導體裝置，其中 上述開口部係由複數個孔所形成。 4. 如請求項1之半導體裝置，其中 上述配線係形成於上述配線基板内部之内部配線。 136634.doc 200947664 5.如請求項1之半導體裝置，其中 上述通道填充有導電性材料。 6_如請求項1之半導體裝置，其中 上述導體膜起作用作為向形成於上述第1半導體晶片 内部之積體電路供給基準電位的上述背面電極。 7·如請求項6之半導體裝置，其中 與上述導體膜電性連接之上述配線係供給基準電位之 基準配線。 8.如請求項丨之半導體裝置，其中 埋入上述配線基板中之上述第〗半導體晶片存在複數 個。 9_如請求項8之半導體裝置，其中 上述配線基板之表面上搭載有與上述第丨半導體晶片 不同之第2半導體晶片及被動零件。 10·如請求項9之半導體裝置，其中 埋入上述配線基板中之上述第丨半導體晶片包括具有 行動電話之收發功能的複數個…晶片， 上述複數個1C晶片為：RFIC晶片，其係具有於發送時 將基頻信號調變為射頻信號，於接收時將射頻信號解調 為基頻信號之功能；及功率放大器Ic晶片，其係具有於 發送時將由上述RFIC晶片所產生之射頻信號的功率放大 的功能。 11.如請求項10之半導體裝置，其中 搭載於上述配線基板表面上之上述第2半導體晶片進 136634.doc 200947664 一步為進行基頻信號處理的基頻IC晶片。 12. 13. ❹ 14. 如請求項1之半導體裝置，其中 上述第1半導體晶片係以矽作為主成分，形成於上述 第1半導體晶片之上述第2面上的上述導體膜係由銅膜所 形成，並且 埋入上述通道内之導電材料、以及經由上述通道而與 上述導體膜相連接之上述配線亦由銅膜所形成。 種半導體裝置，其特徵在於：其係包括（a)矩形形狀之 半導體晶片、及（b)埋入有上述半導體晶片之配線基板 者，且 上述半導體晶片包括：（al)形成於上述半導體晶片之 第1面上的凸塊電極；及（a2)形成於上述半導體晶片之與 上述第1面相反側的第2面上之作為背面電極的導體膜； 上述配線基板包括：（bl)藉由形成於上述半導體晶片 之上述第1面上的上述凸塊電極而與上述半導體晶片相 連接的核心層；（b2)形成於上述核心層上之配線；及 (b3)以覆蓋上述半導體晶片之方式形成於上述核心層之 晶片搭載面上的絕緣層；且 形成於上述半導體晶片之上述第2面上的上述導體膜 與形成於上述核心層上之上述配線係由導線所連接且 上述導線係由上述絕緣層所固定。 一種半導體裝置之製造方法，其特徵在於包括如下步 (a)於半導體晶圓之第1面上形成積體電路； 136634.doc 200947664 (b)於上述（a)步驟後，於上述半導體晶圓之與上述第】 面相反側的第2面上形成第丨導體膜； ⑷於上述（b)步驟後，切割上述半導體晶圓而獲得各 個半導體晶片； ⑷於上述（c)步驟後’於上述半導體晶片之上述第！面 上形成凸塊電極； (e) 於上述（d)步驟後，於作為配線基板之核心層的基 底基板上，經由上述凸塊電極而搭載上述半導體晶片； (f) 於上述（e)步驟後，於上述基底基板之晶片搭載面上 形成覆蓋上述半導體晶片的絕緣層； (g) 於上述（f)步驟後，形成開口部，該開口部係自上述 絕緣層到達形成於上述半導體晶片之上述第2面上的上 述第1導體膜； (h) 於上述（g)步驟後，藉由於包括上述開口部内之上 述絕緣層上形成第2導體膜，將上述第2導體膜填充於上 述開口部内而形成通道；及 (1)於上述（h)步驟後，藉由將形成於上述絕緣層上以及 上述通道上之上述第2導體膜圖案化，而形成配線；且 形成於上述半導體晶片之上述第2面上的上述第1導體 膜與形成於上述絕緣層上之上述配線係經由上述通道而 電性連接。 15·如請求項14之半導體裝置之製造方法，其中 上述（g)步驟係藉由對上述絕緣層照射雷射光而形成上 述開口部。 136634.doc •4- 200947664 16_如請求項14之半導體裝置之製造方法，其中 由上述（b)步驟所形成之上述第1導體膜為電鍍膜。 17·如請求項14之半導體裝置之製造方法，其中 丄述:Γ所形成之上述第1導趙联係由等電片 其特徵在於包括如下步 18. —種半導體裝置之製造方法
    ❹ ⑷於半導體晶圓之第1面上形成積體電路； (b)於上述⑷步驟後，於上述半導體晶圓之與上述第1 面相反側的第2面上形成第i導體膜； ⑷於上述（b)步驟後，㈣上述半導體晶圓 個半導體晶片； ⑷於上述⑷步驟後，於上述半導體晶片之上述第旧 上形成凸塊電極； (e) 於上述⑷步驟後，於作為配線基板之核心層的基 φ 底基板上，經由上述凸塊電極而搭載上述半導體晶片； (f) 於上述⑷步驟後，以於上述半導體晶片之第2面上 形成凹部之方式進行調整，而於上述基底基板的晶片搭 載面上形成絕緣層； (g) 於上述（f)步驟後，藉由於包括上相部之内部的上 述絕緣層上形成第2導體膜，將上述第2導體膜填充於上 述凹部内而形成通道；及 (h) 於上述（g)步驟後，藉由將形成於上述絕緣層上及 上述通道上之上述第2導體膜圖案化，而形成配線；且 136634.doc 200947664 形成於上述半導體晶片之上述第2面上的上述第丨導體 膜與形纟於上述絕緣層丨之上述配線係經由上述通道而 電性連接。 19.如請求項18之半導體裝置之製造方法，其中 上述（f)步驟係於離開搭載在上述基底基板上之上述半 導體晶片的上述基底基板上形成熱固性樹脂’將上述熱 固性樹脂加熱及加壓，藉此於上述半導體晶片上形成未 形成有上述熱固性樹脂之凹部，並於上述基底基板上形 成由上述熱固性樹脂構成之絕緣層。 20· —種半導體裝置之製造方法，其特徵在於包括如下步 驟： (a) 於半導體晶圓之第1面上形成積體電路； (b) 於上述（a)步驟後，於上述半導體晶圓之與上述第丄 面相反側的第2面上形成第1導體膜； Ο)於上述（b)步驟後，切割上述半導體晶圓而獲得各 個半導體晶片； (d) 於上述（c)步驟後，於上述半導體晶片之上述第1面 上形成凸塊電極； (e) 於上述（d)步驟後，於作為配線基板之核心層的基 底基板上，經由上述凸塊電極而搭載上述半導體晶片； (f) 於上述（e)步驟後，以導線連接形成於上述基底基板 上之配線與形成於上述半導體晶片之上述第2面上的上 述第1導體膜；及 (g) 於上述（f)步驟後’於上述基底基板之晶片搭載面上 形成覆蓋上述半導體晶片以及上述導線之絕緣層。 I36634.doc -6-
TW097148047A 2008-03-13 2008-12-10 Semiconductor device and manufacturing method of the same TW200947664A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008064322A JP2009224379A (ja) 2008-03-13 2008-03-13 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW200947664A true TW200947664A (en) 2009-11-16

Family

ID=41062133

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097148047A TW200947664A (en) 2008-03-13 2008-12-10 Semiconductor device and manufacturing method of the same

Country Status (3)

Country Link
US (1) US20090230541A1 (zh)
JP (1) JP2009224379A (zh)
TW (1) TW200947664A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512941B (zh) * 2010-07-20 2015-12-11 Epistar Corp 整合式發光裝置及其製造方法
US9287246B2 (en) 2012-08-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9875991B2 (en) 2015-06-05 2018-01-23 Delta Electronics, Inc. Package module having exposed heat sink
TWI753337B (zh) * 2019-07-30 2022-01-21 財團法人工業技術研究院 晶片封裝結構
US11239168B2 (en) 2019-07-30 2022-02-01 Industrial Technology Research Institute Chip package structure
TWI765855B (zh) * 2016-01-11 2022-06-01 美商艾馬克科技公司 半導體裝置及其製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110920B2 (en) 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
JP5646830B2 (ja) 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JPWO2011089936A1 (ja) * 2010-01-22 2013-05-23 日本電気株式会社 機能素子内蔵基板及び配線基板
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US8803269B2 (en) 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
JP5574073B2 (ja) * 2012-06-14 2014-08-20 株式会社村田製作所 高周波モジュール
US9788466B2 (en) 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
KR20160048277A (ko) * 2014-10-23 2016-05-04 에스케이하이닉스 주식회사 칩 내장 패키지 및 그 제조방법
JP2016207940A (ja) * 2015-04-27 2016-12-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2017162895A (ja) * 2016-03-08 2017-09-14 株式会社ジェイデバイス 配線構造、プリント基板、半導体装置及び配線構造の製造方法
CN109413836B (zh) * 2017-08-15 2021-04-20 鹏鼎控股(深圳)股份有限公司 电路板及其制备方法
KR102089285B1 (ko) 2018-07-17 2020-03-16 삼성전자주식회사 안테나 모듈
JP7318428B2 (ja) * 2019-09-04 2023-08-01 Tdk株式会社 電子部品内蔵回路基板及びその製造方法
JP7157028B2 (ja) * 2019-09-17 2022-10-19 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP2022154937A (ja) * 2021-03-30 2022-10-13 株式会社デンソー 回路基板内に電気部品を内蔵する半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629428A (ja) * 1992-07-07 1994-02-04 Mitsubishi Electric Corp 半導体装置
JPH06268020A (ja) * 1993-03-10 1994-09-22 Sumitomo Electric Ind Ltd 半導体装置
US7701046B2 (en) * 2006-12-29 2010-04-20 Advanced Semiconductor Engineering Inc. Stacked type chip package structure
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512941B (zh) * 2010-07-20 2015-12-11 Epistar Corp 整合式發光裝置及其製造方法
US9287246B2 (en) 2012-08-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9875991B2 (en) 2015-06-05 2018-01-23 Delta Electronics, Inc. Package module having exposed heat sink
US10204882B2 (en) 2015-06-05 2019-02-12 Delta Electronics, Inc. Stacked package module having an exposed heat sink surface from the packaging
TWI765855B (zh) * 2016-01-11 2022-06-01 美商艾馬克科技公司 半導體裝置及其製造方法
TWI753337B (zh) * 2019-07-30 2022-01-21 財團法人工業技術研究院 晶片封裝結構
US11239168B2 (en) 2019-07-30 2022-02-01 Industrial Technology Research Institute Chip package structure

Also Published As

Publication number Publication date
US20090230541A1 (en) 2009-09-17
JP2009224379A (ja) 2009-10-01

Similar Documents

Publication Publication Date Title
TW200947664A (en) Semiconductor device and manufacturing method of the same
US8735222B2 (en) Semiconductor device and method of manufacturing the same
US7132747B2 (en) Multilayer integrated circuit for RF communication and method for assembly thereof
US7089032B2 (en) Radio transmitting/receiving device
US8120174B2 (en) Semiconductor device and manufacturing method thereof
WO2002032001A1 (fr) Module de commutation composite haute frequence
JP2001060648A (ja) リードフレーム及びその製造方法並びに半導体装置
JP2011198866A (ja) 半導体装置およびその製造方法
JP2007188916A (ja) 半導体装置
JP2003273317A (ja) 半導体装置及びその製造方法
JP2011124366A (ja) 半導体装置およびその製造方法
JP2006147863A (ja) 電子装置およびその製造方法
US20050180122A1 (en) Electronic circuit module
US20080224324A1 (en) Semiconductor device and method of manufacturing the same
TW561599B (en) Semiconductor device
WO2013051599A1 (ja) 半導体装置およびその製造方法
JP2007149930A (ja) 電子装置およびその製造方法
CN117223098A (zh) 具有竖直热路径的高功率裸片散热器
US20020192869A1 (en) Semiconductor package and fabrication method of the same
JPH1145976A (ja) 高周波マルチチップモジュール及びその製造方法
JP2006049602A (ja) 半導体装置およびその製造方法
US8478197B2 (en) Wireless transceiver module
JPWO2006001087A1 (ja) 半導体装置
JP2006324540A (ja) 半導体装置
JP2008112776A (ja) 半導体装置