JP2011124366A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2011124366A
JP2011124366A JP2009280335A JP2009280335A JP2011124366A JP 2011124366 A JP2011124366 A JP 2011124366A JP 2009280335 A JP2009280335 A JP 2009280335A JP 2009280335 A JP2009280335 A JP 2009280335A JP 2011124366 A JP2011124366 A JP 2011124366A
Authority
JP
Japan
Prior art keywords
circuit board
semiconductor device
substrate
mounting components
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009280335A
Other languages
English (en)
Inventor
Tomoko Yoda
智子 依田
Takashi Hara
敬 原
Hiroshi Okabe
寛 岡部
Tomoyuki Tagami
知之 田上
Masayuki Shirai
優之 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009280335A priority Critical patent/JP2011124366A/ja
Publication of JP2011124366A publication Critical patent/JP2011124366A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

【課題】複数のモジュールを高密度実装した統合モジュールを小型化できる技術を提供する。
【解決手段】集積チップ部品６８が搭載された上層のモジュール基板６６と、半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５が搭載された下層のモジュール基板５１とを、導電性の複数の接続部材６５を介して電気的かつ機械的に接続し、これらをモールド樹脂５６で一括封止した状況下において、モジュール基板５１、６６の側面およびモールド樹脂５６の表面（上面および側面）にＣｕめっき膜およびＮｉめっき膜との積層膜からなるシールド層ＳＬを形成して、電磁波シールド構造を実現する。
【選択図】図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、高周波パワーアンプモジュール、およびその高周波パワーアンプモジュールを実装基板（マザーボード）に搭載した半導体装置およびその製造に適用して有効な技術に関するものである。
特開２００５−２１７３４８号公報（特許文献１）は、３次元的に他の電子部品を実装した第１の回路基板および第２の回路基板を積層する接続部材で、窪み部と枠部を有し、窪み部に電子部品を搭載すると共に他の電子部品からの引き出し配線を設け、枠部の上下面に第１の回路基板と第２の回路基板とを接続するためのランド部が形成された中継基板を介して立体的に接続された構造の回路モジュールを開示している。
特開平６-１３５４１号公報（特許文献２）は、積層可能な３次元マルチチップ・モジュールにおいて、上方および下方のチップ・キャリヤを、その基板周辺に配置され、かつ基板上下に搭載されたはんだボール同士で接続する構造を開示し、下段のチップのふたを利用して、デバイスを封止する構造を開示している。また、ふたの高さは、キャリヤのレベル間の自然なスタンドオフ突起の役目をして、接合の耐久寿命を最大限に伸ばす砂時計形状のはんだ接合の働きの相互接続構造を開示している。
特開２００４−１７２１７６号公報（特許文献３）は、基板上に配置された複数の部品を被覆する絶縁層と、絶縁層から露呈された状態で基板上に設けられた接地用電極と、絶縁層の外側に形成され接地用電極に接続されたシールド層とを具備し、基板とシールド層の端面が同一平面上に位置する回路モジュールを開示している。
特開２００６−２８６９１５号公報（特許文献４）は、配線パターンとグランド層とを備えた回路基板と、回路基板の実装面上に実装される電子部品群と、電子部品群を封止する絶縁性樹脂層と、絶縁性樹脂層の表面に形成されフレーク状の金属を含めて構成された導電性樹脂層とを具備する回路モジュールを開示している。
特開２００５−１０９３０６号公報（特許文献５）は、グランドパターンを有する回路基板と、回路基板の上面に実装した電子部品からなる実装部品と、実装部品を封止する無機質フィラーを含有するエポキシ樹脂からなる封止体と、封止体の表面に形成されグランドパターンに接地された電磁波シールド層（無電解銅めっき層、電解銅めっき層および被膜層）とからなる電子部品パッケージを開示している。
特開２００５−３３３０４７号公報（特許文献６）は、基板上に複数形成された部品実装済みユニットを絶縁樹脂でモールドし硬化させた後、基板の中ほどの深さの溝を格子状に加工し、さらにめっきの表層を形成した後に、基板の厚みの残りの部分を除去して単体モジュールとする回路部品内蔵モジュールの製造方法を開示している。
特開２００５−２１７３４８号公報 特開平６-１３５４１号公報 特開２００４−１７２１７６号公報 特開２００６−２８６９１５号公報 特開２００５−１０９３０６号公報 特開２００５−３３３０４７号公報
現在、携帯電話機等の移動体通信機器の実装基板に搭載される部品は、高周波モジュール、フロントエンドモジュール、送受信の通信モジュール、および電源モジュール等の機能ブロック毎に、エリアを分けて搭載されていて、それぞれの必要に応じて、金属の電磁波シールドが施されている。
本発明者らは、これらを必要とされる機能毎に、一つに機能統合した上で、平面に２つ以上並べて実装していた２個以上のモジュールをさらに１つのモジュールに統合し、統合前よりもさらに小型化を図るための高密度実装を行うことのできる技術について検討している。
本発明の目的は、複数のモジュールを高密度実装した統合モジュールを小型化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、
内層用配線の一部の配線層をグランド配線として用いる第１の回路基板と、
前記第１の回路基板の第１の部品搭載面に搭載された複数の第１の実装部品と、
前記第１の回路基板の前記第１の部品搭載面上に積層された第２の回路基板と、
前記第２の回路基板の第２の部品搭載面に搭載された複数の第２の実装部品と、
前記第１の回路基板と前記第２の回路基板とを機械的かつ電気的に接続する複数の接続部材と、
前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を一括封止する第１の樹脂と、
を有する。
（２）本発明による半導体装置の製造方法は、
（ａ）内層用配線の一部の配線層がグランド配線として用いられる第１の回路基板が複数区画された第１の基板母体を用意する工程、
（ｂ）前記第１の回路基板の第１の部品搭載面に複数の第１の実装部品を搭載する工程、
（ｃ）前記第１の回路基板と平面外形が同一の第２の回路基板が複数区画された第２の基板母体を用意する工程、
（ｄ）前記第２の回路基板の第２の部品搭載面に複数の第２の実装部品を搭載する工程、
（ｅ）前記（ｂ）工程後、かつ前記（ｄ）工程後、前記第１の回路基板の前記第１の部品搭載面上に前記第２の回路基板が積層されるように、複数の接続部材を介して前記第１の基板母体と前記第２の基板母体とを機械的かつ電気的に接続する工程、
（ｆ）前記（ｅ）工程後、前記第１の基板母体、前記第２の基板母体、前記複数の第１の実装部品、および前記複数の第２の実装部品を第１の樹脂で一括封止する工程、
（ｇ）前記第１の樹脂、前記第１の基板母体および前記第２の基板母体を、前記第１の回路基板および前記第２の回路基板の外形に沿ってダイシングし、前記第１の基板母体のみは厚さ方向の途中までのダイシングとすることで、側面に前記グランド配線が露出した溝を形成する工程、
（ｈ）前記溝の側壁および前記第１の樹脂を覆い、前記グランド配線と接するように金属のシールド部材を形成する工程、
（ｉ）前記（ｈ）工程後、前記溝に沿って残りの前記第１の基板母体をダイシングし、個々の半導体装置に個片化する工程、
を含む。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
複数のモジュールを高密度実装した統合モジュールを小型化できる。
本発明の一実施の形態である半導体装置を有するデジタル携帯電話機のシステムの一例を示す説明図である。 本発明の一実施の形態である半導体装置を有するデジタル携帯電話機に用いる電力増幅器の回路の一例を示す回路図である。 本発明の一実施の形態である半導体装置が有する電力増幅器の増幅段をｎチャネル型ＬＤＭＯＳＦＥＴで構成した半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置を有するデジタル携帯電話機における高周波モジュールの１次実装の一例を示す断面図である。 本発明の一実施の形態である半導体装置における複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための絶縁体板の平面図である。 本発明の一実施の形態である半導体装置における複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための絶縁体板の平面図である。 本発明の一実施の形態である半導体装置における複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための絶縁体板の平面図である。 本発明の一実施の形態である半導体装置における複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための絶縁体板の平面図である。 本発明の一実施の形態である半導体装置におけるモジュール基板と上下層のモジュール基板を接続する接続部材との位置関係を説明する平面図である。 本発明の一実施の形態である半導体装置におけるモジュール基板と上下層のモジュール基板を接続する接続部材との位置関係を説明する平面図である。 本発明の一実施の形態である半導体装置におけるモジュール基板と上下層のモジュール基板を接続する接続部材との位置関係を説明する平面図である。 本発明の一実施の形態である半導体装置におけるモジュール基板と比較して、１枚のモジュール基板上に同じ半導体チップおよびチップ部品を搭載した場合の、モジュール基板の面積の広がりを示す説明図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する要部断面図である。 本発明の一実施の形態である半導体装置における上下層のモジュール基板を接続する接続部材を説明する平面図である。 本発明の一実施の形態である半導体装置の製造工程の一部を説明するフローチャートである。 本発明の一実施の形態である半導体装置の製造工程を説明する要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置を有するデジタル携帯電話機における高周波モジュールの１次実装の一例を示す断面図である。 本発明の他の実施の形態である半導体装置を有するデジタル携帯電話機における高周波モジュールの１次実装の一例を示す断面図である。 本発明の他の実施の形態である半導体装置を有するデジタル携帯電話機における高周波モジュールの１次実装の一例を示す断面図である。
本発明の実施の形態を詳細に説明する前に、以下の実施の形態における用語の意味を説明すると次の通りである。
ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話機に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００、ＤＣＳ（Digital Cellular System）１８００またはＰＣＮ（Personal Communication Network）と言い、１９００ＭＨｚ帯をＧＳＭ１９００、ＤＣＳ１９００またはＰＣＳ（Personal Communication Services）と言う。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ（Enhanced Data GSM Environment）変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
また、以下の実施の形態においては、１つのモジュール基板上に搭載される複数の表面実装部品のうち、１つのチップ基板上に１つまたは複数個の能動素子が形成されるチップを半導体チップと呼び、１つのチップ基板上に受動素子、例えばコンデンサ、インダクタまたはレジスタ等が形成されるチップをチップ部品と呼ぶ。さらに、１つのチップ基板上に１個の受動素子が形成されるチップを単体チップ部品と呼び、１つのチップ基板に複数個の受動素子が形成されるチップを集積チップ部品と呼び、両者を区別する必要のある場合は、集積チップ部品または単体チップ部品と記載する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１では、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話機（移動通信機器）に本願発明を適用した場合について説明する。
図１に、本実施の形態によるデジタル携帯電話機のシステムの一例を示す。図１中、ＰＭは電力増幅器、ＡＮＴは信号電波の送受信用のアンテナ、１はフロントエンド装置、２は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、３は受信信号をダウンコンバートして復調し、ベースバンド信号を生成したり、送信信号を変調したりする変復調用回路、ＦＬＴ１、ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。
フロントエンド装置１は、インピーダンス整合回路ＭＮ１、ＭＮ２、ロウパスフィルタＬＰＦ１、ＬＰＦ２、スイッチ回路４ａ、４ｂ、コンデンサＣ１、Ｃ２および分波器５を有している。インピーダンス整合回路ＭＮ１、ＭＮ２は電力増幅器ＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１、ＬＰＦ２は高調波を減衰させる回路、スイッチ回路４ａ、４ｂは送受信切り換え用の回路、コンデンサＣ１、Ｃ２は受信信号から直流成分をカットする素子、分波器５はＧＳＭ９００の信号とＤＣＳ１８００の信号とを分波する回路である。本実施の形態であるデジタル携帯電話機では、電力増幅器ＰＭおよびフロントエンド装置１を１つのモジュールＭＡに組み立てている。
なお、スイッチ回路４ａ、４ｂの切換信号ＣＮＴ１、ＣＮＴ２は上記ベースバンド回路２から供給される。ベースバンド回路２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。
図２に、電力増幅器ＰＭの回路の一例を示す。
電力増幅器ＰＭは、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）であり、それぞれの周波数帯でＧＭＳＫ変調方式とＥＤＧＥ変調方式との２つの通信方式を使用可能とする。
この電力増幅器ＰＭは、ＧＳＭ９００用の電力増幅回路Ａと、ＤＣＳ１８００用の電力増幅回路Ｂと、それら電力増幅回路Ａ、Ｂの増幅動作の制御や補正等を行う周辺回路６とを有している。電力増幅回路Ａ、Ｂは、それぞれ３つの増幅段Ａ１〜Ａ３、Ｂ１〜Ｂ３と、３つの整合回路ＡＭ１〜ＡＭ３、ＢＭ１〜ＢＭ３とを有している。すなわち、電力増幅器ＰＭの入力端子７ａ、７ｂは、入力用の整合回路ＡＭ１、ＢＭ１を介して１段目の増幅段Ａ１、Ｂ１の入力に電気的に接続され、１段目の増幅段Ａ１、Ｂ１の出力は段間用の整合回路ＡＭ２、ＢＭ２を介して２段目の増幅段Ａ２、Ｂ２の入力に電気的に接続され、２段目の増幅段Ａ２、Ｂ２の出力は段間用の整合回路ＡＭ３、ＢＭ３を介して最終段の増幅段Ａ３、Ｂ３の入力に電気的に接続され、最終段の増幅段Ａ３、Ｂ３の出力は出力端子８ａ、８ｂと電気的に接続されている。本実施の形態１では、このような電力増幅回路Ａ、Ｂを構成する素子が１つの半導体チップＩＣ１内に設けられている。
周辺回路６は、制御回路６Ａと、増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３にバイアス電圧を印加するバイアス回路６Ｂ等を有している。制御回路６Ａは、電力増幅回路Ａ、Ｂに印加する所望の電圧を発生する回路であり、電源制御回路６Ａ１およびバイアス電圧生成回路６Ａ２を有している。電源制御回路６Ａ１は、増幅段Ａ１〜Ａ３、Ｂ１〜Ｂ３の各々の出力に印加される第１電源電圧を生成する回路である。また、バイアス電圧生成回路６Ａ２は、バイアス回路６Ｂを制御するための第１制御電圧を生成する回路である。
本実施の形態１では、電源制御回路６Ａ１が、電力増幅器ＰＭ外部のベースバンド回路２から供給される出力レベル指定信号に基づいて第１電源電圧を生成すると、バイアス電圧生成回路６Ａ２が電源制御回路６Ａ１で生成された第１電源電圧に基づいて第１制御電圧を生成するようになっている。ベースバンド回路２は、出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路Ａ、Ｂの出力レベルを指定する信号で、携帯電話機と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されるようになっている。本実施の形態１では、このような周辺回路６を構成する素子も１つの半導体チップＩＣ１内に設けられている。
また、電力増幅器ＰＭを構成する半導体チップＩＣ１の主面（回路素子が形成されている面）に形成された外部用端子（パッド電極）と、半導体チップＩＣ１を搭載するモジュール基板の部品搭載面に形成された基板側端子とは、接合材（例えばバンプ電極ＢＥ）を介して接続されており、この接続材を通じて各増幅段の入出力がモジュール基板の部品搭載面の伝送線路９ａ１〜９ａ５、９ｂ１〜９ｂ５、９ｃと電気的に接続されている。
１段目の増幅段Ａ１，Ｂ１の入力にバンプ電極ＢＥを通じて接続された伝送線路９ａ１、９ｂ１は、それぞれコンデンサＣｍ１、Ｃｍ２を介して入力端子１０ａ、１０ｂと電気的に接続されている。１段目の増幅段Ａ１、Ｂ１の出力にバンプ電極ＢＥを通じて電気的に接続された伝送線路９ａ２、９ｂ２は、それぞれ高電位側の電源端子１１ａ１、１１ｂ１と電気的に接続されているとともに、それぞれ電源端子１１ａ１、１１ｂ１の近傍に配置されたコンデンサＣｍ３、Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。２段目の増幅段Ａ２、Ｂ２の出力にバンプ電極ＢＥを通じて電気的に接続された伝送線路９ａ３、９ｂ３は、それぞれ高電位側の電源端子１１ａ２、１１ｂ２と電気的に接続されているとともに、それぞれ電源端子１１ａ２、１１ｂ２の近傍に配置されたコンデンサＣｍ５、Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。最終段目の増幅段Ａ３、Ｂ３の出力にバンプ電極ＢＥを通じて電気的に接続された伝送線路９ａ４、９ｂ４は、それぞれ高電位側の電源端子１１ａ３、１１ｂ３と電気的に接続されているとともに、それぞれ電源端子１１ａ３、１１ｂ３の近傍に配置されたコンデンサＣｍ７、Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。
さらに、最終段目の増幅段Ａ３、Ｂ３の出力にバンプ電極ＢＥを通じて電気的に接続された伝送線路９ａ５、９ｂ５は、それぞれコンデンサＣｍ９、Ｃｍ１０を介して出力端子１２ａ、１２ｂと電気的に接続されているとともに、それぞれの線路途中に配置されたコンデンサＣｍ１１、Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。周辺回路６の制御用の外部用端子にバンプ電極ＢＥを通じて電気的に接続された伝送線路９ｃは、制御端子１３と電気的に接続されている。また、伝送線路９ａ１〜９ａ５、９ｂ１〜９ｂ５はインピーダンス整合用のインダクタとしての機能を有している。また、コンデンサＣｍ１〜Ｃｍ１２はインピーダンス整合用のコンデンサとしての機能を有しており、チップ部品で構成されている。
次に、電力増幅器ＰＭを構成する各種素子のうち、代表的な素子の構造を説明する。ここでは、増幅段Ａ１〜Ａ３、Ｂ１〜Ｂ３をｎチャネル型ＬＤＭＯＳＦＥＴ（laterally diffused Metal Oxide Semiconductor）で構成した電力増幅器ＰＭの内部構成の一例を、図３に示す要部断面図を用いて説明する。この電力増幅器ＰＭは、１つの半導体チップＩＣ１に形成される。なお、本実施の形態１では、増幅段をＬＤＭＯＳＦＥＴで構成したが、これに限定されるものではなく、例えば、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）で構成することもできる。
電力増幅器ＰＭが形成された基板２１は、例えばｐ＋型の単結晶シリコンからなり、その抵抗率が１〜１０ｍΩ・ｃｍ程度の低抵抗基板である。基板２１上には、例えばｐ−型の単結晶シリコンからなるエピタキシャル層２２が形成されている。エピタキシャル層２２の抵抗率は２０ｍΩ・ｃｍ程度であり、上記基板２１の抵抗率よりも高い。このエピタキシャル層２２の主面には、増幅段Ａ１〜Ａ３、Ｂ１〜Ｂ３用のＬＤＭＯＳＦＥＴ、整合回路ＡＭ１〜ＡＭ３、ＢＭ１〜ＢＭ３用のインダクタ、高Ｑ（Quality factor）値のコンデンサおよび伝送線路が形成されている。ここで示したＬＤＭＯＳＦＥＴは単位ＭＩＳＦＥＴであり、実際にはこの単位ＭＩＳＦＥＴが複数個並列に接続されることで１つの増幅段が構成されている。
エピタキシャル層２２の主面の一部には、ｐ型ウエル２３が形成されている。このｐ型ウエル２３は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。
ｐ型ウエル２３の表面には、例えば酸化シリコンからなるゲート絶縁膜２４が熱酸化法などによって形成されている。このゲート絶縁膜２４上にはＬＤＭＯＳＦＥＴのゲート電極２５が形成されている。このゲート電極２５は、例えばｎ型の多結晶シリコン膜とその上に形成されたタングステンシリサイド（ＷＳｉ２）膜との積層導体膜からなる。ゲート絶縁膜２４の下部のｐ型ウエル２３は、ＬＤＭＯＳＦＥＴのチャネルが形成される領域となる。ゲート電極２５の側壁には、酸化シリコンからなるサイドウォール２６が形成されている。
エピタキシャル層２２のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２７と、このｎ−型オフセットドレイン領域２７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２８と、ｎ型オフセットドレイン領域２８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２９とからなる。これらｎ−型オフセットドレイン領域２７、ｎ型オフセットドレイン領域２８およびｎ＋型ドレイン領域２９のうち、ゲート電極２５に最も近いｎ−型オフセットドレイン領域２７は不純物濃度が最も低く、ゲート電極２５から最も離間したｎ＋型ドレイン領域２９は不純物濃度が最も高い。ｎ−型オフセットドレイン領域２７は、ゲート電極２５に対して自己整合で形成され、ｎ型オフセットドレイン領域２８は、ゲート電極２５の側壁のサイドウォール２６に対して自己整合で形成される。
このように、本実施の形態１で示すＬＤＭＯＳＦＥＴの一つの特徴は、ゲート電極２５とｎ＋型ドレイン領域２９との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極２５に最も近いｎ−型オフセットドレイン領域２７の不純物濃度を相対的に低く、ゲート電極２５から離間したｎ型オフセットドレイン領域２８の不純物濃度を相対的に高くしたことである。
この構造により、ゲート電極２５とドレインとの間に空乏層が広がるようになり、その結果、ゲート電極２５とその近傍のｎ−型オフセットドレイン領域２７との間に形成される帰還容量は小さくなる。また、ｎ型オフセットドレイン領域２８の不純物濃度が高いことから、オン抵抗も小さくなる。ｎ型オフセットドレイン領域２８は、ゲート電極２５から離間した位置に形成されているため、帰還容量に及ぼす影響は僅かである。すなわち、本実施の形態のＬＤＭＯＳＦＥＴによれば、従来のＬＤＭＯＳＦＥＴにおいては、互いにトレードオフの関係にあったオン抵抗と帰還容量とを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
一方、ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域３０と、このｎ−型ソース領域３０に接し、チャネル形成領域から離間して形成されたｎ＋型ソース領域３１とからなる。チャネル形成領域に接するｎ−型ソース領域３０は、チャネル形成領域から離間したｎ＋型ソース領域３１に比べて不純物濃度が低く、かつ浅く形成されている。また、ｎ−型ソース領域３０の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー領域３２が形成されている。ｎ−型ソース領域３０は、ゲート電極２５に対して自己整合で形成され、ｎ＋型ソース領域３１は、ゲート電極２５の側壁のサイドウォール２６に対して自己整合で形成される。
ｎ＋型ソース領域３１の端部（ｎ−型ソース領域３０と接する側と反対側の端部）には、ｎ＋型ソース領域３１と接するｐ型打ち抜き層３３が形成されている。このｐ型打ち抜き層３３の表面近傍には、ｐ型打ち抜き層３３の表面を低抵抗化するためのｐ＋型半導体領域３４が形成されている。ｐ型打ち抜き層３３は、ソースと基板２１とを接続するための導電層であるが、本実施の形態１のＬＤＭＯＳＦＥＴの一つの特徴は、エピタキシャル層２２に形成した溝３５の内部に埋め込んだｐ型多結晶シリコン膜からなる導電層によってｐ型打ち抜き層３３を形成したことにある。
従来のＬＤＭＯＳＦＥＴは、エピタキシャル層２２に不純物をイオン注入することによって打ち抜き層を形成している。イオン注入によって形成したｐ型打ち抜き層は、単位面積当たりの寄生抵抗が大きいという欠点がある。しかし、高濃度の不純物をドープしたｐ型多結晶シリコン膜を溝３５の内部に埋め込むことにより、寄生抵抗の小さいｐ型打ち抜き層３３を形成することができる。
上記ＬＤＭＯＳＦＥＴのｐ型打ち抜き層３３（ｐ＋型半導体領域３４）、ソース（ｎ＋型ソース領域３１）およびドレイン（ｎ＋型ドレイン領域２９）のそれぞれの上部には、窒化シリコン膜３６と酸化シリコン膜３７とに形成されたコンタクトホール３８内のプラグ３９が接続されている。プラグ３９は、タングステン（Ｗ）膜を主体とする導電膜で構成されている。
ｐ型打ち抜き層３３（ｐ＋型半導体領域３４）およびソース（ｎ＋型ソース領域３１）には、プラグ３９を介してソース電極４０が接続され、ドレイン（ｎ＋型ドレイン領域２９）には、プラグ３９を介してドレイン電極４１が接続されている。ソース電極４０およびドレイン電極４１は、アルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。
ソース電極４０およびドレイン電極４１のそれぞれには、ソース電極４０およびドレイン電極４１を覆う酸化シリコン膜４２に形成されたスルーホール４３を介して配線４４が接続されている。配線４４は、Ａｌ合金膜を主体とする導電膜で構成されている。配線４４の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜４５が形成されている。また、基板２１の裏面には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜からなるソース裏面電極４６が形成されている。
電力増幅器ＰＭが形成された半導体チップＩＣ１は、その主面を下側に向けた状態（フェイスダウン）でモジュール基板上に搭載され、この半導体チップＩＣ１の外部用端子とモジュール基板の部品搭載面に形成された基板側端子とは接合材、例えばはんだからなるバンプ電極ＢＥによって電気的に接続されている。
次に、表面実装部品をモジュール基板上に搭載した１次実装後のモジュールＭＡの構成を説明する。図４は、本実施の形態１によるモジュールＭＡの１次実装の一例を示す要部断面図である。図５〜図８は、複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための各絶縁体板の要部平面図である。ここでは、前述したフロントエンド装置１および電力増幅器ＰＭを１つのモジュールＭＡに組み立てた構成となっているが、これに限定されないことは言うまでもない。例えば、フロントエンド装置１と電力増幅器ＰＭとを別々の高周波モジュールとして構成してもよい。また、ここでは、増幅段をＬＤＭＯＳＦＥＴで構成した電力増幅器ＰＭを有する半導体チップＩＣ１を例に挙げて説明するが、増幅段をＨＢＴで構成した電力増幅器を有する半導体チップを用いてもよい。
図４に示すように、モジュールＭＡは、例えば複数枚の絶縁体板を積層して一体化した多層配線構造を有するＰＣＢ（Printed Circuit Board）をモジュール基板５１としている。モジュール基板５１の部品搭載面には、例えば銅（Ｃｕ）膜からなる基板側端子５２および配線等がパターン形成されており、裏面には、例えばＣｕ膜からなる電極５３Ｇ、５３Ｓがパターン形成されている。
図４には、モジュール基板５１の部品搭載面に搭載される表面実装部品として、能動素子が形成された半導体チップＩＣ１と、１つのチップ基板上に１個の受動素子が形成された単体チップ部品５４と、１つのチップ基板上に複数個の受動素子が形成された集積チップ部品５５とを例示している。半導体チップＩＣ１には、前述した電力増幅器ＰＭが形成されている。半導体チップＩＣ１の主面に形成された複数の外部用端子は、これに対応するモジュール基板５１の基板側端子５２と接合材により接続されている。ここでは、接合材に、バンプ電極ＢＥを用いる。また、半導体チップＩＣ１とモジュール基板５１との間には、アンダーフィル樹脂ＵＦが充填され封止されている。
さらに、これら表面実装部品は高弾性の封止用のモールド樹脂５６によって覆われている。モールド樹脂５６は、例えば高弾性エポキシの樹脂であり、その弾性率の許容範囲は、１８０℃以上の温度において、２ＧＰａ以上であることが好ましい。
半導体チップＩＣ１は、その素子形成面に形成されたバンプ電極ＢＥがモジュール基板５１の部品搭載面に形成されたチップ搭載用の基板側端子５２と接合されることで、モジュール基板５１上に固定されている。
半導体チップＩＣ１に形成されたバンプ電極ＢＥのうち、ソース電極４０と電気的に接続するものは、モジュール基板５１の部品搭載面から裏面へ貫通して形成された複数の放熱ビア５８内の導電性材料を通じてモジュール基板５１の裏面に形成された電極５３Ｇと電気的かつ熱的に接合されている。この電極５３Ｇには基準電位（例えば接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板５１の裏面の電極５３Ｇに供給された基準電位は、放熱ビア５８および基板側端子５２を通じて半導体チップＩＣ１の裏面に供給されるようになっている。また、逆に半導体チップＩＣ１の動作時に発生した熱は、半導体チップＩＣ１の素子形成面から基板側端子５２および放熱ビア５８を通じてモジュール基板５１の裏面の電極５３Ｇに伝わり放散されるようになっている。モジュール基板５１の裏面に形成された外周近傍の電極５３Ｓは、信号用の電極を示している。
単体チップ部品５４は、例えばコンデンサ、インダクタ、レジスタまたはフェライトビーズ等の受動素子が１つのチップ基板上に形成された表面実装部品である。フェライドビーズとは、フェライト素子の中に通電用の内部電極を埋め込んだ構造をしており、フェライトが磁性体として働くことで電磁妨害（ＥＭＩ：Electromagnetic Interference）ノイズの元となる高周波電流成分を吸収する素子である。単体チップ部品５４は、その裏面をモジュール基板５１の部品搭載面に対向させてモジュール基板５１上に搭載されており、単体チップ部品５４の両端に形成された接続端子が、はんだを介してモジュール基板５１の部品搭載面に形成された基板側端子５２とはんだ接続されている。このはんだ接続には、Ｐｂを含まないＰｂフリーはんだ、例えばＳｎ−３銀（Ａｇ）はんだを用いる。単体チップ部品５４の裏面とモジュール基板５１の部品搭載面との距離は、例えば１０μｍ程度であるが、この隙間には封止用のモールド樹脂５６がボイドを形成することなく充填されている。
なお、単体チップ部品５４のはんだ接続で用いるはんだ材料としてＰｂフリーはんだを用いるとしたが、はんだ材料は、これに限定されるものではなく種々変更可能であり、例えばＰｂを含むＳｎ（以下、Ｐｂ−Ｓｎはんだと記す）を用いてもよい。しかし、欧州におけるＰｂ規制を考慮するとＰｂフリーはんだが好ましい。
集積チップ部品５５は、例えばロウパスフィルタＬＰＦ１、ＬＰＦ２等の受動素子が１つのチップ基板上に複数個形成された表面実装部品である。集積チップ部品５５は、その主面をモジュール基板５１の部品搭載面に対向させてモジュール基板５１にフリップチップ接続されており、集積チップ部品５５の主面に形成された接続端子が、バンプ電極ＢＥを介してモジュール基板５１の部品搭載面に形成された基板側端子５２と接続されている。集積チップ部品５５の主面とモジュール基板５１の部品搭載面との間には、アンダーフィル樹脂ＵＦが充填され封止されている。
モジュール基板５１は、コア材６０と、コア材６０の上下を挟むプリプレグ６１と呼ばれる絶縁材料とによって構成されている。コア材６０の上下には内層用Ｃｕ膜６２（２層目配線Ｌａｙｅｒ２および３層目配線Ｌａｙｅｒ３）がパターン形成されており、これら内層用Ｃｕ膜６２が上記プリプレグ６１によって挟まれている。また、２層目配線Ｌａｙｅｒ２と３層目配線Ｌａｙｅｒ３との間は、コア材６０に形成されたスルーホール５８ａの側壁に形成された導体膜を介して電気的に接続されている。
図５に、モジュール基板５１の部品搭載面側のコア材６０とプリプレグ６１との間に形成された内層用Ｃｕ膜６２の配線パターン（２層目配線Ｌａｙｅｒ２）の一例を示し、図６に、モジュール基板５１の裏面側のコア材６０とプリプレグ６１との間に形成された内層用Ｃｕ膜６２の配線パターン（３層目配線Ｌａｙｅｒ３）の一例を示す。内層用Ｃｕ膜６２の厚さは、例えば０.０２ｍｍ程度、プリプレグ６１の厚さは、例えば０.０６ｍｍ程度である。
さらに、部品搭載面側のプリプレグ６１の外面には、前述した基板側端子５２および配線等の外層用Ｃｕ膜（１層目配線Ｌａｙｅｒ１）がプリプレグ６１に密着してパターン形成されている。図７に、モジュール基板５１の部品搭載面側のプリプレグ６１の外面に形成された外層用Ｃｕ膜６３の配線パターン（１層目配線Ｌａｙｅｒ１）、ならびに部品搭載面に搭載された表面実装部品、例えば半導体チップＩＣ１およびチップ部品６４（前述した単体チップ部品５４および集積チップ部品５５を含む）の配置の一例を示す。裏面側のプリプレグ６１の外面には、前述した電極５３Ｇ、５３Ｓの外層用Ｃｕ膜（４層目配線Ｌａｙｅｒ４）がプリプレグ６１に密着してパターン形成されている。
図８に、モジュール基板５１の裏面側のプリプレグ６１の外側に形成された外層用Ｃｕ膜６３の配線パターン（４層目配線Ｌａｙｅｒ４）の一例を示す。外層用Ｃｕ膜６３の厚さは、例えば０.０２ｍｍ程度である。
外層用Ｃｕ膜６３の表面には、例えばＮｉ層およびＡｕ層が下層から順にめっき法により形成された積層構造のめっき膜が形成されている。さらに、半導体チップＩＣ１またはチップ部品６４などの表面実装部品が実装される領域を除いて、外層用Ｃｕ膜６３上はソルダーレジスト（図示は省略）により覆われている。ソルダーレジストの厚さは、例えば０.０２５〜０.０５ｍｍ程度である。
コア材６０の上下に位置する２層の内層用Ｃｕ膜６２との間（２層目配線Ｌａｙｅｒ２と３層目配線Ｌａｙｅｒ３との間）、または内層用Ｃｕ膜６２と外層用Ｃｕ膜６３との間（１層目配線Ｌａｙｅｒ１と２層目配線Ｌａｙｅｒ２との間または３層目配線Ｌａｙｅｒ３と４層目配線Ｌａｙｅｒ４との間）は、コア材６０またはプリプレグ６１を貫通するＣｕ膜が埋め込まれた放熱ビア５８を介して電気的に接続されている。コア材６０、プリプレグ６１およびソルダーレジストは、例えばエポキシなどの樹脂からなる。
また、図４に示した２層目配線Ｌａｙｅｒ２または３層目配線Ｌａｙｅｒ３の一部（図４および図５中、内層用Ｃｕ膜６２，６２Ａで図示する部分）は、コア材６０の外周まで形成されており、後述するシールド層ＳＬと電気的に接続している。より具体的には、２層目配線Ｌａｙｅｒ２の内層用Ｃｕ膜６２の両端、３層目配線Ｌａｙｅｒ３の内層用Ｃｕ膜６２Ａの両端、または、それら両者の両端が、シールド層ＳＬと接続している。上記でいうシールド層ＳＬと接続させる内層用Ｃｕ膜６２，６２Ａの両端とは、設計的に接続可能な部分の両端である。シールド層ＳＬと電気的に接続されたこの内層用Ｃｕ膜６２、６２Ａはグランド配線であり、コア材６０およびプリプレグ６１に形成された放熱ビア５８を介して裏面側のプリプレグ６１の外側に形成された外層用Ｃｕ膜６３の配線パターン（４層目配線Ｌａｙｅｒ４）と電気的に接続されている。
モジュール基板５１上には、導電性の接続部材６５を介してモジュール基板６６が積層されている。なお、接続部材６５の材質および構造については、後述する。モジュール基板６６は、モジュール基板５１におけるコア材６０と同様のコア材から形成されており、モジュール基板５１と対向する裏面と、その裏面とは反対側の部品搭載面とを有している。モジュール基板６６の部品搭載面および裏面には、モジュール基板５１における基板側端子５２および配線等と同様の基板側端子６７が形成されている。接続部材６５の一端は、モジュール基板５１の部品搭載面の基板側端子５２に接続され、他端はモジュール基板６６の裏面の基板側端子６７に接続されており、接続部材６５を介してモジュール基板５１とモジュール基板６６とが電気的に接続された構造となっている。すなわち、モジュール基板５１とモジュール基板６６との間では、接続部材６５を通して各種信号のやり取りや、電源電位および基準電位等の供給が行われることになる。また、前述のモールド樹脂５６は、モジュール基板５１（半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５）とモジュール基板６６との間を埋め尽くすように充填されているので、モジュール基板６６に作用する荷重や応力によってモジュール基板６６に反りが生じてしまうことを防止できる構造となっている。
本実施の形態１では、モジュール基板６６の部品搭載面に搭載される表面実装部品として、１つのチップ基板上に複数個の受動素子が形成された集積チップ部品６８を例示する。集積チップ部品６８の各々には、例えばＳＡＷ（Surface Acoustic Wave；弾性表面波）フィルタが形成されている。
モジュール基板６６の部品搭載面に搭載された集積チップ部品６８は、前述のモールド樹脂５６と同じモールド樹脂５６で覆われている。モジュール基板５１とモジュール基板６６との間に充填されたモールド樹脂５６と、モジュール基板６６の部品搭載面（集積チップ部品６８）を覆うモールド樹脂５６とは、同一工程で形成されるが、詳細は後述する。
モジュール基板５１の側面の一部、モジュール基板６６の側面、およびモールド樹脂５６の表面（上面および側面）には、シールド層ＳＬが形成されている。
シールド層ＳＬは、無電解めっき法により形成される。無電解めっき法は、外部電源を用いることなく、触媒活性な面に選択的にめっき膜を析出させることができる。例えば「めっき教本 電気鍍金研究会編、１９８６年日刊工業新聞社発行」に記載されているように、自己触媒型無電解Ｃｕめっき法では、還元剤の酸化反応によってＣｕの析出反応が継続する。また、Ｐｄを含む活性化液で処理することにより、モールド樹脂のような非導電体にも、複雑な形状の部分であっても、均一にめっき膜を形成することができる。従って、モジュールＭＡに実装された表面実装部品を封止するモールド樹脂５６の表面（上面および側面）にも、無電解めっき法により均一なシールド層ＳＬを形成することができる。これにより、必要最小限の金属材料によって、所望のシールド効果を得ることができるので、製品の低コスト化に利点がある。
本実施の形態１では、シールド層ＳＬを無電解めっき法により形成された電磁波の遮蔽機能を有する第１の膜、例えばＣｕ膜と、そのＣｕ膜上に無電解めっき法により形成された防触機能を有する第２の膜、例えばＮｉ膜との積層膜により構成する。
次に、上記モジュール基板５１、６６と、接続部材６５との平面での接続位置について、図９〜図１１を用いて説明する。なお、図９は、モジュール基板５１と接続部材６５の平面での接続位置を示し、図１０は、モジュール基板６６と接続部材６５の平面での接続位置を示し、図１１は、図９および図１０のレイアウトを重ね合わせたものを図示しており、図１１では、レイアウトを見やすくするために、モジュール基板６６の部品搭載面に実装された集積チップ部品６８にハッチングを付して示している。また、図１２に、本実施の形態１のモジュールＭＡと比較して、１枚のモジュール基板上にモジュールＭＡと同じ半導体チップおよびチップ部品を搭載した場合の、モジュール基板の面積の広がりを示す。
図９に示すように、接続部材６５は、モジュール基板５１の部品搭載面において、半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５と重ならない位置に取り付けられる。一方、図１０に示すように、接続部材６５は、モジュール基板６６へは裏面で接続するため、モジュール基板６６の部品搭載面に実装された集積チップ部品６８と平面で重なる位置でも取り付けられる構成となっている。それにより、モジュール基板５１、６６の面積を小型化できるので、モジュールＭＡについても面積の小型化が可能となる。また、図１２に示すように、上層のモジュール基板６６の部品実装面に実装された集積チップ部品６８は、下層の半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５と平面で重なる位置でも配置できる。それにより、モジュール基板５１、６６の面積をさらに小型化できるようになる。
ここで、図１２に、１枚のモジュール基板上にすべての半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５、６８を実装した場合に、モジュール基板５１、６６よりも広がる領域をＥＡで示す（破線で図示）。このように、本実施の形態１のモジュールＭＡのように、モジュール基板５１、６６による積層構造とした場合には、モジュール基板を１枚だけとした場合より、モジュールＭＡの面積を大幅に小型化することができる。本発明者らの検証によれば、モジュールＭＡの面積を５８％程度小型化できることが確かめられている。
次に、上記接続部材６５の構造および材質の種々の例について、図１３〜図２９を用いて説明する。
まず、図１３に示すように、接続部材６５として、銅（Ｃｕ）等の金属から形成された柱状の接続部材６５を例示する。このような柱状の接続部材６５は、はんだ６５Ａにより両端がそれぞれモジュール基板５１の基板側端子５２およびモジュール基板６６の基板側端子６７に接続されている。はんだ６５Ａとしては、Ｓｎ−３銀（Ａｇ）−０.５Ｃｕはんだ等のＰｂを含まないＰｂフリーはんだを例示することができる。このような柱状の金属からなる接続部材６５は、接続部材６５自体の製造コストが安価であり、はんだ６５Ａによるモジュール基板５１、６６（基板側端子５２、６７）への接続工程も容易であるという利点を有する。
次の接続部材６５の例は、図１４に示すような孔部６５Ｂが多数形成された多孔質構造の銅（Ｃｕ）等の発泡金属からなる接続部材６５である。このような発泡金属からなる接続部材６５も、柱状の接続部材６５の場合と同様に、はんだ６５Ａにより両端をそれぞれモジュール基板５１の基板側端子５２およびモジュール基板６６の基板側端子６７に接続することができる。このような発泡金属からなる接続部材６５は、はんだ６５Ａによるモジュール基板５１、６６（基板側端子５２、６７）への接続工程が容易であり、なおかつ、モールド樹脂５６の充填工程の際に、モールド樹脂５６が接続部材６５の孔部６５Ｂを経由して浸潤することになるので、充填しやすくなるといった利点を有する。
次の接続部材６５の例は、図１５に示すような球状の接続部材６５である。この球状の接続部材６５は、例えば球状の銅等の金属コア６５Ｃの表面を、金属コア６５Ｃ側から順に膜厚５μｍ程度のニッケル（Ｎｉ）膜６５Ｄおよび膜厚５μｍ程度のスズ（Ｓｎ）膜６５Ｅで被膜した構造となっている。このような球状の接続部材６５は、柱状の接続部材６５の場合および発泡金属からなる接続部材６５の場合と同様に、はんだ６５Ａにより両端をそれぞれモジュール基板５１の基板側端子５２およびモジュール基板６６の基板側端子６７に接続することができる。このような球状の接続部材６５は、はんだ６５Ａによるモジュール基板５１、６６（基板側端子５２、６７）への接続工程が容易である。また、球状の接続部材６５は、モジュール基板５１、６６へのはんだ６５Ａによる接続後、高い接続強度を得ることができるので、機械的信頼性および電気的信頼性を向上することができる。
また、図１６に示すように、上記金属コア６５Ｃをエポキシ樹脂等の樹脂コア６５Ｆに置き換えた球状の接続部材６５としてもよい。この場合、表面のニッケル膜６５Ｄおよび膜厚５μｍ程度のスズ膜６５Ｅで導電性を確保することができる。このような樹脂コア６５Ｆを有する接続部材６５の場合でも、金属コア６５Ｃを有する接続部材６５の場合と同様に、はんだ６５Ａによるモジュール基板５１、６６（基板側端子５２、６７）への接続工程が容易であり、モジュール基板５１、６６へのはんだ６５Ａによる接続後は、高い接続強度を得ることができるので、機械的信頼性および電気的信頼性を向上することができる。
次の接続部材６５の例は、図１７〜図１９に示すようなモジュール基板５１、６６の少なくとも一方に設けた挿入孔７０に挿入および固定することで取り付けられる構成の金属製のピン状の接続部材６５である。この場合、モジュール基板５１側の基板側端子５２、モジュール基板６６側の基板側端子６７、もしくはそれらの両方は、挿入孔７０の側面および底面にも形成された構造となる。挿入孔７０が形成されていない側のモジュール基板５１、６６へのピン状の接続部材６５の取り付けは、前述の柱状の接続部材６５の場合と同様のはんだ６５Ａにより行う。一方、挿入孔７０へは、ピン状の接続部材６５の一端を挿入した後に、隙間をはんだ６５Ａで充填することで固定することで、電気的導通も取る構造とすることができる。
次の接続部材６５の例は、図２０〜図２２に示すようなモジュール基板５１、６６の少なくとも一方に設けた貫通孔７１に挿入および固定することで取り付けられる構成の金属製のピン状の接続部材６５である。貫通孔７１は、モジュール基板５１、６６の表裏を貫通するように形成されており、モジュール基板５１側の基板側端子５２、モジュール基板６６側の基板側端子６７、もしくはそれらの両方は、貫通孔７１の側面からモジュール基板５１、６６の裏面へ延在する構成となっている。また、基板側端子５２、６７の存在下での貫通孔７１の径は、ピン状の接続部材６５を挿入でき、表面が接触できる程度であれば、挿入後に隙間ができるような径であってもよい。貫通孔７１が形成されていない側のモジュール基板５１、６６へのピン状の接続部材６５の取り付けは、前述の柱状の接続部材６５の場合と同様のはんだ６５Ａにより行う。貫通孔７１に接続部材６５が挿入された状況下で、モジュール基板５１、６６における貫通孔７１の２箇所の開孔部は、前述のはんだ６５Ａもしくは導電性接着材で塞がれている。また、貫通孔７１とピン状の接続部材６５との間に隙間ができている場合には、その隙間をはんだ６５Ａもしくは導電性接着材で充填して固定し、電気的導通を取る構成としてもよいし、ピン状の接続部材の表面の例えばＳｎめっき成分がスルーホール表面の例えばＣｕ部材と接触し挿入後に金属同士が固相拡散することで強固な接合が形成される場合もある。
次の接続部材６５の例は、図２３〜図２８に示すようなばね機構６５Ｇおよびストッパ機構６５Ｈを有する金属製の接続部材６５である。このばね機構６５Ｇをモジュール基板５１、６６の少なくとも一方に設けた貫通孔７１に挿入することで、ばね機構６５Ｇの弾性力によってばね機構６５Ｇを貫通孔７１内に固定することができる。また、ストッパ機構６５Ｈは、貫通孔７１の径より大きな径を有して、貫通孔７１の開孔部で止まることによってばね機構６５Ｇが貫通孔７１方向へ入り過ぎてしまうことを防止し、下層のモジュール基板５１と上層のモジュール基板６６とが、所望の間隔だけ離間して積層される構造を実現している。また、ばね機構６５Ｇが挿入された貫通孔７１の隙間には、前述のはんだ６５Ａもしくは導電性接着材を充填してもよい（図２４、図２６および図２８参照）。それにより、接続部材６５と、モジュール基板５１側の基板側端子５２もしくはモジュール基板６６側の基板側端子６７との機械的接続および電気的接続をさらに確実にすることができ、接続部材６５と、モジュール基板５１側の基板側端子５２もしくはモジュール基板６６側の基板側端子６７との間の接触抵抗を低減することが可能となる。このようなばね機構６５Ｇおよびストッパ機構６５Ｈを有する接続部材６５を用いる利点は、貫通孔７１をはんだ６５Ａもしくは導電性接着材で充填しない場合には、貫通孔７１にばね機構６５Ｇを挿入するだけで取り付けが完了することから、前述の他の構成の接続部材６５に比べて、取り付け時間を最短とすることができる点である。
次の接続部材６５の例は、図２９に示すように、接続部材６５が平面で網目状のパターンを有しているものである。ここで、図２９では、接続部材６５に１３５°の斜線ハッチングを付して示している。各々の接続部材６５には、それぞれ異なる信号もしくは電位が供給されることから、各々の接続部材６５が電気的に独立するように、接続部材６５の網目状パターンが適宜分断されている必要がある。参考までに、図２９中に、前述の柱状の接続部材６５を用いた場合の接続部材６５の配置位置を太線で示し、分断された網目状パターンの接続部材６５の各々が電気的に独立していることを示した。このような平面網目状パターンを有する接続部材６５を用いた場合には、モジュール基板５１、６６との接触面積が最大となることから、他の構成の接続部材６５を用いた場合に比べて、機械的強度を最も大きくすることができる。それにより、モジュール基板５１、６６に加わる荷重や応力を低減できるので、モジュール基板５１、６６に望まない反りが生じてしまうことを防ぐことができる。また、接続部材６５を平面網目状パターンとしたことにより、モールド樹脂５６の充填工程において、モールド樹脂５６が充填し難くなることが懸念されるが、図１４を用いて説明した多孔質構造の発泡金属を用いることにより、モールド樹脂５６が接続部材６５の孔部６５Ｂ（図１４参照）を経由して浸潤することになるので、容易に充填することが可能となる。
次に、本実施の形態１のモジュールＭＡの製造工程の一例を図３０〜図３６を用いて工程順に説明する。ここでは、接続部材６５として、柱状の接続部材６５（図１３参照）を用いた例で説明する。図３０はモジュールＭＡの製造工程を説明するフローチャート、図３１〜図３６は３つのモジュール領域を示す製造工程中の要部断面図である。
まず、図３１に示すように、前述のモジュール基板５１となる領域（以下、モジュール領域と記す）が複数区画された基板母体５１Ａを用意する。また、図３２に示すように、前述のモジュール基板６６となる領域（以下、モジュール領域と記す）が複数区画された基板母体６６Ａを用意する。この基板母体５１Ａ、６６Ａは、複数（例えば８０個程度）のモジュール領域が区画ラインによって区画形成された多数個取り基板であり、モジュール領域が８０個形成されている場合には、一例として、その大きさは９０ｍｍ×７５ｍｍ程度、厚さは０.４ｍｍ程度である。
次に、基板母体５１Ａにおいて、半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５が接続される外層用Ｃｕ配線６３（基板側端子５２（図４参照））上にはんだペーストを印刷した後、半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５を所定の外層用Ｃｕ配線６３上に配置する。この時、半導体チップＩＣ１および集積チップ部品５５は、素子形成面に形成されたバンプ電極ＢＥが外層用Ｃｕ配線６３と対向するように配置される。続いて、リフロー加熱およびフラックス洗浄を行い、はんだを溶かすことによって、上記半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５を一括してはんだ接続する（工程Ｓ１）。同様に、基板母体６６Ａにおいては、集積チップ部品６８が接続される基板側端子６７上にはんだペーストを印刷した後、集積チップ部品６８を所定の基板側端子６７上に配置する。続いて、リフロー加熱およびフラックス洗浄を行い、はんだを溶かすことによって、集積チップ部品６８を一括してはんだ接続する（工程Ｓ２）。ここでは、はんだペーストを用いる例について説明したが、はんだペーストに代えて金属フレーク入りの接着材ペーストを用いることもできる。
次に、図３３に示すように、基板母体５１Ａにおいて、接続部材６５が接続される基板側端子５２（図４参照）上にはんだペーストを印刷した後、接続部材６５を所定の基板側端子５２上に配置する。続いて、リフロー加熱およびフラックス洗浄を行い、はんだを溶かすことによって、複数の接続部材６５を一括して基板側端子５２にはんだ接続する。次いで、基板母体６６Ａにおいて、接続部材６５が接続される基板側端子６７（図４参照）上にはんだペーストを印刷した後、基板母体５１Ａに接続された複数の接続部材６５の他端を、所定の基板側端子６７上に配置する。続いて、リフロー加熱およびフラックス洗浄を行い、はんだを溶かすことによって、複数の接続部材６５を一括して基板側端子６７にはんだ接続する。ここまでの工程により、基板母体５１Ａと基板母体６６Ａとを、複数の接続部材６５を介して積層した構造を形成することができる（工程Ｓ３）。
次に、図３４に示すように、基板母体５１Ａ、６６Ａの部品搭載面（半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５、６８を含む）をモールド樹脂５６によって封止するトランスファーモールドを行う（工程Ｓ４）。まず、モールド装置の上金型を上げて、基板母体５１Ａと基板母体６６Ａとが積層された構造体を下金型に設置する。その後、上金型を下げて、その構造体を固定する。上金型には、上金型と下金型との間の成型金型内の空気および樹脂を外部へ送り出すためのエアベントが設けられている。続いて、成型金型内を強制的に、例えば１Ｔｏｒｒ以下に減圧した後、樹脂タブレットをプレヒータで加熱し、樹脂粘度を下げてから液状化したモールド樹脂５６を成型金型内へ圧送する。モールド樹脂５６は、例えば熱硬化性のエポキシ樹脂が用いられる。続いて、成型金型内に充填された封止用樹脂を重合反応により硬化させた後、上金型と下金型とを開けて、モールド樹脂５６で覆われた前記構造体を取り出す。その後、不要な封止用のモールド樹脂５６を除去し、さらに、ベーク処理を行って重合反応を完成させることにより、基板母体５１Ａ、６６Ａの部品搭載面がモールド樹脂５６により封止される。
このように、成型金型内を減圧した後にモールド樹脂５６を投入することにより、モールド樹脂５６の流動性を図ることができるので、狭い隙間、例えば単体チップ部品５４の裏面と基板母体５１Ａの部品搭載面との隙間（１０μｍ程度）および集積チップ部品５５の主面と基板母体５１Ａの部品搭載面との隙間（１０〜２０μｍ程度）に、ボイドの形成を防いでモールド樹脂５６を充填することができる。その結果、次に説明するモジュールＭＡの組み立て時に、例えば２６０℃程度の温度の熱が加えられてＰｂフリーはんだの半溶融が生じても、Ｐｂフリーはんだのフラッシュ状の流れを防ぐことができるので、例えば単体チップ部品５４の両端の接続端子間または集積チップ部品５５の主面の接続端子間が繋がることはなく、短絡を回避することができる。
次に、図３５に示すように、モールド樹脂５６および基板母体５１Ａ、６６Ａをダイシングライン（前述の区画ラインに相当）に沿って、ダイシングカッターを用いてハーフカットダイシング形成する（工程Ｓ５）。ハーフダイシングとは、完全にモールド樹脂５６および基板母体５１Ａ、６６Ａを切断せずに、下層の基板母体５１Ａに設けられたグランド配線の一部である内層用Ｃｕ膜６２Ａに到達するまでの深さに切り込み７２を入れる切断のことであり、内層用Ｃｕ膜６２Ａよりも下の部分は繋がったままである。このグランド配線として用いる内層用Ｃｕ膜６２Ａは基板母体５１Ａの部品搭載面に近い２層目配線にある。
その後、モジュール領域単位でモールド樹脂５６の上面に、例えば商標、品名、ロット番号などを捺印する。
次に、図３６に示すように、無電解めっき法により、切り込み７２の部分に露出した内層用Ｃｕ膜６２Ａおよびモールド樹脂５６の表面（上面および側面）を覆うようにシールド層ＳＬを形成する（工程Ｓ６）。以下に、シールド層ＳＬの成膜工程を順を追って説明する。
（１）プリエッチングプロセスとして、７０℃の水酸化ナトリウム（２０ｇ／Ｌ）と有機溶剤（５００ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（２）過マンガン酸塩エッチングプロセスとして、８０℃の過マンガン酸カリウム（５０ｇ／Ｌ）と水酸化ナトリウム（２０ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（３）中和プロセスとして、５０℃のヒドロキシルアミン（２０ｇ／Ｌ）と濃硫酸（５０ｍｌ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（４）コンディショニングプロセスとして、６０℃のエタノールアミン（２０ｇ／Ｌ）に５分浸漬し、その後水洗する。
（５）ソフトエッチングプロセスとして、２５℃の過硫酸ナトリウム（１５０ｇ／Ｌ）と濃硫酸（１０ｍｌ／Ｌ）との混合溶液に２分浸漬し、その後水洗する。
（６）予備浸漬プロセスとして、室温の濃塩酸（３００ｍｌ／Ｌ）に１分浸漬し、その後水洗する。
（７）触媒化として、２５℃の濃硫酸（３００ｍｌ／Ｌ）と塩化パラジウム（１７０ｍｇ／Ｌ）と塩化第一スズ（１０ｇ／Ｌ）との混合溶液に３分浸漬し、その後水洗する。
（８）促進化として、２５℃の濃硫酸（５０ｍｌ／Ｌ）とヒドラジン（０．５ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（９）無電解Ｃｕめっきとして、７０℃の硫酸銅（１０ｇ／Ｌ）とＥＤＴＡ２Ｎａ（エチレンジアミン四酢酸ナトリウム）（３０ｇ／Ｌ）と３７％ホルムアルデヒド（３ｍｌ／Ｌ）と安定剤（ビピリジンなど）（若干）とポリエチレングリコールとの混合溶液を水酸化ナトリウムでｐＨ１２．２に調整しためっき浴に４５分〜１５０分浸漬し、その後水洗する。
（１０）ソフトエッチングプロセスとして、２５℃の過酸化ナトリウム（１５０ｇ／Ｌ）と濃硫酸（１０ｍｌ／Ｌ）との混合溶液に２分浸漬し、その後水洗する。
（１１）活性化プロセスとして、室温の濃硫酸（１００ｍｌ／Ｌ）に２分浸漬し、その後水洗する。
（１２）触媒化プロセスとして、２５℃の塩化パラジウム（１７０ｍｇ／Ｌ）と濃塩酸（１ｍｌ／Ｌ）と添加剤（銅塩など）との混合溶液に５分浸漬し、その後水洗する。
（１３）アルカリ性無電解Ｎｉめっきとして、９０℃の硫酸ニッケル２６ｇ／Ｌとクエン酸ナトリウム（６０ｇ／Ｌ）と次亜リン酸ナトリウム（２１ｇ／Ｌ）とほう酸（３０ｇ／Ｌ）との混合溶液（ｐＨ８〜９に水酸化ナトリウムで調整）に５〜１８分浸漬し、その後水洗し、さらに１５０℃で６０分の乾燥を行う。
各工程での水洗では、流水洗浄を２分と純水での流水洗浄を２分行う。この成膜工程により、Ｃｕめっき膜とＮｉめっき膜との積層膜からなるシールド層ＳＬが形成される。その後１５０℃で１時間加熱する。この加熱工程で、シールド層ＳＬを形成した直後のＮｉめっき膜に見られる水素が抜ける穴がふさがれ、微小な結晶粒がつながり粗大化することで、滑らかな表面のＮｉめっき膜が形成され、さらに、通気性を有する構造であるマイクロチャンネルクラックが形成される。Ｃｕめっき膜は電磁波の遮蔽機能を有し、Ｎｉめっき膜は防触機能を有している。また、Ｎｉめっき膜は、熱処理による表面の結晶構造の変化により耐食性が向上する。Ｃｕめっき膜の厚さは、例えば２〜１０μｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２．５〜４μｍを中心値とする周辺範囲が最も好適と考えられる。Ｎｉめっき膜の厚さは、例えば０．１〜０．３μｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０．２５μｍを中心値とする周辺範囲が最も好適と考えられる。シールド層ＳＬには粒界に沿ってランダムにマイクロチャンネルクラックが形成されるが、このマイクロチャンネルクラックのＮｉめっき膜の表面での幅は、例えば１００ｎｍ以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１〜６０ｎｍが考えられるが、さらに３０ｎｍの間を中心値とする周辺範囲が最も好適と考えられる。リフロー工程を考慮した２６０℃まで加熱すると、マイクロチャンネルクラックの幅は拡がるが、その幅は１００ｎｍ以下である。Ｃｕめっき膜でのクラック幅は、Ｎｉめっき膜の表面での幅よりも小さい。
次に、切り込み７２の部分の下の基板母体５１Ａをさらに切断して、個々のモジュールＭＡ（図４参照）に分離する（工程Ｓ７）。次いで、製品規格に照らした項目でモジュールＭＡの電気的特性を測定し、モジュールＭＡを選別し（工程Ｓ８）、その後、良品のモジュールＭＡを梱包する（工程Ｓ９）。
次に、モジュールＭＡの実装工程について説明する。
前述の図４に示したように、モジュール基板５１の裏面には、マザーボードに実装可能なように、半田接続用の電極５３Ｇ、５３Ｓが形成されている。まず、マザーボードにはんだペーストを印刷する。続いて、モジュールＭＡをマザーボード上に配置した後、例えば２５０℃以上の温度でリフロー加熱を行い、はんだを介してモジュールＭＡをマザーボード６６上に実装する。その後、電気的特性のテストを行い、実装完成となる。
なお、本実施の形態では、モジュール基板５１に搭載された表面実装部品を高弾性のモールド樹脂５６によって覆った場合について説明したが、これに限定されるものではなく、例えば低弾性の樹脂、例えばシリコン樹脂を用いることも可能である。
また、ＧＳＭ９００とＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００との３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式に適用しても良い。また、８００ＭＨｚ帯、８５０ＭＨｚ帯でも対応できる。
このように、本実施の形態によれば、例えばデジタル携帯電話機のシステムにおいて、電磁波を発生する表面実装部品、例えば電力増幅器ＰＭが形成された半導体チップＩＣ１をモジュールＭＡが備えていても、表面実装部品を覆うモールド樹脂５６の表面（上面および側面）に無電解めっき法によりＣｕ／Ｎｉ積層膜からなるシールド層ＳＬを形成し、このシールド層ＳＬとグランド配線とを電気的に接続して十分な電磁波シールド効果を持たせることにより、電力増幅器ＰＭから発生する電磁波をそのシールド層ＳＬで遮蔽することができる。
また、無電解めっき法により形成されたＣｕ／Ｎｉ積層膜からなるシールド層ＳＬでは、１００ｎｍ以下（代表的には１〜６０ｎｍ）の幅のマイクロチャンネルクラックが結晶粒界に沿って形成され、そのマイクロチャンネルクラックはシールド層ＳＬの表面からモールド樹脂５６にまで通じている。従って、モールド樹脂５６に含まれる水分、モジュール基板５１に含まれる水分またはモジュール基板５１とモールド樹脂５６との界面に侵入した水分等がリフロー加熱などによって水蒸気となっても、その水蒸気は上記マイクロチャンネルクラックを通って、モジュールＭＡの外部へ排出することができる。その結果、リフロー加熱などで水分が気化しても体積膨張が起こらないので、シールド層ＳＬの剥離を防ぐことができる。
また、Ｃｕ／Ｎｉ積層膜からなるシールド層ＳＬを無電解めっき法により形成することにより、延展性の良いシールド層ＳＬを得ることができる。その結果、シールド層ＳＬの線膨張係数とその他の部品材料の線膨張係数とが互いに異なり、モジュールＭＡのリフロー加熱時や実稼働時に変形が生じても、応力集中によるシールド層ＳＬの破壊や亀裂などの発生を抑制することができる。これらのことから、電磁波シールド効果とリフロー加熱に対する高信頼性とを有するモジュールＭＡを提供することができる。
（実施の形態２）
次に、図３７を用いて、本実施の形態２のモジュールＭＡを説明する。
図３７に示すように、本実施の形態２のモジュールＭＡは、基板側端子６７の一部（基板側端子６７Ａとして図示）がモジュール基板６６の外周まで形成されており、シールド層ＳＬと電気的に接続している。シールド層ＳＬと電気的に接続されたこの基板側端子６７Ａはグランド配線である。
上記のような構成の本実施の形態２のモジュールＭＡによっても、前記実施の形態１のモジュールＭＡと同様の効果を得ることができる。
（実施の形態３）
次に、図３８を用いて、本実施の形態３のモジュールＭＡを説明する。
図３８に示すように、本実施の形態３のモジュールＭＡは、モールド樹脂５６による封止と、シールド層ＳＬによる電磁波シールド構造を省略し、金属キャップＭＣＡＰを用いた封止構造および電磁波シールド構造としている。モジュール基板５１の側面には、グランド配線である内層用Ｃｕ膜６２Ａと接続するＣｕ膜７３が形成されている。また、金属キャップＭＣＡＰには、金属キャップＭＣＡＰをモジュール基板５１、６６からなる構造体に嵌め込んだ際に、モジュール基板５１の側面のＣｕ膜７３と接する突起７４が形成されており、この突起７４がグランド配線と電気的に接続しているＣｕ膜７３と接することによって、金属キャップＭＣＡＰによる電磁波シールド構造を実現している。
上記Ｃｕ膜７３は、モジュール基板６６の側面に設けてもよく、その場合には、モジュール基板６６に前記実施の形態２で説明したグランド配線である基板側端子６７Ａを設けて、その基板側端子６７ＡとＣｕ膜７３とが接続する構成とする。このような構成の場合でも、金属キャップＭＣＡＰをモジュール基板５１、６６からなる構造体に嵌め込んだ際に、金属キャップＭＣＡＰの突起７４がモジュール基板６６の側面のＣｕ膜７３と接する位置で、突起７４を形成しておく。
上記のような本実施の形態３のモジュールＭＡによれば、モールド樹脂５６を省略した構成となるので、モジュールＭＡの製造工程を簡略化することができる。また、金属キャップＭＣＡＰを嵌め込むことによって電磁波シールド構造を実現しているので、無電解めっきによってシールド層ＳＬを形成する場合に比べて、容易かつ簡略に電磁波シールド構造を実現することが可能となる。
上記のような構成の本実施の形態３のモジュールＭＡによっても、前記実施の形態１、２のモジュールＭＡと同様の効果を得ることができる。
（実施の形態４）
次に、図３９を用いて、本実施の形態４のモジュールＭＡを説明する。
図３９に示すように、本実施の形態４のモジュールＭＡは、半導体チップＩＣ１が裏面をモジュール基板５１に対向させた状態でモジュール基板５１に搭載され、ＤＡＦ（Die Attach Film）等の接着材７５によって所定の基板側端子５２に固定されている。また、半導体チップＩＣ１の主面（素子形成面）に形成された複数の外部用端子は、これに対応するモジュール基板５１の基板側端子５２と接合材により接続されている。ここでは、接合材に、Ａｕの細線からなるボンディングワイヤＢＷを用いる。
また、半導体チップＩＣ１にボンディングワイヤＢＷを用いているため、全ての基板側端子５２の表面にはめっき膜が形成されている。めっき膜は、例えば下層から順にＮｉ層およびＡｕ層がめっき法により形成された積層膜からなる。従って、単体チップ部品５４は、その接続端子においてめっき膜とはんだ接続され、集積チップ部品５５は、その接続端子においてめっき膜と接続されるとともに、半導体チップＩＣ１の主面に形成された外部用端子に接続するボンディングワイヤＢＷは、基板側端子５２の表面のめっき膜と接続されている。
上記以外の本実施の形態４のモジュールＭＡの構成は、前記実施の形態１のモジュールＭＡとほぼ同様である。
上記のような構成の本実施の形態４のモジュールＭＡによっても、前記実施の形態１のモジュールＭＡと同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置およびその製造方法は、複数の半導体チップおよびチップ部品が搭載された構造の半導体装置およびその製造工程に適用することができる。
１ フロントエンド装置
２ ベースバンド回路
３ 変復調用回路
４ａ、４ｂ スイッチ回路
５ 分波器
６ 周辺回路
６Ａ 制御回路
６Ａ１ 電源制御回路
６Ａ２ バイアス電圧生成回路
６Ｂ バイアス回路
７ａ、７ｂ 入力端子
８ａ、８ｂ 出力端子
９ａ１〜９ａ５、９ｂ１〜９ｂ５、９ｃ 伝送線路
１０ａ、１０ｂ 入力端子
１１ａ１〜１１ａ３、１１ｂ１〜１１ｂ３ 電源端子
１２ａ、１２ｂ 出力端子
１３ 制御端子
２１ 基板
２２ エピタキシャル層
２３ ｐ型ウエル
２４ ゲート絶縁膜
２５ ゲート電極
２６ サイドウォール
２７ ｎ−型オフセットドレイン領域
２８ ｎ型オフセットドレイン領域
２９ ｎ＋型ドレイン領域
３０ ｎ−型ソース領域
３１ ｎ＋型ソース領域
３２ ｐ型ハロー領域
３３ ｐ型打ち抜き層
３４ ｐ＋型半導体領域
３５ 溝
３６ 窒化シリコン膜
３７ 酸化シリコン膜
３８ コンタクトホール
３９ プラグ
４０ ソース電極
４１ ドレイン電極
４２ 酸化シリコン膜
４３ スルーホール
４４ 配線
４５ 表面保護膜
４６ ソース裏面電極
５１ モジュール基板
５１Ａ 基板母体
５２ 基板側端子
５３Ｇ、５３Ｓ 電極
５４ 単体チップ部品
５５ 集積チップ部品
５６ モールド樹脂
５８ 放熱ビア
５８ａ スルーホール
６０ コア材
６１ プリプレグ
６２、６２Ａ 内層用Ｃｕ膜
６３ 外層用Ｃｕ膜
６４ チップ部品
６５ 接続部材
６５Ａ はんだ
６５Ｂ 孔部
６５Ｃ 金属コア
６５Ｄ ニッケル膜
６５Ｅ スズ膜
６５Ｆ 樹脂コア
６５Ｇ ばね機構
６５Ｈ ストッパ機構
６６ モジュール基板
６６Ａ 基板母体
６７ 基板側端子
６７Ａ 基板側端子
６８ 集積チップ部品
７０ 挿入孔
７１ 貫通孔
７２ 切り込み
７３ Ｃｕ膜
７４ 突起
７５ 接着材
Ａ、Ｂ 電力増幅回路
Ａ１〜Ａ３、Ｂ１〜Ｂ３ 増幅段
ＡＭ１〜ＡＭ３、ＢＭ１〜ＢＭ３ 整合回路
ＡＮＴ アンテナ
ＢＥ バンプ電極
ＢＷ ボンディングワイヤ
Ｃ１、Ｃ２ コンデンサ
Ｃｍ１〜Ｃｍ１２ コンデンサ
ＣＮＴ１、ＣＮＴ２ 切換信号
ＦＬＴ１、ＦＬＴ２ フィルタ
ＧＮＤ 接地電位
ＩＣ１ 半導体チップ
Ｌａｙｅｒ１ １層目配線
Ｌａｙｅｒ２ ２層目配線
Ｌａｙｅｒ３ ３層目配線
Ｌａｙｅｒ４ ４層目配線
ＬＰＦ１、ＬＰＦ２ ロウパスフィルタ
ＭＡ モジュール
ＭＣＡＰ 金属キャップ
ＭＮ１、ＭＮ２ インピーダンス整合回路
ＰＭ 電力増幅器
Ｓ１〜Ｓ９ 工程
ＳＬ シールド層
ＵＦ アンダーフィル樹脂

Claims (18)

  1. 内層用配線の一部の配線層をグランド配線として用いる第１の回路基板と、
    前記第１の回路基板の第１の部品搭載面に搭載された複数の第１の実装部品と、
    前記第１の回路基板の前記第１の部品搭載面上に積層された第２の回路基板と、
    前記第２の回路基板の第２の部品搭載面に搭載された複数の第２の実装部品と、
    前記第１の回路基板と前記第２の回路基板とを機械的かつ電気的に接続する複数の接続部材と、
    前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を一括封止する第１の樹脂と、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の接続部材の各々は、柱状金属、銅もしくは樹脂をコアとするはんだボール、平面網目状の金属、多孔質金属、ばね機構を備え前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されて前記ばね機構で固定される第１のピン、または前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されてはんだで固定される第２のピンであることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記グランド配線と電気的に接続され、前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を外部からの電磁波からシールドするシールド部材を有することを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記複数の第１の実装部品および前記複数の第２の実装部品は、１つ以上の半導体チップおよび１つ以上のチップ部品からなり、
    前記半導体チップは、表面と、前記表面とは反対側の裏面とを有し、前記表面に前記第１の回路基板もしくは前記第２の回路基板と接続する複数の突起電極が形成され、
    前記半導体チップは、前記表面が前記第１の回路基板もしくは前記第２の回路基板と対向するように搭載されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記複数の第１の実装部品および前記複数の第２の実装部品は、１つ以上の半導体チップおよび１つ以上のチップ部品からなり、
    前記半導体チップは、表面と、前記表面とは反対側の裏面とを有し、前記裏面が前記第１の回路基板もしくは前記第２の回路基板と対向するように搭載され、
    前記半導体チップと前記第１の回路基板もしくは前記第２の回路基板とを電気的に接続する複数のワイヤを有することを特徴とする半導体装置。
  6. 内層用配線の一部の配線層をグランド配線として用いる第１の回路基板と、
    前記第１の回路基板の第１の部品搭載面に搭載された複数の第１の実装部品と、
    前記第１の回路基板上に積層された第２の回路基板と、
    前記第２の回路基板の第２の部品搭載面に搭載された複数の第２の実装部品と、
    前記第１の回路基板と前記第２の回路基板とを機械的かつ電気的に接続する複数の接続部材とを有し、
    前記複数の第１の実装部品および前記複数の第２の実装部品は、１つ以上の半導体チップおよび１つ以上のチップ部品からなり、
    前記半導体チップは、表面に前記第１の回路基板もしくは前記第２の回路基板と接続する複数の突起電極を有し、
    前記半導体チップは、前記表面が前記第１の回路基板もしくは前記第２の回路基板と対向するように搭載され、
    前記半導体チップと、前記第１の回路基板もしくは前記第２の回路基板との間は、第２の樹脂で封止されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の接続部材の各々は、柱状金属、銅もしくは樹脂をコアとするはんだボール、平面網目状の金属、多孔質金属、ばね機構を備え前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されて前記ばね機構で固定される第１のピン、または前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されてはんだで固定される第２のピンであることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記グランド配線と電気的に接続され、前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を外部からの電磁波からシールドするシールド部材を有することを特徴とする半導体装置。
  9. 第１の回路基板と、
    前記第１の回路基板の第１の部品搭載面に搭載された複数の第１の実装部品と、
    前記第１の回路基板の前記第１の部品搭載面上に積層され、内層用配線の一部の配線層をグランド配線として用いる第２の回路基板と、
    前記第２の回路基板の第２の部品搭載面に搭載された複数の第２の実装部品と、
    前記第１の回路基板と前記第２の回路基板とを機械的かつ電気的に接続する複数の接続部材と、
    前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を一括封止する第１の樹脂と、
    を有することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記複数の接続部材の各々は、柱状金属、銅もしくは樹脂をコアとするはんだボール、平面網目状の金属、多孔質金属、ばね機構を備え前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されて前記ばね機構で固定される第１のピン、または前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されてはんだで固定される第２のピンであることを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、
    前記グランド配線と電気的に接続され、前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を外部からの電磁波からシールドするシールド部材を有することを特徴とする半導体装置。
  12. 第１の回路基板と、
    前記第１の回路基板の第１の部品搭載面に搭載された複数の第１の実装部品と、
    前記第１の回路基板上に積層され、内層用配線の一部の配線層をグランド配線として用いる第２の回路基板と、
    前記第２の回路基板の第２の部品搭載面に搭載された複数の第２の実装部品と、
    前記第１の回路基板と前記第２の回路基板とを機械的かつ電気的に接続する複数の接続部材とを有し、
    前記複数の第１の実装部品および前記複数の第２の実装部品は、１つ以上の半導体チップおよび１つ以上のチップ部品からなり、
    前記半導体チップは、表面に前記第１の回路基板もしくは前記第２の回路基板と接続する複数の突起電極を有し、
    前記半導体チップは、前記表面が前記第１の回路基板もしくは前記第２の回路基板と対向するように搭載され、
    前記半導体チップと、前記第１の回路基板もしくは前記第２の回路基板との間は、第２の樹脂で封止されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記複数の接続部材の各々は、柱状金属、銅もしくは樹脂をコアとするはんだボール、平面網目状の金属、多孔質金属、ばね機構を備え前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されて前記ばね機構で固定される第１のピン、または前記第１の回路基板もしくは前記第２の回路基板の少なくとも一方に挿入されてはんだで固定される第２のピンであることを特徴とする半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記グランド配線と電気的に接続され、前記第１の回路基板、前記第２の回路基板、前記複数の第１の実装部品、および前記複数の第２の実装部品を外部からの電磁波からシールドするシールド部材を有することを特徴とする半導体装置。
  15. （ａ）内層用配線の一部の配線層がグランド配線として用いられる第１の回路基板が複数区画された第１の基板母体を用意する工程、
    （ｂ）前記第１の回路基板の第１の部品搭載面に複数の第１の実装部品を搭載する工程、
    （ｃ）前記第１の回路基板と平面外形が同一の第２の回路基板が複数区画された第２の基板母体を用意する工程、
    （ｄ）前記第２の回路基板の第２の部品搭載面に複数の第２の実装部品を搭載する工程、
    （ｅ）前記（ｂ）工程後、かつ前記（ｄ）工程後、前記第１の回路基板の前記第１の部品搭載面上に前記第２の回路基板が積層されるように、複数の接続部材を介して前記第１の基板母体と前記第２の基板母体とを機械的かつ電気的に接続する工程、
    （ｆ）前記（ｅ）工程後、前記第１の基板母体、前記第２の基板母体、前記複数の第１の実装部品、および前記複数の第２の実装部品を第１の樹脂で一括封止する工程、
    （ｇ）前記第１の樹脂、前記第１の基板母体および前記第２の基板母体を、前記第１の回路基板および前記第２の回路基板の外形に沿ってダイシングし、前記第１の基板母体のみは厚さ方向の途中までのダイシングとすることで、側面に前記グランド配線が露出した溝を形成する工程、
    （ｈ）前記溝の側壁および前記第１の樹脂を覆い、前記グランド配線と接するように金属のシールド部材を形成する工程、
    （ｉ）前記（ｈ）工程後、前記溝に沿って残りの前記第１の基板母体をダイシングし、個々の半導体装置に個片化する工程、
    を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記シールド部材は、めっき法にて形成することを特徴とする半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記複数の接続部材は、多孔質金属から形成されていることを特徴とする半導体装置の製造方法。
  18. （ａ）内層用配線の一部の配線層がグランド配線として用いられる第１の回路基板が複数区画された第１の基板母体を用意する工程、
    （ｂ）前記第１の回路基板の第１の部品搭載面に複数の第１の実装部品を搭載する工程、
    （ｃ）前記第１の回路基板と平面外形が同一の第２の回路基板が複数区画された第２の基板母体を用意する工程、
    （ｄ）前記第２の回路基板の第２の部品搭載面に複数の第２の実装部品を搭載する工程、
    （ｅ）前記（ｂ）工程後、かつ前記（ｄ）工程後、前記第１の回路基板の前記第１の部品搭載面上に前記第２の回路基板が積層されるように、複数の接続部材を介して前記第１の基板母体と前記第２の基板母体とを機械的かつ電気的に接続する工程、
    （ｆ）前記第１の基板母体および前記第２の基板母体を、前記第１の回路基板および前記第２の回路基板の外形に沿ってダイシングし、個々の半導体装置に個片化する工程、
    （ｇ）前記個々の半導体装置の側面および上面を覆い、前記グランド配線と電気的に接続するキャップ形状のシールド部材を前記個々の半導体装置に取り付ける工程、
    を含み、
    前記複数の第１の実装部品および前記複数の第２の実装部品は、１つ以上の半導体チップおよび１つ以上のチップ部品からなり、
    前記半導体チップは、表面に前記第１の回路基板もしくは前記第２の回路基板と接続する複数の突起電極を有し、
    前記半導体チップは、前記表面が前記第１の回路基板もしくは前記第２の回路基板と対向するように搭載され、
    前記（ｂ）工程および前記（ｄ）工程では、前記半導体チップと、前記第１の回路基板もしくは前記第２の回路基板との間を第２の樹脂で封止し、
    前記シールド部材は、前記個々の半導体装置の側面に接する突起を有し、前記突起は前記個々の半導体装置の側面に露出した前記グランド配線と接することを特徴とする半導体装置の製造方法。
JP2009280335A 2009-12-10 2009-12-10 半導体装置およびその製造方法 Pending JP2011124366A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009280335A JP2011124366A (ja) 2009-12-10 2009-12-10 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009280335A JP2011124366A (ja) 2009-12-10 2009-12-10 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2011124366A true JP2011124366A (ja) 2011-06-23

Family

ID=44287973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009280335A Pending JP2011124366A (ja) 2009-12-10 2009-12-10 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2011124366A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026330A (ja) * 2011-07-19 2013-02-04 Murata Mfg Co Ltd 回路モジュール
JP2013140963A (ja) * 2011-12-29 2013-07-18 Troisd Plus 有効化された印刷回路基板のみを備える３次元電子モジュールの集合的な製造のための方法
US9456504B2 (en) 2013-12-03 2016-09-27 Shinko Electric Industries Co., Ltd. Electronic device
US9780047B1 (en) 2016-04-04 2017-10-03 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
JP2019021904A (ja) * 2017-07-19 2019-02-07 株式会社村田製作所 電子モジュールおよび電子モジュールの製造方法
US10863656B2 (en) * 2016-12-02 2020-12-08 Murata Manufacturing Co., Ltd. Radio-frequency module
WO2022153767A1 (ja) * 2021-01-14 2022-07-21 株式会社村田製作所 高周波モジュール及び通信装置
WO2022153768A1 (ja) * 2021-01-14 2022-07-21 株式会社村田製作所 高周波モジュール及び通信装置
WO2022209755A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール
WO2022209730A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール
WO2022209737A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール及び通信装置
WO2022244130A1 (ja) * 2021-05-19 2022-11-24 日本電信電話株式会社 半導体装置およびその製造方法
JPWO2023127091A1 (ja) * 2021-12-28 2023-07-06
WO2024034278A1 (ja) * 2022-08-10 2024-02-15 株式会社村田製作所 回路モジュール

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026330A (ja) * 2011-07-19 2013-02-04 Murata Mfg Co Ltd 回路モジュール
JP2013140963A (ja) * 2011-12-29 2013-07-18 Troisd Plus 有効化された印刷回路基板のみを備える３次元電子モジュールの集合的な製造のための方法
US9456504B2 (en) 2013-12-03 2016-09-27 Shinko Electric Industries Co., Ltd. Electronic device
US9780047B1 (en) 2016-04-04 2017-10-03 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
US10863656B2 (en) * 2016-12-02 2020-12-08 Murata Manufacturing Co., Ltd. Radio-frequency module
JP2019021904A (ja) * 2017-07-19 2019-02-07 株式会社村田製作所 電子モジュールおよび電子モジュールの製造方法
WO2022153767A1 (ja) * 2021-01-14 2022-07-21 株式会社村田製作所 高周波モジュール及び通信装置
WO2022153768A1 (ja) * 2021-01-14 2022-07-21 株式会社村田製作所 高周波モジュール及び通信装置
WO2022209755A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール
WO2022209730A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール
WO2022209737A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール及び通信装置
WO2022244130A1 (ja) * 2021-05-19 2022-11-24 日本電信電話株式会社 半導体装置およびその製造方法
JPWO2023127091A1 (ja) * 2021-12-28 2023-07-06
WO2023127091A1 (ja) * 2021-12-28 2023-07-06 三菱電機株式会社 半導体装置及び空中線
WO2024034278A1 (ja) * 2022-08-10 2024-02-15 株式会社村田製作所 回路モジュール

Similar Documents

Publication Publication Date Title
JP2011124366A (ja) 半導体装置およびその製造方法
JP2011198866A (ja) 半導体装置およびその製造方法
JP2010219210A (ja) 半導体装置およびその製造方法
US7268426B2 (en) High-frequency chip packages
TWI520231B (zh) 半導體元件以及在膠封之後形成通過互連結構而接地的遮蔽層之方法
US7396701B2 (en) Electronic device and manufacturing method of the same
US7665201B2 (en) Method for manufacturing electronic modules
US6373131B1 (en) TBGA semiconductor package
US7176506B2 (en) High frequency chip packages with connecting elements
US20090230541A1 (en) Semiconductor device and manufacturing method of the same
JP5729186B2 (ja) 半導体装置及びその製造方法
US6713317B2 (en) Semiconductor device and laminated leadframe package
WO2004080134A2 (en) High frequency chip packages with connecting elements
US11257740B2 (en) Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same
US20200258832A1 (en) Electronic device
WO2021114140A1 (zh) 滤波芯片封装方法及封装结构
JP2006049602A (ja) 半導体装置およびその製造方法
JP5280995B2 (ja) 電子装置の製造方法
JP4622181B2 (ja) 電子部品実装基板の製造方法
JPWO2006001087A1 (ja) 半導体装置
JP2006324540A (ja) 半導体装置
CN117174691A (zh) 一种射频模组芯片及其制备方法
JP2006165383A (ja) 半導体モジュール及びその製造方法