JP2022154937A - 回路基板内に電気部品を内蔵する半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 239000004020 conductor Substances 0.000 claims abstract description 294
- 239000000758 substrate Substances 0.000 claims abstract description 74
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
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- H01L23/64—Impedance arrangements
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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- H01L2224/08245—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
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Abstract
【課題】回路基板内に電気部品を内蔵する半導体装置において、電流経路のインダクタンスを低減する。【解決手段】半導体装置10は、第1面12a及び第2面12bを有する基板本体12と、基板本体内に配置された電気部品21、22、31、32と、第1面又は第2面に設けられた第1端子42及び第2端子40と、前記電気部品と前記第1面との間に位置する回路層L2に設けられ、前記第1端子と前記電気部品とに電気的に接続された第1内部導体パターン64と、前記電気部品と前記第2面との間に位置する回路層L5に設けられ、前記第2端子と前記電気部品とに電気的に接続された第2内部導体パターン67とを備える。前記第1内部導体パターンと前記第2内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している。【選択図】図3
Description
本明細書に開示される技術は、回路基板内に電気部品を内蔵する半導体装置に関する。
特許文献1に、半導体装置が開示されている。この半導体装置は、基板本体と、基板本体内に配置された電気部品と、基板本体の上面に位置する第1導体パターンと、基板本体の下面に位置する第2導体パターンとを備える。第1導体パターンは、複数のビアを介して電気部品に上方から接続されており、第2導体パターンは、複数のビアを介して電気部品に下方から接続されている。第1導体パターン及び第2導体パターンは、電気部品を通過する電流の電流経路として機能する。
半導体装置では、電流経路における損失を抑制するために、電流経路のインダクタンスを低減することが求められる。電流経路のインダクタンスを低減するためには、電気部品に接続される二以上の電流経路を、逆向きに並走させることが有効である。しかしながら、従来の半導体装置のように、二つの電流経路が基板本体の上面及び下面に分配されていると、二つの電流経路の間に一定の距離が存在することによって、それらを並走させた効果を十分に得ることができない。
上記を鑑み、本明細書は、回路基板内に電気部品を内蔵する半導体装置において、電流経路のインダクタンスを低減し得る技術を提供する。
本明細書が開示する半導体装置(10)は、第1面(12a)及び第2面(12b)を有する基板本体(12)と、前記基板本体内に配置された電気部品(21、22、31、32)と、前記第1面又は前記第2面に設けられた第1端子(42)及び第2端子(40)と、前記電気部品と前記第1面との間に位置する回路層(L2)に設けられ、前記第1端子と前記電気部品とに電気的に接続された第1内部導体パターン(64)と、前記電気部品と前記第2面との間に位置する回路層(L5)に設けられ、前記第2端子と前記電気部品とに電気的に接続された第2内部導体パターン(67)とを備える。前記第1内部導体パターンと前記第2内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している。
上記した構成では、第1内部導体パターン及び第2内部導体パターンが、電気部品に接続された二つの電流経路として機能する。第1内部導体パターン及び第2内部導体パターンは、それぞれ基板本体内の回路層に設けられているので、第1内部導体パターンと第2内部導体パターンとの間の距離は比較的に小さい。これにより、電気部品に接続される二つの電流経路を、比較的に近接させた位置関係で、逆向きに並走させることができる。加えて、第1内部導体パターンは、基板本体の第1面と電気部品との間に位置しており、第2内部導体パターンは、基板本体の第2面と電気部品との間に位置している。このように、第1内部導体パターンと第2内部導体パターンとが、電気部品の両側に分配されていると、基板本体の構造を厚み方向に関して対称的に設計することができ、基板本体の反りやうねりといった不均一な熱変形を抑制することができる。
本技術の一実施形態において、前記半導体装置(10)は、前記電気部品と同じ深さ範囲に位置する回路層に設けられた第3内部導体パターン(65;66)と、前記第1内部導体パターンと前記第2内部導体パターンとの一方と前記第3内部導体パターンとを電気的に接続する第1接続ビア(74;78)とをさらに備えてもよい。この場合、前記第3内部導体パターンと、前記第1内部導体パターンと前記第2内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向していてもよい。このような構成によると、第3内部導体パターンが、第1内部導体パターン又は第2内部導体パターンと同じ電流経路として機能することによって、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
上記の実施形態において、前記半導体装置は、前記電気部品と同じ深さ範囲に位置するとともに、前記第3内部導体パターンとは異なる深さに位置する第4内部導体パターン(66;65)と、前記第3内部導体パターンと前記第4内部導体パターンとを電気的に接続する第2接続ビア(77)とをさらに備えてもよい。この場合、前記第4内部導体パターンと、前記第1内部導体パターンと前記第2内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向していてもよい。このような構成によると、第3内部導体パターンに加えて、第4内部導体パターンについても、第1内部導体パターン又は第2内部導体パターンと同じ電流経路として機能する。これにより、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
あるいは、前記半導体装置は、第2接続ビアに代えて、前記第1内部導体パターンと前記第2内部導体パターンとの他方と、前記第4内部導体パターンとを電気的に接続する第3接続ビア(78)を備えてもよい。このような構成によると、互いに近接する第3内部導体パターン及び第4内部導体パターンを、電気部品に接続された二つの電流経路として機能させることができる。これにより、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
本技術の一実施形態において、前記第1内部導体パターンの厚みと、前記第2内部導体パターンと厚み(TH)との少なくとも一方が、前記基板本体内の他の内部導体パターンの厚みよりも大きくてもよい。このような構成によると、電気部品に接続された二つの電流経路の少なくとも一方において、断面積の増大によるインダクタンスの低減効果を期待することができる。また、内部導体パターンの厚みが増大することで、熱伝導性の向上による電気部品の冷却効果を期待することもできる。
本技術の一実施形態において、前記第1内部導体パターンと、前記第2内部導体パターンとの少なくとも一方は、前記電気部品と対向する範囲に開口(67a)を有してもよい。二つの電流経路の間に電気部品が介在する範囲では、二つの電流経路を並走させたことによる効果が低下する。そのことから、電気部品と対向する範囲では、電流経路を欠損させることによって、並走の効果が期待される他の部分へより多くの電流を集中させてもよい。
本技術の一実施形態において、前記半導体装置は、前記第1面上に設けられ、前記電気部品の動作を制御する表面電気部品(52)をさらに備えてもよい。本技術に係る構成によると、電流経路における損失が低減されることで、半導体装置の温度上昇を抑制することができる。従って、基板本体の第1面に表面電気部品を配置したときでも、表面電気部品が過熱されるといった事態を避けることができる。
本技術の一実施形態において、前記電気部品は、パワー半導体素子(21、22)と、前記パワー半導体素子が接合されたヒートシンクプレート(31、32)とを含んでもよい。パワー半導体素子には、比較的に大きな電流が流れることから、電流経路におけるインピーダンスの低減が強く求められる。本明細書で開示される構成は、そのようなパワー半導体素子を含む半導体装置に対して、好適に採用することができる。
(実施例1) 図面を参照して、実施例1の半導体装置10について説明する。本実施例の半導体装置10は、例えば電動車両の電力制御ユニットに採用され、電源と走行用モータとの間で電力変換するための電力変換回路の一部を構成することができる。ここでいう電動車両とは、車輪を駆動する走行用モータを有する車両を広く意味し、例えば、外部の電力によって充電される電気自動車、走行用モータに加えてエンジンをさらに有するハイブリッド車、及び燃料電池を電源とする燃料電池車等が含まれる。但し、本実施例の半導体装置10の用途は、電動車両に限定されず、各種の電気機器に採用することができる。
図1-図3に示すように、半導体装置10は、基板本体12と、二つの半導体素子21、22と、二つのヒートシンクプレート31、32とを備える。基板本体12は、板状の形状を有しており、上面12aと、上面12aの反対側に位置する下面12bとを有する。基板本体12は、例えばエポキシ樹脂又はその他の樹脂材料といった、絶縁体で構成されている。基板本体12は、上面12aから下面12bに向かって、上層14、中間層16及び下層18を備える。上層14は、基板本体12の上面12aを含む層である。下層18は、基板本体12の下面12bを含む層である。そして、中間層16は、上層14と下層18との間に位置する層である。
ここで、図面におけるX方向及びY方向は、基板本体12の上面12a及び下面12bに平行な方向であって、互いに垂直な方向である。Z方向は、基板本体12の上面12a及び下面12bに垂直な方向であって、X方向及びY方向のそれぞれに垂直な方向である。即ち、上述した上層14、中間層16及び下層18は、Z方向に沿って積層されている。
半導体素子21、22及びヒートシンクプレート31、32はそれぞれ、半導体装置10において電気回路の一部を構成する電気部品であり、基板本体12の内部で互いに電気的に接続された一組の電気部品である。二つの半導体素子21、22は、二つのヒートシンクプレート31、32と共に、基板本体12の中間層16に配置されている。各々の半導体素子21、22は、パワー半導体素子であって、特に、スイッチング素子である。このスイッチング素子は、例えばIGBT(Insulated Gate Bipolar Transistor)又はMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)であってよい。各々の半導体素子21、22は、上面電極21a、22aと下面電極21b、22bとを有しており、上面電極21a、22aと下面電極21b、21bとの間を電気的に導通したり、遮断したりすることができる。
一例ではあるが、二つの半導体素子21、22には、第1半導体素子21と第2半導体素子22とが含まれる。第1半導体素子21と第2半導体素子22とは、基板本体12の内部において、電気的に直列に接続されている。前述したように、二つの半導体素子21、22は、IGBT又はMOSFETといったスイッチング素子である。本実施例の半導体装置10は、例えばインバータ回路やDC-DCコンバータ回路の一部を構成することができる。なお、半導体素子21、22の数は、二つに限定されない。また、半導体装置10は、半導体素子21、22及びヒートシンクプレート31、32に代えて、他の少なくとも一つの電気部品を備えてもよい。
二つのヒートシンクプレート31、32は、それぞれ板状の形状を有しており、基板本体12と平行に配置されている。各々のヒートシンクプレート31、32は、例えば銅又はその他の金属といった導体で構成されている。一例ではあるが、二つのヒートシンクプレート31、32は、X方向に沿って配列されている。二つのヒートシンクプレート31、32には、第1ヒートシンクプレート31及び第2ヒートシンクプレート32が含まれる。第1ヒートシンクプレート31には、第1半導体素子21が配置されており、第1半導体素子21の下面電極21bが、第1ヒートシンクプレート31と電気的に接続されている。同様に、第2ヒートシンクプレート32には、第2半導体素子22が配置されており、第2半導体素子22の下面電極21b、22bが、第2ヒートシンクプレート32と電気的に接続されている。
半導体装置10は、複数の端子40、42、44を備える。これらの端子40、42、44は、外部の回路と接続するための外部接続端子である。複数の端子40、42、44は、例えば銅又はその他の金属といった導体で構成されている。一例ではあるが、複数の端子40、42、44には、P端子40と、N端子42と、O端子44とが含まれる。複数の端子40、42、44は、基板本体12の下面12bに位置している。但し、複数の端子40、42、44の一部又は全部は、基板本体12の上面12aに位置してもよい。
P端子40は、基板本体12の内部において、第1ヒートシンクプレート31と電気的に接続されており、第1ヒートシンクプレート31を介して、第1半導体素子21の下面電極21bと電気的に接続されている。N端子42は、基板本体12の内部において、第2半導体素子22の上面電極22aと電気的に接続されている。O端子44は、基板本体12の内部において、第1半導体素子21の上面電極21a及び第2ヒートシンクプレート32と、電気的に接続されている。即ち、O端子44は、第1半導体素子21の上面電極21aと、第2半導体素子22の下面電極22bとのそれぞれと、電気的に接続されている。これにより、第1半導体素子21がターンオンされると、P端子40とO端子44との間が電気的に接続される。一方、第2半導体素子22がターンオンされると、N端子42とO端子44との間が電気的に接続される。
基板本体12には、複数の回路層L1-L6が設けられており、多層基板の構造が形成されている。複数の回路層L1-L6には、第1回路層L1、第2回路層L2、第3回路層L3、第4回路層L4、第5回路層L5及び第6回路層L6が含まれる。第1回路層L1は、基板本体12の上面12aに位置している。第2回路層L2は、基板本体12の上層14内に位置している。第3回路層L3は、基板本体12の上層14と中間層16との境界に位置している。第4回路層L4は、基板本体12と中間層16と下層18との境界に位置している。第5回路層L5は、基板本体12の下層18内に位置している。そして、第6回路層L6は、基板本体12の下面12bに位置している。
第1回路層L1は、第1導体パターン61を有する。第1導体パターン61は、銅又はその他の金属といった導体で構成されている。第1導体パターン61は、二つの半導体素子21、22を制御する制御回路50を構成する。そのために、第1導体パターン61には、複数の表面電気部品52が実装されている。複数の表面電気部品52には、例えば、半導体素子21、22のスイッチングを制御するゲート駆動回路が含まれる。
なお、ここでいう第1導体パターン61とは、制御回路50を構成するのに必要とする一又は複数の導体パターンの総称である。即ち、第1導体パターン61は、単一の導体パターンであってもよいし、複数の導体パターンの組み合わせであってもよい。以下に説明する第2導体パターン62から第9導体パターン69についても同様である。第2導体パターン62から第9導体パターン69のそれぞれは、共通の機能を有する一又は複数の導体パターンの総称であり、単一の導体パターンであってもよいし、複数の導体パターンの組み合わせであってもよい。
第2回路層L2は、複数の導体パターン62、63、64を有する。それぞれの導体パターン62、63、64は、銅又はその他の金属といった導体で構成されている。複数の導体パターン62、63、64には、第2導体パターン62と、第3導体パターン63と、第4導体パターン64が含まれる。ここで、複数の導体パターン62、63、64は、実際には同一平面上に位置しているが、図3では図示明瞭化を目的として、第2導体パターン62が、第3導体パターン63及び第4導体パターン64に対して意図的に変位されている。
第2導体パターン62は、第2回路層L2の大部分に亘って広がっており、複数の半導体素子21、22と対向するように設けられている。これにより、半導体素子21、22で生じた熱が、第2導体パターン62を通じて基板本体12の広い範囲へ拡散する。また、第2導体パターン62は、半導体素子21、22から放射される電磁ノイズを遮蔽するシールド層としても機能する。特に限定されないが、第2導体パターン62は、グラウンド電位に接続されてもよく、それによって第2導体パターン62のシールド層としての機能が向上する。
第3導体パターン63は、第1ビア71を介して、O端子44に接続されている。加えて、第3導体パターン63は、二つの第2ビア72を介して、第1半導体素子21の上面電極21aと、第2ヒートシンクプレート32とに接続されている。第1ビア71及び第2ビア72は、銅又はその他の金属といった導体で構成されている。これにより、二つの半導体素子21、22は、第2導体パターン62によって電気的に直列に接続され、かつ、第2導体パターン62を介してO端子44と電気的に接続されている。第3導体パターン63は、一組の電気部品である半導体素子21、22及びヒートシンクプレート31、32に流れる電流が通過する電流経路の一部を構成する。
第4導体パターン64は、第3ビア73を介して、第2半導体素子22の上面電極22aに接続されている。加えて、第4導体パターン64は、第4ビア74を介して、N端子42に接続されている。第3ビア73及び第4ビア74は、銅又はその他の金属といった導体で構成されている。これにより、第2半導体素子22の上面電極22aが、第4導体パターン64を介して、N端子42と電気的に接続されている。
第3回路層L3及び第4回路層L4には、半導体素子21、22及びヒートシンクプレート31、32が配置されている。ヒートシンクプレート31、32は、第3回路層L3から第4回路層L4までの距離に等しい厚みを有する。ヒートシンクプレート31、32上に配置された半導体素子21、22は、第3回路層L3に位置している。加えて、第3回路層L3及び第4回路層L4には、それぞれ第5導体パターン65及び第6導体パターン66が設けられている。それぞれの導体パターン65、66は、銅又はその他の金属といった導体で構成されている。本実施例における第5導体パターン65及び第6導体パターン66の用途は、特に限定されない。第5導体パターン65及び第6導体パターン66は、例えば、グラウンド電位に接続されてもよい。
第3回路層L3の第5導体パターン65は、基板本体12において、ヒートシンクプレート31、32と同じ深さ範囲に位置している。ここでいう深さ範囲とは、Z方向における範囲を意味する。従って、第5導体パターン65には、二つのヒートシンクプレート31、32に合わせて、二つの開口65a、65bが設けられている。即ち、図3では、第5導体パターン65が、二つのヒートシンクプレート31、32の位置で分割して図示されているが、実際の第5導体パターン65は、第3回路層L3の広範囲に亘って一体に形成されている。
同様に、第4回路層L4の第6導体パターン66は、基板本体12において、ヒートシンクプレート31、32と同じ深さ範囲に位置する。ここでいう深さ範囲とは、Z方向における範囲を意味する。従って、第6導体パターン66にも、二つのヒートシンクプレート31、32に合わせて、二つの開口66a、66bが設けられている。即ち、図3では、第6導体パターン66が、二つのヒートシンクプレート31、32の位置で分割して図示されているが、実際の第6導体パターン66は、第4回路層L4の広範囲に亘って一体に形成されている。
第5回路層L5は、複数の導体パターン67、68を有する。それぞれの導体パターン67、68は、銅又はその他の金属といった導体で構成されている。複数の導体パターン67、68には、第7導体パターン67と、第8導体パターン68とが含まれる。ここで、複数の導体パターン67、68は、実際には同一平面上に位置しているが、図3では図示明瞭化を目的として、第7導体パターン67が、第8導体パターン68に対して意図的に変位されている。
第7導体パターン67は、第5ビア75を介して、第1ヒートシンクプレート31に接続されている。加えて、第7導体パターン67は、第6ビア76を介して、P端子40に接続されている。第5ビア75及び第6ビア76は、銅又はその他の金属といった導体で構成されている。これにより、第1半導体素子21の下面電極21bが、第1ヒートシンクプレート31及び第7導体パターン67を介して、P端子40と電気的に接続されている。第7導体パターン67は、一組の電気部品である半導体素子21、22及びヒートシンクプレート31、32に流れる電流が通過する電流経路の一部を構成する。
第8導体パターン68は、第5回路層L5の大部分に亘って広がっており、複数の半導体素子21、22と対向するように設けられている。これにより、半導体素子21、22で生じた熱が、第8導体パターン68を通じて基板本体12の広い範囲へ拡散する。また、第8導体パターン68は、半導体素子21、22から放射される電磁ノイズを遮蔽するシールド層としても機能する。特に限定されないが、第8導体パターン68は、グラウンド電位に接続されてもよく、それによって第8導体パターン68のシールド層としての機能が向上する。
第6回路層L6は、第9導体パターン69を有する。第9導体パターン69は、第6回路層L6の大部分に亘って広がっており、第5回路層L5の第8導体パターン68と対向している。第9導体パターン69は、銅又はその他の金属といった導体で構成されている。半導体素子21、22で生じた熱は、第8導体パターン68だけでなく、第9導体パターン69を通じて基板本体12の広い範囲へ拡散する。また、第9導体パターン69は、半導体素子21、22から放射される電磁ノイズを遮蔽するシールド層としても機能する。第8導体パターン68と同様に、第9導体パターン69は、グラウンド電位に接続されてもよく、それによって第9導体パターン69のシールド層としての機能が向上する。
以上のように、本実施例の半導体装置10では、半導体素子21、22及びヒートシンクプレート31、32を含む一組の電気部品が、基板本体12の中間層16に配置されている。基板本体12の下面12bには、P端子40及びN端子42が設けられている。基板本体12の内部では、中間層16と上面12aとの間に位置する第2回路層L2に、第4導体パターン64が設けられており、中間層16と下面12bとの間に位置する第5回路層L5に、第7導体パターン67が設けられている。第4導体パターン64は、N端子42と第2半導体素子22とに電気的に接続されており、基板本体12の電気部品を流れる電流の電流経路として機能する。第7導体パターン67もまた、P端子40と第1ヒートシンクプレート31とに電気的に接続されており、基板本体12内の電気部品(即ち、半導体素子21、22及びヒートシンクプレート31、32)に流れる電流の電流経路として機能する。そして、第4導体パターン64と第7導体パターン67とは、基板本体12の内部で少なくとも部分的に対向している。
前述したように、半導体装置10は、スイッチング素子である二つの半導体素子21、22が、直列に接続された回路構造を有しており、インバータ回路やDC-DCコンバータ回路の一部を構成することができる。インバータ回路やDC-DCコンバータ回路では、二つの半導体素子21、22が交互にターンオンするように制御され、その結果、第4導体パターン64と第7導体パターン67とのそれぞれには、互いに逆向きに電流が通過する。このとき、第4導体パターン64と第7導体パターン67とは、基板本体12の内部で少なくとも部分的に対向しており、二つの電流経路が逆向きで並走する関係となる。これにより、二つの導体パターン64、67におけるインピーダンスが低減される。特に、第4導体パターン64及び第7導体パターン67は、それぞれ基板本体12内の回路層L2、L5に設けられており、二つの導体パターン64、67の間の距離は比較的に小さい。従って、二つの導体パターン64、67におけるインピーダンスは、効果的に低減される。
ここで、第4導体パターン64と第7導体パターン67とを互いに近接させるためには、それら二つの導体パターン64、67を、同じ上層14(又は同じ下層18)に配置することも考えられる。しなしながら、半導体素子21、22及びヒートシンクプレート31、32を含む一組の電気部品に対して、二つの導体パターン64、67が同じ側に配置された構造であると、基板本体12の構造が厚み方向に関して非対称となってしまい、基板本体12の反りやうねりといった不均一な熱変形を招くおそれがある。これに対して、本実施例の半導体装置10では、第4導体パターン64と第7導体パターン67とが、それぞれ基板本体12の上層14と下層18とに位置しており、一組の電気部品の両側に分配された構造となっている。このような構成によると、上層14と下層18との各厚みを等しくするなど、基板本体12の構造を厚み方向に関して対称的に設計することができ、基板本体12の不均一な熱変形を抑制することができる。
実施例1に係る半導体装置10は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における基板本体12は、本技術における基板本体の一例である。本実施例における基板本体12の上面12a及び下面12bは、それぞれ本技術における基板本体の第1面及び第2面の一例である。本実施例における第1半導体素子21、第2半導体素子22、第1ヒートシンクプレート31及び第2ヒートシンクプレート32は、本技術における電気部品の一例である。本実施例におけるN端子42及びP端子40は、それぞれ本技術における第1端子及び第2端子の一例である。本実施例における第4導体パターン64は、本技術における第1内部導体パターンの一例である。本実施例における第7導体パターン67は、本技術における第2内部導体パターンの一例である。そして、本実施例における表面電気部品52は、本技術における表面電気部品の一例である。
(実施例2) 図4を参照して、実施例2の半導体装置110について説明する。本実施例の半導体装置110では、第3回路層L3の第5導体パターン65及び第4回路層L4の第6導体パターン66が、第4導体パターン64と電気的に接続されており、この点において実施例1の半導体装置10と相違する。以下では、実施例1との相違点を主に説明し、実施例1と共通する構成については、同一の符号を付すことよって説明を省略する。
第5導体パターン65及び第6導体パターン66は、第3回路層L3又は第4回路層L4に設けられており、半導体素子21、22及びヒートシンクプレート31、32と同じ深さ範囲に位置している。第5導体パターン65及び第6導体パターン66は、第4ビア74を介して、第4導体パターン64と接続されている。また、基板本体12の中間層16には、少なくとも一つの第7ビア77が設けられている。第7ビア77は、銅又はその他の金属といった導体で構成されている。これにより、第5導体パターン65と第6導体パターン66との間が電気的に接続されている。図4から明らかなように、第7導体パターン67に対して、第5導体パターン65及び第6導体パターン66は、第4導体パターン64よりも近接している。即ち、第5導体パターン65又は第6導体パターン66から第7導体パターン67までの各距離は、第4導体パターン64から第7導体パターン67までの距離よりも小さい。
本実施例の構成によると、第5導体パターン65及び第6導体パターン66が、第4導体パターン64と同じ電流経路として機能する。そして、電流経路として機能する第5導体パターン65及び第6導体パターン66が、逆向きに並走する電流経路である第7導体パターン67と近接する。これにより、半導体装置110におけるインピーダンスがさらに低減される。
実施例2に係る半導体装置110は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第5導体パターン65は、本技術における第3内部導体パターンの一例である。本実施例における第6導体パターン66は、本技術における第4内部導体パターンの一例である。本実施例における第4ビア74は、本技術における第1接続ビアの一例である。本実施例における第7ビア77は、本技術における第2接続ビアの一例である。
(実施例3) 図5を参照して、実施例3の半導体装置210について説明する。本実施例の半導体装置210では、第3回路層L3の第5導体パターン65及び第4回路層L4の第6導体パターン66が、第7導体パターン67と電気的に接続されており、この点において実施例1、2の半導体装置10、110と相違する。以下では、実施例1、2との相違点を主に説明し、実施例1、2と共通する構成については、同一の符号を付すことよって説明を省略する。
本実施例の半導体装置210は、少なくとも一つの第8ビア78をさらに備える。第8ビア78は、第4回路層L4と第5回路層L5との間に位置しており、第6導体パターン66と第7導体パターン67とを互いに接続している。第8ビア78は、銅又はその他の金属といった導体で構成されている。これにより、第6導体パターン66と第7導体パターン67との間が電気的に接続されている。加えて、基板本体12の中間層16には、実施例2と同様に、少なくとも一つの第7ビア77が設けられている。図4から明らかなように、第4導体パターン64に対して、第5導体パターン65及び第6導体パターン66は、第7導体パターン67よりも近接している。即ち、第5導体パターン65又は第6導体パターン66から第4導体パターン64までの各距離は、第7導体パターン67から第4導体パターン64までの距離よりも小さい。
本実施例の構成によると、第5導体パターン65及び第6導体パターン66が、第7導体パターン67と同じ電流経路として機能する。そして、電流経路として機能する第5導体パターン65及び第6導体パターン66が、逆向きに並走する電流経路である第4導体パターン64と近接する。これにより、半導体装置210におけるインピーダンスがさらに低減される。
実施例3に係る半導体装置110は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第6導体パターン66は、本技術における第3内部導体パターンの一例である。本実施例における第5導体パターン65は、本技術における第4内部導体パターンの一例である。本実施例における第8ビア78は、本技術における第1接続ビアの一例である。本実施例における第7ビア77は、本技術における第2接続ビアの一例である。
(実施例4) 図6を参照して、実施例4の半導体装置310について説明する。本実施例の半導体装置310では、第3回路層L3の第5導体パターン65が、第4導体パターン64と電気的に接続されており、第4回路層L4の第6導体パターン66が、第7導体パターン67と電気的に接続されている。これらの点において、本実施例の半導体装置310は、本実施例の実施例1-3の半導体装置10、110、210と相違する。以下では、実施例1-3との相違点を主に説明し、実施例1-3と共通する構成については、同一の符号を付すことよって説明を省略する。
本実施例の半導体装置310では、第5導体パターン65が、第4ビア74を介して、第4導体パターン64と接続されている。一方、第6導体パターン66は、少なくとも一つの第8ビア78を介して、第7導体パターン67と接続されている。第5導体パターン65及び第6導体パターン66は、半導体素子21、22及びヒートシンクプレート31、32と同じ深さ範囲に位置しており、互いに近接している。
本実施例の構成によると、第5導体パターン65が、第4導体パターン64と同じ電流経路として機能するとともに、第6導体パターン66が、第7導体パターン67と同じ電流経路として機能する。電流経路として機能する第5導体パターン65が、逆向きに並走する電流経路と機能する第6導体パターン66と近接することで、半導体装置310におけるインピーダンスはさらに低減される。
実施例4に係る半導体装置110は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第5導体パターン65は、本技術における第3内部導体パターンの一例である。本実施例における第6導体パターン66は、本技術における第4内部導体パターンの一例である。本実施例における第4ビア74は、本技術における第1接続ビアの一例である。本実施例における第8ビア78は、本技術における第3接続ビアの一例である。
(実施例5) 図7を参照して、実施例5の半導体装置410について説明する。本実施例の半導体装置410では、第7導体パターン67の厚みTHが、他の導体パターン61-66、68、69の厚みよりも大きくなっており、この点において実施例3の半導体装置210と相違する。以下では、実施例3との相違点を主に説明し、実施例3と共通する構成については、同一の符号を付すことよって説明を省略する。
第7導体パターン67の厚みTHを大きくすることで、第7導体パターン67の電流経路として断面積が増大する。これにより、インダクタンスの低減効果を期待することができる。また、第7導体パターン67の厚みが増大することで、第7導体パターン67の熱伝導性が向上し、それによる半導体素子21、22及びヒートシンクプレート31、32の冷却効果を期待することもできる。
実施例5に係る半導体装置410は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。第7導体パターン67に代えて、又は加えて、第4導体パターン64の厚みを大きくしてもよい。また、本実施例に係る構成は、本明細書で開示される他の実施例においても、同様に採用することができる。
(実施例6) 図8を参照して、実施例6の半導体装置510について説明する。本実施例の半導体装置510では、第7導体パターン67に開口67aが設けられており、この点において実施例3の半導体装置210と相違する。以下では、実施例3との相違点を主に説明し、実施例3と共通する構成については、同一の符号を付すことよって説明を省略する。
第7導体パターン67の開口67aは、第2ヒートシンクプレート32と対向する範囲に設けられている。電流経路として機能する第4導体パターン64と第7導体パターン67との間に第2ヒートシンクプレート32が介在する範囲では、第4導体パターン64と第7導体パターン67とを並走させたことによる効果が低下する。そのことから、第2ヒートシンクプレート32と対向する範囲では、第7導体パターン67を欠損させることによって、並走の効果が期待される他の部分へより多くの電流を集中させてもよい。
実施例6に係る半導体装置510は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。第7導体パターン67に代えて、又は加えて、第4導体パターン64に同様の開口を設けてもよい。また、本実施例に係る構成は、本明細書で開示される他の実施例においても、同様に採用することができる。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10、110、210、310、410、510:半導体装置
12:基板本体
12a:上面
12b:下面
21、22:半導体素子
31、32:ヒートシンクプレート
40、42、44:端子
50:制御回路
52:表面電気部品
61-69:導体パターン
71-78:ビア
L1-L6:回路層
12:基板本体
12a:上面
12b:下面
21、22:半導体素子
31、32:ヒートシンクプレート
40、42、44:端子
50:制御回路
52:表面電気部品
61-69:導体パターン
71-78:ビア
L1-L6:回路層
Claims (8)
- 回路基板内に電気部品を内蔵する半導体装置(10)であって、
第1面(12a)及び第2面(12b)を有する基板本体(12)と、
前記基板本体内に配置された電気部品(21、22、31、32)と、
前記第1面又は前記第2面に設けられた第1端子(42)及び第2端子(40)と、
前記電気部品と前記第1面との間に位置する回路層(L2)に設けられ、前記第1端子と前記電気部品とに電気的に接続された第1内部導体パターン(64)と、
前記電気部品と前記第2面との間に位置する回路層(L5)に設けられ、前記第2端子と前記電気部品とに電気的に接続された第2内部導体パターン(67)と、
を備え、
前記第1内部導体パターンと前記第2内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している、半導体装置。 - 前記電気部品と同じ深さ範囲に位置する回路層に設けられた第3内部導体パターン(65:66)と、
前記第1内部導体パターンと前記第2内部導体パターンとの一方と、前記第3内部導体パターンとを電気的に接続する第1接続ビア(74;78)と、をさらに備え
前記第3内部導体パターンと、前記第1内部導体パターンと前記第2内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向している、請求項1に記載の半導体装置。 - 前記電気部品と同じ深さ範囲に位置するとともに、前記第3内部導体パターンとは異なる深さに位置する第4内部導体パターン(66;65)と、
前記第3内部導体パターンと前記第4内部導体パターンとを電気的に接続する第2接続ビア(77)と、をさらに備え、
前記第4内部導体パターンと、前記第1内部導体パターンと前記第2内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向している、請求項2に記載の半導体装置。 - 前記電気部品と同じ深さ範囲に位置するとともに、前記第3内部導体パターン(65)とは異なる深さに位置する第4内部導体パターン(66)と、
前記第1内部導体パターンと前記第2内部導体パターンとの他方と、前記第4内部導体パターンとを電気的に接続する第3接続ビア(78)と、をさらに備え、
前記第3内部導体パターンと前記第4内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している、請求項2に記載の半導体装置。 - 前記第1内部導体パターンの厚みと、前記第2内部導体パターンと厚み(TH)との少なくとも一方が、前記基板本体内の他の内部導体パターンの厚みよりも大きい、請求項1から4のいずれか一項に記載の半導体装置。
- 前記第1内部導体パターンと、前記第2内部導体パターンとの少なくとも一方は、前記電気部品と対向する範囲に開口(67a)を有する、請求項1から5のいずれか一項に記載の半導体装置。
- 前記第1面上に設けられ、前記電気部品の動作を制御する表面電気部品(52)をさらに備える、請求項1から6のいずれか一項に記載の半導体装置。
- 前記電気部品は、パワー半導体素子(21、22)と、前記パワー半導体素子が接合されたヒートシンクプレート(31、32)とを含む、請求項1から7のいずれか一項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021058211A JP2022154937A (ja) | 2021-03-30 | 2021-03-30 | 回路基板内に電気部品を内蔵する半導体装置 |
US17/679,603 US20220319998A1 (en) | 2021-03-30 | 2022-02-24 | Semiconductor device having electric component built in circuit board |
DE102022105834.4A DE102022105834A1 (de) | 2021-03-30 | 2022-03-14 | Halbleitervorrichtung mit in einer leiterplatte eingebauter elektrischer komponente |
CN202210313879.XA CN115148686A (zh) | 2021-03-30 | 2022-03-28 | 具有内置在电路板中的电气部件的半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021058211A JP2022154937A (ja) | 2021-03-30 | 2021-03-30 | 回路基板内に電気部品を内蔵する半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022154937A true JP2022154937A (ja) | 2022-10-13 |
Family
ID=83282675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021058211A Pending JP2022154937A (ja) | 2021-03-30 | 2021-03-30 | 回路基板内に電気部品を内蔵する半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220319998A1 (ja) |
JP (1) | JP2022154937A (ja) |
CN (1) | CN115148686A (ja) |
DE (1) | DE102022105834A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4380320A1 (en) * | 2022-12-01 | 2024-06-05 | Nabtesco Corporation | Circuit board with built-in components |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3655242B2 (ja) * | 2002-01-04 | 2005-06-02 | 株式会社東芝 | 半導体パッケージ及び半導体実装装置 |
US20050207133A1 (en) * | 2004-03-11 | 2005-09-22 | Mark Pavier | Embedded power management control circuit |
KR100819278B1 (ko) * | 2006-11-22 | 2008-04-02 | 삼성전자주식회사 | 인쇄회로 기판 및 그 제조 방법 |
JP5326269B2 (ja) * | 2006-12-18 | 2013-10-30 | 大日本印刷株式会社 | 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法 |
CN101653053B (zh) * | 2008-01-25 | 2012-04-04 | 揖斐电株式会社 | 多层线路板及其制造方法 |
JP2009224379A (ja) * | 2008-03-13 | 2009-10-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4973761B2 (ja) * | 2009-05-25 | 2012-07-11 | 株式会社デンソー | 半導体装置 |
US8218323B2 (en) * | 2009-12-18 | 2012-07-10 | Intel Corporation | Apparatus and method for embedding components in small-form-factor, system-on-packages |
JP5077448B2 (ja) * | 2010-04-02 | 2012-11-21 | 株式会社デンソー | 半導体チップ内蔵配線基板及びその製造方法 |
US20120314389A1 (en) * | 2011-03-25 | 2012-12-13 | Ibiden Co., Ltd. | Wiring board and method for manufacturing same |
DE102013102542A1 (de) * | 2013-03-13 | 2014-09-18 | Schweizer Electronic Ag | Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils |
US9978719B2 (en) * | 2014-01-28 | 2018-05-22 | Infineon Technologies Austria Ag | Electronic component, arrangement and method |
JP7215265B2 (ja) * | 2019-03-19 | 2023-01-31 | 富士電機株式会社 | 半導体ユニット、半導体モジュール及び半導体装置 |
-
2021
- 2021-03-30 JP JP2021058211A patent/JP2022154937A/ja active Pending
-
2022
- 2022-02-24 US US17/679,603 patent/US20220319998A1/en active Pending
- 2022-03-14 DE DE102022105834.4A patent/DE102022105834A1/de active Pending
- 2022-03-28 CN CN202210313879.XA patent/CN115148686A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
DE102022105834A1 (de) | 2022-10-06 |
CN115148686A (zh) | 2022-10-04 |
US20220319998A1 (en) | 2022-10-06 |
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Legal Events
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---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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