JP2021048183A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】裏面側に電極を有する半導体素子が実装される半導体装置の小型化、薄型化を図る。【解決手段】半導体装置は、主面側に第１電極を有し、裏面側に第２電極を有する第１の半導体素子と、第１電極に接続される接続導体が設けられた基材と、基材上に設けられ、第１の半導体素子を封止する封止樹脂と、封止樹脂に設けられ、第１の半導体素子の第２電極に電気的に接続される第１ビアと、を備える。【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体素子を樹脂により封止した半導体パッケージは、薄型化、小型化に適した半導体装置として，例えば、電力変換装置等に幅広く用いられている。半導体パッケージの構造として、半導体素子を基板上にダイボンディングして、半導体素子の各電極と基板に設けられた接続導体とをボンディングワイヤにより接続する構造が知られている。しかし、この構造では、ワイヤボンディング時の加熱に耐えられるガラスエポキシ樹脂等の高価な基板が必要とされるため、低コスト化を図ることができない。また、この構造では、半導体素子の電極にボンディングされたボンディングワイヤが半導体素子上に突出するため、半導体装置の厚さが厚くなる。
このため、半導体素子の主面側とは反対側の裏面に電極を設け、主面側の電極と基板とを接続し、基板と裏面側の電極とを、リード板のような金属板を用いて接続する半導体装置も検討されている。この構造では、金属板と半導体素子の裏面側の電極との接合および金属板と基板の接続パッドとの接合は、はんだ等の金属接合材を用いて行う（例えば、特許文献１参照）。
特開２００２−７６２４５号公報
特許文献１に記載された半導体装置では、半導体素子の裏面側の電極と金属板とは、はんだ等の金属接合材により接合する構造であり、接合部の厚さは、金属板の厚さと金属接合材の厚さがプラスされるため、十分な薄型化を図ることができない。また、金属板は、接続配線のように高精細とすることができないため、小型化にも限界がある。
本発明の第１の態様による半導体装置は、主面側に第１電極を有し、裏面側に第２電極を有する第１の半導体素子と、前記第１電極に接続される接続導体が設けられた基材と、前記基材上に設けられ、前記第１の半導体素子を封止する封止樹脂と、前記封止樹脂に設けられ、前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアと、を備える。
本発明の第２の態様による半導体装置は、基材と、前記基材上に設けられ、前記基材と対面する主面側に第１電極および第３電極を有し、裏面側に第２電極を有する第１の半導体素子と、前記基材上に設けられ、前記基材と対面する主面側に第１電極および第２電極を有する第２の半導体素子と、前記基材上に設けられ、前記第１の半導体素子の前記第１電極と前記第２の半導体素子の前記第１電極とを接続する第１接続導体と、前記基材上に設けられ、前記第２の半導体素子の前記第２電極に接続される第２接続導体と、前記基材上に設けられ、前記第１の半導体素子および前記第２の半導体素子を封止する封止樹脂と、前記封止樹脂に設けられ、前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアと、前記封止樹脂に設けられ、前記第２接続導体に接続される第２ビアと、を備える。
本発明の第３の態様による半導体装置の製造方法は、主面側に第１電極を有し、裏面側に第２電極を有する第１の半導体素子を準備することと、前記第１の半導体素子の前記第１電極を、基材に設けられた第１接続導体に接続することと、前記基材上に設けられた前記第１の半導体素子を封止樹脂により封止することと、前記封止樹脂に前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアを設けることと、を含む。
本発明によれば、裏面側に電極を有する半導体素子が実装される半導体装置の小型化、薄型化を図ることができる。
図１は、本発明の第１の実施形態による半導体装置を示し、半導体装置の上方から封止樹脂を透視して得られるレイアウト図である。 図２は、図１に図示された半導体装置のＩＩ−ＩＩ線断面図である。 図３は、図１に図示された半導体装置のＩＩＩ−ＩＩＩ線断面図である。 図４は、図２に図示された半導体装置の製造方法を説明するための図であり、最初の工程を示す断面図である。 図５は、図４に続く工程を示す断面図である。 図６は、図５に続く工程を示す断面図である。 図７は、図６に続く工程を示す断面図である。 図８は、図７に続く工程を示す断面図である。 図９は、図８に続く工程を示す断面図である。 図１０は、図９に続く工程を示す断面図である。 図１１は、図１０に続く工程を示す断面図である。 図１２は、図１１に続く工程を示す断面図である。 図１３は、図１２に続く工程を示す断面図である。 図１４は、図１３に続く工程を示す断面図である。 図１５は、図１４に続く工程を示す断面図である。 図１６は、図１５に続く工程を示す断面図である。 図１７は、図１６に続く工程を示す断面図である。 図１８は、図１７に続く工程を示す断面図である。 図１９は、図１８に続く工程を示す断面図である。 図２０は、図１９に続く工程を示す断面図である。 図２１は、図２０に続く工程を示す断面図である。 図２２は、図２１に続く工程を示す断面図である。 図２３は、図２２に続く工程を示す断面図である。 図２４は、図２３に続く工程を示す断面図である。 図２５は、図３の変形例を示す断面図である。 図２６は、本発明の第２の実施形態による半導体装置の断面図である。 図２７は、図２６に図示された半導体装置の製造方法を説明するための図であり、最初の工程を示す断面図である。 図２８は、図２７に続く工程を示す断面図である。 図２９は、図２８に続く工程を示す断面図である。 図３０は、図２９に続く工程を示す断面図である。 図３１は、図３０に続く工程を示す断面図である。 図３２は、図３１に続く工程を示す断面図である。 図３３は、図３２に続く工程を示す断面図である。 図３４は、図３３に続く工程を示す断面図である。 図３５は、図３４に続く工程を示す断面図である。 図３６は、図３５に続く工程を示す断面図である。 図３７は、図３６に続く工程を示す断面図である。 図３８は、図３７に続く工程を示す断面図である。 図３９は、本発明の第３の実施形態による半導体装置の断面図である。 図４０は、図３９に図示された半導体装置の製造方法を説明するための図であり、最初の工程を示す断面図である。 図４１は、図４０に続く工程を示す断面図である。 図４２は、図４１に続く工程を示す断面図である。 図４３は、図４２に続く工程を示す断面図である。 図４４は、図４３に続く工程を示す断面図である。 図４５は、図４４に続く工程を示す断面図である。 図４６は、図４５に続く工程を示す断面図である。 図４７は、図４６に続く工程を示す断面図である。 図４８は、図４７に続く工程を示す断面図である。 図４９は、図４８に続く工程を示す断面図である。 図５０は、図４９に続く工程を示す断面図である。 図５１は、図５０に続く工程を示す断面図である。 図５２は、図５１に続く工程を示す断面図である。 図５３は、図５２に続く工程を示す断面図である。 図５４は、図５３に続く工程を示す断面図である。 図５５は、図５４に続く工程を示す断面図である。 図５６は、図５５に続く工程を示す断面図である。 図５７は、図５６に続く工程を示す断面図である。 図５８は、図５７に続く工程を示す断面図である。 図５９は、図５８に続く工程を示す断面図である。 図６０は、図５９に続く工程を示す断面図である。 図６１は、図６０に続く工程を示す断面図である。 図６２は、図６１に続く工程を示す断面図である。 図６３は、図６２に続く工程を示す断面図である。 図６４は、図６３に続く工程を示す断面図である。 図６５は、図６４に続く工程を示す断面図である。 図６６は、図６５に続く工程を示す断面図である。
以下、図面を参照して本発明の各実施形態を説明する。なお、以下に示す図面において、各部材の形状や、長さ、幅、厚さなどのサイズ、および長さ、幅、厚さの比率は、発明の構成を明確にするため、適宜、実際とは異なる形状、サイズおよび比率で示されている。従って、図示された各部材の形状、サイズおよび長さ、幅、厚さの比率は、同一部材の同一要素や他の部材の同一要素と対比して斟酌されるべきではない。
−第１の実施形態−
以下、図１〜図２５を参照して、本発明の第１の実施形態を説明する。
図１は、本発明の第１の実施形態による半導体装置１００を示し、半導体装置１００の上方（図１においては紙面手前の位置）から封止樹脂を透視して得られるレイアウト図である。
半導体装置１００は、基材２０１上に設けられた、第１の半導体素子１１０Ａ、第２の半導体素子１２０、第３の半導体素子１１０Ｂの３つの半導体素子を有する。第１、第３の半導体素子１１０Ａ、１１０Ｂは、例えば、ＭＯＳ ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第２の半導体素子１２０は、例えば、第１、第３の半導体素子１１０Ａ、１１０Ｂを駆動するドライブ回路を有する制御用の半導体素子である。第２の半導体素子１２０は、ドライブ回路を制御する制御回路を含んでいてもよい。
基材２０１の上面２０１ａ（図２参照）上には、図１中、点線で示す接続導体２１０が設けられている。接続導体２１０は、第１、第３の半導体素子１１０Ａ、１１０Ｂと第２の半導体素子１２０とを接続する接続導体２１１と、第２の半導体素子１２０を外部の制御装置に接続する複数の接続導体２１２と、第３の半導体素子１１０Ｂに接続された接続導体２１３と、第１の半導体素子１１０Ａと第３の半導体素子１１０Ｂとを接続する導体の一部である接続導体２１４とを含む。
基材２０１上に形成された接続導体２１１〜２１４は、半導体装置１００の上方（図１においては紙面手前の位置）から見た平面視で、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂの外側に延在されている。従って、半導体装置１００は、ファンアウトパネルレベルパッケージである。
第１、第３の半導体素子１１０Ａ、１１０Ｂおよび第２の半導体素子１２０は、基材２０１の上面２０１ａの全面を覆って設けられた封止樹脂３１０により封止されている。
封止樹脂３１０には、５つのビア２５１〜２５５が設けられている。ビア２５１は接続導体２１２に接続され、ビア２５３は接続導体２１４に接続され、ビア２５５は、接続導体２１３に接続されている。ビア２５２は、第１の半導体素子１１０Ａに接続され、ビア２５４は、第３の半導体素子１１０Ｂに接続されている。ビア２５１、２５３、２５５は、封止樹脂３１０のほぼ厚さ全体を貫通して形成され、接続導体２１０に接続されている。ビア２５２、２５４は、封止樹脂３１０の厚さの中間程度まで設けられ、それぞれ、第１、第３の半導体素子１１０Ａ、１１０Ｂの裏面側に設けられた裏面導体１１４（図２参照）に接続されている。半導体装置１００は、例えば、長さ（１．５〜２．０ｍｍ）×幅（１．０〜１．６ｍｍ）×厚さ（０．２〜０．３ｍｍ）程度のサイズを有する。
半導体装置１００の構造の詳細について、図２、図３を参照して説明する。
図２は、図１に図示された半導体装置１００のＩＩ−ＩＩ線断面図であり、図３は、図１に図示された半導体装置１００のＩＩＩ−ＩＩＩ線断面図である。
第１、第３の半導体素子１１０Ａ、１１０Ｂは、図３に図示されるように、同一の構造を有する。図２、図３に図示されるように、第１、第３の半導体素子１１０Ａ、１１０Ｂは、主面側、換言すれば、基材２０１に対面する側に、絶縁膜１３１および絶縁膜１３１に設けられた開口から露出する接続パッド１３２を有する。絶縁膜１３１は、酸化シリコンや窒化シリコン等の無機材により、接続パッド１３２はアルミニウム等により形成されている。第１、第３の半導体素子１１０Ａ、１１０Ｂの接続パッド１３２上には、ピラー状の電極１１１および電極１１２が設けられている。電極１１１および電極１１２は、例えば、銅系金属により、数十μｍの高さに形成されている。また、第１、第３の半導体素子１１０Ａ、１１０Ｂは、主面側と反対側である裏面側に電極１１３を有する。第１、第３の半導体素子１１０Ａ、１１０Ｂが、ＭＯＳ ＦＥＴである場合、電極１１１はゲート電極、電極１１２はソース電極、電極１１３はドレイン電極である。電極１１３上には、裏面導体１１４が積層されている。電極１１３は、半導体素子メーカが形成する電極であり、通常は、アルミニウム等により１μｍ以下の厚さに形成されている。裏面導体１１４は、ニッケル、ニッケル／銅、または銅を用いてスパッタまたはめっきにより数μｍ程度の厚さに形成されている。
基材２０１は、例えば、エポキシ系材料を主剤とした厚さ数十μｍ程度の絶縁シートである。基材２０１の上面２０１ａ上には、接続導体２１１、２１２、２１４（図２参照）および接続導体２１３（図３参照）が設けられている。接続導体２１１〜２１４は、例えば、銅系金属により形成されている。基材２０１は、上面２０１ａ側のみに接続導体２１１〜２１４を有する片面配線基板である。このため、両面配線基板に比し、薄型化が可能であり、また、安価にすることができる。
基材２０１と接続導体２１１〜２１４との間には、接続導体２１１、２１２、２１４を電解めっきにより形成する際の電流路となる下地金属２６１が設けられている。第１、第３の半導体素子１１０Ａ、１１０Ｂの電極１１１は接続導体２１１に接続されている。第１の半導体素子１１０Ａの電極１１２は、接続導体２１４に接続され、第３の半導体素子１１０Ｂの電極１１２は接続導体２１３に接続されている。第１、第３の半導体素子１１０Ａ、１１０Ｂの電極１１１と接続導体２１１、第１の半導体素子１１０Ａの電極１１２と接続導体２１４、および第３の半導体素子１１０Ｂの電極１１２と接続導体２１３とは、それぞれ、はんだ、または加熱により焼結金属となる焼結用金属ペースト等の接合材２７１により接合されている。
第２の半導体素子１２０は、図２、図３に図示されるように、主面側に、換言すれば、基材２０１に対面する側に、絶縁膜１３３および、絶縁膜１３３に設けられた開口から露出する接続パッド１３４を有する。絶縁膜１３３は、酸化シリコンや窒化シリコン等の無機材により、接続パッド１３４はアルミニウム等により形成されている。第２の半導体素子１２０の接続パッド１３４上には、ピラー状の電極１２１、１２２が設けられている。電極１２１および電極１２２は、例えば、銅系金属により、数十μｍの高さに形成されている。電極１２１は接続導体２１１に、電極１２２は接続導体２１２に、それぞれ、はんだ、または加熱により焼結金属となる焼結用金属ペースト等の接合材２７１により接合されている。第２の半導体素子１２０は、第１、第３の半導体素子１１０Ａ、１１０Ｂと異なり裏面側に電極を有していない。
なお、第１、第３の半導体素子１１０Ａ、１１０Ｂの電極１１１、１１２、および第２の半導体素子１２０の電極１２１、１２２は、ピラー状として例示したが、例えば、ドーム状等の、ピラー状以外の構造であってもよく、要は、フリップチップが可能な突起電極であればよい。
基材２０１の、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂが接合された上面２０１ａを覆い、かつ、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂそれぞれの全表面を覆って、封止樹脂３１０が設けられている。封止樹脂３１０は、例えば、エポキシ樹脂により形成されている。
上述したように、封止樹脂３１０には、５つのビア２５１〜２５５が設けられている。つまり、ビア２５１、２５３、２５５は、それぞれ、接続導体２１２、２１４、２１３に接続されている。ビア２５２は、第１の半導体素子１１０Ａの電極１１３に積層された裏面導体１１４に接続されている。ビア２５４は、第３の半導体素子１１０Ｂの電極１１３に積層された裏面導体１１４に接続されている。
図３に図示されるように、ビア２５３とビア２５４は、封止樹脂３１０の上面３１０ａ上に形成された中間接続部２５６で接続されている。これにより、第１の半導体素子１１０Ａの電極１１２は、接続導体２１４、ビア２５３、中間接続部２５６およびビア２５４を介して第３の半導体素子１１０Ｂの裏面側の電極１１３に積層された裏面導体１１４に電気的に接続されている。
封止樹脂３１０と各ビア２５１〜２５５との間には、ビア２５１〜２５５を電解めっきにより形成する際の電流路となる下地金属２６２が形成されている。ビア２５１〜２５５および下地金属２６２は、例えば、銅系金属のめっき液を用いて形成される。
封止樹脂３１０の上面３１０ａから露出する各ビア２５１〜２５５の上面には、はんだまたは焼結合金等の接合材２７２が設けられている。
図示はしないが、ビア２５１は外部の制御装置に接続される。ビア２５２は、直流正極電源に接続され、ビア２５５は、直流負極電源に接続される。第１、第３の半導体素子１１０Ａ、１１０Ｂは、それぞれ、第２の半導体素子１２０からの制御信号によりスイッチング動作を行う。第１の半導体素子１１０Ａは、上アーム回路部として動作し、第３の半導体素子１１０Ｂは、下アーム回路部として動作する。第１の半導体素子１１０Ａと第３の半導体素子１１０Ｂは、上下アーム直列回路を構成し、直流（ＤＣ）電力を交流（ＡＣ）電力に変換する。つまり、ビア２５３とビア２５４とを接続する中間接続部２５６から、交流電力が出力される。従って、半導体装置１００をモータ等の交流駆動装置の駆動源とすることができる。
次に、図１〜図３に図示される半導体装置１００の製造方法を説明する。
図４〜図２４は、半導体装置１００を製造する際の各工程を、工程順に示す断面図である。
半導体装置１００は、通常、１つの支持基材上に、複数個の半導体装置１００を同時に形成し、完成後に、各半導体装置１００を境界部で切断して個々の半導体装置１００に分離する。しかし、以下の説明では、１つの半導体装置１００を作製する工程断面図によりその製造方法を説明する。
先ず、支持基材５１０を準備する。図４に図示されるように、支持基材５１０は、ガラス等の平板部材により形成されたベース層５０１と、ベース層５０１上に形成された剥離層５０２と、剥離層５０２上に、銅系金属等により形成された導電薄膜５０３とから構成されている。導電薄膜５０３の厚さは、例えば、１〜１２μｍ程度である。
剥離層５０２は、例えば、ニッケル合金層と炭素層とからなる二層構成を用いることができる。ニッケル合金は銅とのエッチッグ選択性に優れ、炭素層からの剥離性もよい。炭素層は、炭素層上に形成される銅層を介して高温のプレス加工を受けても、銅層との金属結合の形成を阻止してベース層５０１の引き剥がし除去が容易な状態を維持する。但し、剥離層５０２は、ニッケル合金層と炭素層とからなる構成に限られるものではない。
次に、図５に図示されるように、支持基材５１０の導電薄膜５０３上に、絶縁材により基材２０１を形成する。基材２０１は、例えば、エポキシ系材料を主剤としたビルドアップ用基板材料で形成された絶縁フィルムをラミネータでラミネートして形成する。
次に、図６に図示されるように、基材２０１上全面に下地金属２６１を形成する。下地金属２６１は、例えば、銅系金属を無電解めっきにより０．１〜１．０ｍｍの厚さに形成して得られる。
次いで、図７に図示されるように、下地金属２６１上全面に、フォトレジスト２８１を形成する。フォトレジスト２８１は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８１は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図８に図示されるように、フォトレジスト２８１上に、フォトマスク２８２を配置して露光装置で露光を行う。フォトマスク２８２は、接続導体２１１〜２１４のパターン形状の透明部分２８２ａを有しており、露光により、ポジ型のフォトレジスト２８１は、フォトマスク２８２の透明部分２８２ａに対応する部分２８１ａが露光される。次いで、フォトマスク２８２を除去する。
そして、フォトレジスト２８１の現像処理を行って、フォトレジスト２８１の露光された部分２８１ａを開口する。
次に、図９に図示されるように、下地金属２６１を電流路とする電解めっきを行い、下地金属２６１上に、接続導体２１１〜２１４（接続導体２１３は、図９には図示されていない）を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。そして、フォトレジスト２８１を除去し（図１０参照）、引き続いて、接続導体２１１〜２１４（以下、接続導体２１０ということもある）から露出する下地金属２６１をエッチングにより除去する。これにより、図１１に図示する中間体が形成される。
次に、図１２に図示されるように、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂ（第３の半導体素子１１０Ｂは、図１２には図示されていない）の電極１１１、１１２、１２１、１２２を接続導体２１０にボンディングする。なお、第１、第３の半導体素子１１０Ａ、１１０Ｂの裏面側の電極１１３上には、予め、裏面導体１１４を形成しておく。
ボンディングをする前に、各電極１１１、１１２、１２１、１２２の下端面に、はんだ等の接合材２７１を塗布しておき、接続導体２１０の電極１１１、１１２、１２１、１２２それぞれが接合される接合部にフラックスを塗布しておく。次に、フリップチップボンダーで、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂを１つずつピックアップして、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂの各電極１１１、１１２、１２１、１２２を、接続導体２１０の所定の位置に搭載する。そして、図１２に図示される半導体装置１００の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材２７１が溶融し、第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂの各電極１１１、１１２、１２１、１２２が、それぞれ、対応する接続導体２１０の所定の接合部に接合される。
次に、図１３に図示されるように、図１２に図示される中間体の基材２０１の上面２０１ａ上全面を封止樹脂３１０により封止する。封止樹脂３１０による封止は、例えば、エポキシ樹脂を用い、コンプレッションモールド法により行う。封止は、基材２０１の上面２０１ａ全面を覆い、各第１〜第３の半導体素子１１０Ａ、１２０、１１０Ｂの全面を覆うように行う。
次に、封止樹脂３１０にビア２５１〜２５５を形成する。ビア２５１〜２５５の形成方法は、図１４〜図２０を参照して説明する。但し、図１４〜図２４では、ビア２５１、２５２のみが図示されている。
先ず、図１４に図示されるように、封止樹脂３１０にビア２５１、２５２を形成するためのビアホール２５１ａ、２５２ａを形成する。ビアホール２５１ａ、２５２ａの形成は、封止樹脂３１０にレーザ光を照射して形成する方法が好ましい。レーザ光の照射は、レーザドリル装置を用いると、ビアホール２５１ａ、２５２ａを能率的かつ高密度・高精度に形成することができるため、より好ましい。ビアホール２５１ａは、封止樹脂３１０の上面３１０ａから接続導体２１２に達する。ビアホール２５２ａは、封止樹脂３１０の上面３１０ａから第１の半導体素子１１０Ａの電極１１３に積層された裏面導体１１４に達する。第１の半導体素子１１０Ａの裏面側に形成された電極１１３は、半導体素子メーカにより厚さ１．０μｍ以下に形成された薄い層である。このため、レーザドリル装置を用いてビアホール２５２ａを形成すると、電極１１３は損傷してしまうおそれがある。本実施形態では、第１の半導体素子１１０Ａの電極１１３上に、厚さ数μｍの裏面導体１１４を形成している。これにより、ビアホール２５２ａの形成に、正確かつ能率的なレーザドリル装置を用いることが可能となっている。
ビア２５３、２５５を形成するための深いビアホール２５３ａ、２５５ａ（図示せず）の形成は、深いビアホール２５１ａと同様に形成する。ビア２５４を形成するための浅いビアホール２５４ａ（図示せず）の形成は、浅いビアホール２５２ａと同様に形成する。
ビアホール２５１ａ、２５２ａを形成した後、デスミア処理をして封止樹脂３１０の残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
ビアホール２５１ａ〜２５５ａの形成は、同一のレーザドリル装置を用いて、同一の工程で行うことができる。ビアホール２５１ａ〜２５５ａの形成は、例えば、ビアホールの深さに関係なく、ビアホール２５１ａ〜２５５ａの配置位置の順に形成してもよい。あるいは、深い２５１ａ、２５３ａ、２５５ａと、浅いビアホール２５２ａ、２５４ａとを分けて形成してもよい。すなわち、深い２５１ａ、２５３ａ、２５５ａの形成が完了した後、浅いビアホール２５２ａ、２５４を形成したり、逆に、浅いビアホール２５２ａ、２５４ａの形成が完了した後、深いビアホール２５１ａ、２５３ａ、２５５ａを形成してもよい。深いビアホール２５１ａ、２５３ａ、２５５ａと、浅いビアホール２５２ａ、２５４ａとを形成する際のレーザドリル装置の出力は、同一であってもよいし、異なっていてもよい。
ビアホール２５１ａ〜２５５ａの形成が連続的に行われ、ビアホール２５１ａ〜２５５ａの形成中に他の工程が行われない限り同一の工程とする。逆の言い方をすると、ビアホール２５１ａ〜２５５ａの一部が形成された状態で、ビアホール形成工程以外の工程が行われ、その後、残りのビアホール２５１ａ〜２５５ａの形成が行われる場合は、同一の工程ではない。
次に、図１５に図示されるように、封止樹脂３１０の上面３１０ａ全面およびビアホール２５１ａ〜２５５ａの内面全面に下地金属２６２を形成する。下地金属２６２は、例えば、銅系金属を無電解めっきにより０．１〜１．０μｍの厚さに形成して得られる。無電解めっきに替えてスパッタにより形成しても良い。
次いで、図１６に図示されるように、下地金属２６２上全面に、フォトレジスト２８３を形成する。フォトレジスト２８３は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８３は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図１７に図示されるように、フォトレジスト２８３上に、フォトマスク２８４を配置して露光装置で露光を行う。フォトマスク２８４は、ビアホール２５１ａ、２５２ａおよびその周縁部に対応する透明部分２８４ａを有しており、露光により、ポジ型のフォトレジスト２８３は、フォトマスク２８４の透明部分２８４ａに対応する部分２８３ａが露光される。次いで、フォトマスク２８４を除去する。そして、フォトレジスト２８３の現像処理を行って、フォトレジスト２８３の露光された部分２８３ａを開口する。
次に、図１８に図示されるように、下地金属２６２を電流路とする電解めっきを行い、ビアホール２５１ａ、２５２ａ内を導電金属で充填してビア２５１、２５２を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。
なお、図示はしないが、図３に図示されるビア２５３、２５４、２５５、およびビア２５３とビア２５４とを接続する中間接続部２５６も、ビアホール２５１ａ、２５２ａと同一の工程で形成される。
そして、フォトレジスト２８３を除去し（図１９参照）、引き続いて、ビア２５１、２
５２から露出する下地金属２６２をエッチングにより除去する。これにより、図２０に図示する中間体が形成される。
図１４〜図２０を参照して説明した通り、第１、第２の半導体素子１１０Ａ、１１０Ｂの裏面導体１１４に接続される浅いビア２５２、２５４と、接続導体２１０に接続される深いビア２５１、２５３、２５５とは、同一の工程で形成される。このため、半導体装置１００の生産性を高めることができる。
次に、図２１に図示されるように、封止樹脂３１０の上面３１０ａから露出するビア２５１〜２５５（２５３〜２５５は図示されていない）の上面に、接合材２７２を形成する。接合材２７２を形成するには、例えば、各ビア２５１〜２５５上に、はんだクリームや焼結用金属ペースト等を印刷により形成し、この状態で、リフロー処理を行って、接合材２７２を溶融し、この後、冷却して凝固する。
次に、図２２に図示されるように、支持基材５１０のベース層５０１を導電薄膜５０３から剥離する。剥離層５０２に物理的的な外力を加えて剥離層５０２に亀裂を入れ、亀裂を進展させながら剥離層５０２を破壊して、ベース層５０１を剥離する。
次に、図２３に図示されるように、導電薄膜５０３をエッチング処理により除去する。
そして、図２４に点線で示されるように、封止樹脂３１０および基材２０１を所定の位置Ｄｃでダイシングする。これにより、図１、図２に図示される半導体装置１００が得られる。
（変形例）
図２５は、図３の変形例を示す断面図である。
図３に図示された半導体装置１００は、第１の半導体素子１１０Ａの電極１１２が、接続導体２１４、ビア２５３、中間接続部２５６およびビア２５４を介して第３の半導体素子１１０Ｂの裏面側の電極１１３に積層された裏面導体１１４に電気的に接続される構造であった。
これに対し、図２５に図示される半導体装置１００は、第１の半導体素子１１０Ａの電極１１２と、第３の半導体素子１１０Ｂの電極１１２とが、基材２０１上に形成された接続導体２１５により接続されている構造を有する。つまり、本変形例では、第１の実施形態の図３に図示されるような、ビア２５３、２５４、およびビア２５３とビア２５４とを接続する中間接続部２５６を有していない。
本発明の第１の実施形態によれば、下記の効果を奏する。
（１）半導体装置１００は、主面側に電極１１１を有し、裏面側に電極１１３を有する第１の半導体素子１１０Ａと、電極１１１に接続される接続導体２１０が設けられた基材２０１と、基材２０１上に設けられ、第１の半導体素子１１０Ａを封止する封止樹脂３１０と、封止樹脂３１０に設けられ、第１の半導体素子１１０Ａの電極１１３に電気的に接続されるビア２５２と、を備える。
また、半導体装置１００の製造方法は、主面側に電極１１１を有し、裏面側に電極１１３を有する第１の半導体素子１１０Ａを準備することと、第１の半導体素子１１０Ａの電極１１１を、基材２０１に設けられた第１接続導体２１１に接続することと、基材２０１上に設けられた第１の半導体素子１１０Ａを封止樹脂３１０により封止することと、封止樹脂３１０に第１の半導体素子１１０Ａの電極１１３に電気的に接続されるビア２５２を設けることと、を含む。
第１の実施形態の半導体装置１００、および半導体装置１００の製造方法では、第１の半導体素子１１０Ａの裏面側の電極１１３に、封止樹脂３１０に形成されたビア２５２が接続される。第１の半導体素子１１０Ａの裏面側の電極１１３に、はんだ等の接合材により金属板を接合する従来の構造では、接合部の厚さは、金属板の厚さと接合材の厚さとがプラスされるため、十分な薄型化を図ることができない。また、金属板は、接続配線のように高精細とすることができないため、十分な小型化を図ることがことができない。これに対し、ビア２５２による接続では、接合材が不要であり、ビア２５２の長さ（深さ）は、金属板の厚さと接合材の厚さとをプラスする厚さに比し遥かに短くすることができる。また、封止樹脂３１０に形成するビア２５２は、回路基板に形成するスルーホールと同様であるから高精細に形成することができる。このため、半導体装置１００の薄型化および小型化が可能となる。また、ビア２５２の長さが短くなるため、接続抵抗を小さくすることができる。
（２）半導体装置１００は、第１の半導体素子１１０Ａの電極１１３に積層された裏面導体１１４をさらに備える。裏面導体１１４は、レーザ光が照射されても破損しないため、封止樹脂３１０に形成するビアホール２５２ａを、封止樹脂３１０にレーザ光を照射して形成することが可能となる。これにより、ビアホール２５２ａを、能率的かつ高精度に形成することができる。
（３）半導体装置１００は、さらに、電極１２１および電極１２２を有する第２の半導体素子１２０を備え、接続導体２１０は、第２の半導体素子１２０の電極１２１と第１の半導体素子１１０Ａの電極１１１とを電気的に接続する第１接続導体２１１を含む。
従来のような、金属板の一端を第１の半導体素子１１０Ａの裏面側の電極１１３に接続する構造では、金属板の他端を、接続配線に接続する必要がある。しかし、金属板は、回路基板に形成する接続配線のように高精細部材ではないので、基材２０１の面積が大型化する。これに対し、本実施形態では、第２の半導体素子１２０の電極１２１と第１の半導体素子１１０Ａの電極１１１とを、第１接続導体２１１を介して、高密度に接続することができるので、半導体装置１００の小型化を図ることができる。
（４）上記（３）において、接続導体２１０は、第２の半導体素子１２０の電極１２２に接続される接続導体２１２を含み、封止樹脂３１０に、接続導体２１２に接続されるビア２５１が、さらに、設けられている。このように、接続導体２１２および接続導体２１２に接続されるビア２５１を、さらに、設けることが可能であり、より複雑な配線が必要な半導体装置に適用して、薄型化および小型化を図ることが可能となる。
（５）さらに、主面側に電極１２１および電極１２２を有する第２の半導体素子１２０を備え、接続導体２１０は、第２の半導体素子の電極１２２に接続される接続導体（２１２を含み、封止樹脂３１０に、接続導体２１２に接続されるビア２５１が、さらに、設けられている。基材２０１に設けられた接続導体２１２を、封止樹脂３１０に設けられたビア２５１を介して封止樹脂３１０の上面３１０ａ側に引き回すため、基材２０１に形成する接続導体２１０の引き回しが簡素となる。このため、基材２０１を、例えば、片面配線基板にする等、簡単な構造とすることが可能となり、基材２０１を安価にすることができる。
−第２の実施形態−
図２６は、本発明の第２の実施形態による半導体装置の断面図である。
第２の実施形態の半導体装置１００は、一個の半導体素子１４０を有する。
半導体素子１４０の構造は、図３に図示された半導体素子１１０Ａ、１１０Ｂの構造と同一であり、絶縁膜１３１、接続パッド１３２、ピラー状の電極１１１、１１２、裏面側の電極１１３および裏面導体１１４を有する。
基材２０１上には、接続導体２１２、２１３が設けられている。基材２０１と接続導体２１２、２１３との間に、図３に図示される下地金属２６１は設けられていない。半導体素子１４０の電極１１１、１１２は、それぞれ、接続導体２１２、２１３に接合されている。電極１１１、１１２と接続導体２１２、２１３とは、それぞれ、はんだまたは焼結用金属ペースト等の接合材２７１により接合される。
半導体素子１４０は、基材２０１の上面２０１ａを覆って設けられた封止樹脂３１０により封止されている。封止樹脂３１０には、ビア２５２、２５７、２５８が設けられている。ビア２５２は、半導体素子１４０の裏面側の電極１１３に積層された裏面導体１１４に接続されている。ビア２５７、２５８は、それぞれ、接続導体２１２、２１３に接続されている。すなわち、ビア２５７は、接続導体２１２を介して半導体素子１４０の電極１１１に接続され、ビア２５８は、接続導体２１３を介して半導体素子１４０の電極１１２に接続されている。各ビア２５２、２５７、２５８と封止樹脂３１０のビアホール２５２ａ、２５７ａ、２５８ａ（図３０参照）との間には、ビア２５２、２５７、２５８を電解めっきにより形成する際の電流路となる下地金属２６２が設けられている。
ビア２５２、２５７、２５８それぞれの封止樹脂３１０の上面３１０ａから露出した上面には、はんだまたは焼結金属等の接合材２７２が設けられている。
次に、図２６に図示される半導体装置１００の製造方法を説明する。
図２７〜図３８は、半導体装置１００の製造する際の各工程を、工程順に示す断面図である。
以下の説明では、半導体素子１４０を有する半導体装置１００を、２つ同時に作製する方法として例示する。第２の実施形態の製造方法には、第１の実施形態と同様な製造方法も含まれており、第１の実施形態と同様な製造方法は、適宜、説明を省略する。
先ず、半導体素子１４０を有する半導体装置１００を２つ作製するのに十分な面積を有する基材２０１を準備する。基材２０１の材料としては、エポキシ樹脂、ガラスエポキシ樹脂等の樹脂またはセラミック等を用いることができる。
図２７に図示されるように、基材２０１の上面２０１ａ上に、通常の片面配線基板を形成する方法の技術を用いて、接続導体２１２、２１３を二対形成する。
なお、２つの半導体装置１００を作製する工程は、同時に、並行してに行われるものであり、説明を判り易くするために、以下では、１つの半導体装置１００を作製する方法として説明する。
次に、図２８に図示されるように、半導体素子１４０の電極１１１、１１２を、それぞれ、接続導体２１２、２１３にボンディングする。半導体素子１４０の裏面側の電極１１３上には、予め、裏面導体１１４を形成しておく。
ボンディングをする前に、各電極１１１、１１２の下端面に、はんだ等の接合材２７１を塗布しておき、接続導体２１２、２１３の電極１１１、１１２それぞれが接合される接合部にフラックスを塗布しておく。そして、フリップチップボンダーで、半導体素子１４０を１つずつピックアップして、半導体素子１４０の各電極１１１、１１２を、接続導体２１２、２１３の所定の位置に搭載する。この状態で、図２８に図示される半導体装置１００の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材２７１が溶融し、半導体素子１４０の各電極１１１、１１２が、それぞれ、対応する接続導体２１２、２１３の所定の接合部に接合される。
次に、図２９に図示されるように、図２８に図示される中間体の基材２０１の上面２０１ａ全面を封止樹脂３１０により封止する。封止樹脂３１０による封止は、例えば、エポキシ樹脂を用い、コンプレッションモールド法により行う。封止は、基材２０１の上面２０１ａ全面を覆い、半導体素子１４０の全面を覆うように行う。
次に、封止樹脂３１０にビア２５２、２５７、２５８を形成する。ビア２５２、２５７、２５８の形成方法は、図３０〜図３６を参照して説明する。
先ず、図３０に図示されるように、ビア２５２、２５７、２５８を形成するためのビアホール２５２ａ、２５７ａ、２５８ａを形成する。ビアホール２５２ａ、２５７ａ、２５８ａの形成は、レーザドリル装置を用いて形成する方法が好ましい。ビアホール２５７ａ、２５８ａは、封止樹脂３１０の上面３１０ａから接続導体２１２、２１３に達する。ビアホール２５２ａは、封止樹脂３１０の上面３１０ａから半導体素子１４０の電極１１３に積層された裏面導体１１４に達する。
ビアホール２５７ａ、２５８ａは、ビアホール２５２ａより深い。しかし、ビアホール２５２ａ、２５７ａ、２５８ａの形成は、同一のレーザドリル装置を用いて同一の工程で行うことができる。つまり、ビアホール２５２ａ、２５７ａ、２５８ａの形成は、ビアホールの深さに関係なく、ビアホール２５２ａ、２５７ａ、２５８ａの配置さ位置の順に形成してもよいし、深い２５７ａ、２５８ａと、浅いビアホール２５２ａとを分けて形成してもよい。
ビアホール２５２ａ、２５７ａ、２５８ａを形成した後、デスミア処理をして封止樹脂３１０の残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
次に、図３１に図示されるように、封止樹脂３１０の上面３１０ａ全面およびビアホール２５２ａ、２５７ａ、２５８ａの内面全面に下地金属２６２を形成する。下地金属２６２は、例えば、銅系金属を無電解めっきにより０．１〜１．０μｍの厚さに形成して得られる。
次いで、図３２に図示されるように、下地金属２６２上全面に、フォトレジスト２８３を形成する。フォトレジスト２８３は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８３は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図３３に図示されるように、フォトレジスト２８３上に、フォトマスク２８４を配置して露光装置で露光を行う。フォトマスク２８４は、ビアホール２５２ａ、２５７ａ、２５８ａおよびその周縁部に対応する透明部分２８４ａを有しており、ポジ型のフォトレジスト２８３は、露光により、フォトマスク２８４の透明部分２８４ａに対応する部分２８３ａが露光される。次いで、フォトマスク２８４を除去する。そして、フォトレジスト２８３の現像処理を行って、フォトレジスト２８１の露光された部分２８３ａを開口する。
次に、図３４に図示されるように、下地金属２６２を電流路とする電解めっきを行い、ビアホール２５２ａ、２５７ａ、２５８ａ内を導電金属で充填してビア２５２、２５７、２５８を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。
そして、フォトレジスト２８３を除去し（図３５参照）、引き続いて、ビア２５２、２５７、２５８から露出する下地金属２６２をエッチングにより除去する。これにより、図３６に図示する中間体が形成される。
次に、図３７に図示されるように、封止樹脂３１０の上面３１０ａから露出するビア２５２、２５７、２５８の上面に、接合材２７２を形成する。接合材２７２を形成するには、例えば、各ビア２５２、２５７、２５８上に、はんだクリームや焼結用金属ペースト等を印刷により形成し、この状態で、リフロー処理を行って、接合材２７２を溶融し、この後、冷却して凝固する。これにより、基材２０１上に、２つの半導体装置１００が隣接して形成される。
ぞして、図３８に図示されるように、隣接して配置された２つの半導体装置１００の
封止樹脂３１０および基材２０１を境界部でダイシングする。これにより、図２６に図示される半導体装置１００が得られる。
第２の実施形態においても、半導体装置１００は、主面側に電極１１１を有し、裏面側に電極１１３を有する半導体素子１４０と、電極１１１に接続される接続導体２１２が設けられた基材２０１と、基材２０１上に設けられ、半導体素子１４０を封止する封止樹脂３１０と、封止樹脂３１０に設けられ、半導体素子１４０の電極１１３に電気的に接続されるビア２５２と、を有する。従って、第２の実施形態においても．第１の実施形態の効果（１）と同様な効果を奏する。
また、第２の実施形態においても、半導体装置１００は、半導体素子１４０の電極１１３に積層された裏面導体１１４を有する。従って、第２の実施形態においても．第１の実施形態の効果（２）と同様な効果を奏する。
第２の実施形態において、封止樹脂３１０に、さらに、接続導体２１０に接続されるビア２５７が設けられている。基材２０１に設けられた接続導体２１０を、封止樹脂３１０に設けられたビア２５７を介して封止樹脂３１０の上面３１０ａ側に引き回すため、基材２０１に形成する接続導体２１０の引き回しが簡素となる。従って、第２の実施形態においても．第１の実施形態の効果（３）、（４）と同様な効果を奏する。
−第３の実施形態−
図３９は、本発明の第３の実施形態による半導体装置の断面図である。
第３の実施形態の半導体装置２００は、半導体装置１００Ａと、半導体素子１５０とを備える。
半導体装置１００Ａは、半導体素子１４０と、ビア２５２、２５７、２５９と、表面側の接続導体２１２、２１６、２１７および裏面側接続導体２１８、２１９が形成された基材２０１と、封止樹脂３１０と、接合材２７２とを有する。
半導体装置１００Ａにおける基材２０１は、表面側の接続導体２１２、２１６、２１７および裏面側接続導体２１８、２１９が形成された両面配線基板である。また、半導体装置１００Ａにおける半導体素子１４０の電極１１２は接続導体２１６に接続され、封止樹脂に形成されたビア２５９は、接続導体２１７に接続されている。上記を除き、半導体装置１００Ａは、第２の実施形態の半導体装置１００とほぼ同じである。
半導体素子１５０は、基材２０１に形成された裏面側接続導体２１８、２１９に接続されている。
以下に、半導体装置２００の構成を、より詳細に説明する。
半導体素子１４０の構造は、図２６に図示された構造と同一であり、絶縁膜１３１、接続パッド１３２、ピラー状の電極１１１、１１２、裏面側の電極１１３および裏面導体１１４を有する。
基材２０１には、上面２０１ａ側に接続導体２１２、２１６、２１７が、また、下面２０１ｂ側に裏面側接続導体２１８、２１９が形成されている。接続導体２１６は、ビア２１６ａを介して裏面側接続導体２１８に接続されている。接続導体２１７は、ビア２１７ａを介して裏面側接続導体２１９に接続されている。
半導体素子１５０は、基材２０１と対面する側に絶縁膜１３５および絶縁膜１３５に設けられた開口から露出する接続パッド１３６を有する。半導体素子１５０の主面側には、接続パッド１３６に接合されたピラー状の電極１５１、１５２が設けられている。電極１５１は、接合材２７１により裏面側接続導体２１８に接続されている。電極１５２は、接合材２７１により裏面側接続導体２１９に接続されている。
半導体素子１４０の電極１１１は、接合材２７１により接続導体２１２に接合されている。ビア２５７は、接続導体２１２に接続されている。従って、ビア２５７は接続導体２１２を介して半導体素子１４０の電極１１１に接続されている。
半導体素子１４０の電極１１２は、接合材２７１により接続導体２１６に接合されている。ビア２１６ａは、裏面側接続導体２１８に接合されている。従って、半導体素子１４０の電極１１２は、接続導体２１６、ビア２１６ａ、裏面側接続導体２１８を介して半導体素子１５０の電極１５１に接続されている。
ビア２５９は、接続導体２１７に接続されている。ビア２１７ａは、裏面側接続導体２１９に接合されている。従って、ビア２５９は、接続導体２１７、ビア２１７ａ、裏面側接続導体２１９を介して半導体素子１５０の電極１５２に接続されている。
なお、半導体装置１００Ａは、ビア２５２、２５７、２５９を電解めっきにより形成する際の電流路となる下地金属２６２、および接続導体２１２、２１６、２１７を電解めっきにより形成する際の電流路となる下地金属２６３を有する。
次に、図３９に図示される半導体装置２００の製造方法を説明する。
図４０〜図６６は、半導体装置１００Ａを製造する際の各工程を、工程順に示す断面図である。
以下の説明では、半導体装置１００Ａおよび半導体素子１５０を有する半導体装置２００を、２つ同時に作製する方法として例示する。また、第３の実施形態の製造方法には、第１の実施形態と同様な製造方法も含まれており、第１の実施形態と同様な製造方法は、適宜、説明を省略する。
先ず、半導体素子１４０を有する半導体装置１００Ａを２つ作製するのに十分な面積を有する支持基材５１０を準備する。図４０に図示されるように、支持基材５１０は、ガラス等の平板部材により形成されたベース層５０１と、ベース層５０１上に形成された剥離層５０２と、剥離層５０２上に、銅系金属等により形成された導電薄膜５０３とから構成されている。導電薄膜５０３の厚さは、例えば、１〜１２μｍ程度である。
次に、図４１に図示されるように、支持基材５１０の導電薄膜５０３上に、フォトレジスト２８５を形成する。フォトレジスト２８５は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８５は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図４２に図示されるように、フォトレジスト２８５上に、フォトマスク２８６を配置して露光装置で露光を行う。フォトマスク２８６は、接続導体２１８、２１９のパターン形状の透明部分２８６ａを有しており、露光により、ポジ型のフォトレジスト２８５は、フォトマスク２８６の透明部分２８６ａに対応する部分２８５ａが露光される。次いで、フォトマスク２８６を除去する。
そして、フォトレジスト２８５の現像処理を行って、フォトレジスト２８５の露光された部分２８５ａを開口する。
次に、図４３に図示されるように、支持基材５１０の導電薄膜５０３を電流路とする電解めっきを行い、導電薄膜５０３上に、接続導体２１８、２１９を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。
そして、図４４に図示されるように、フォトレジスト２８５を除去する。
次に、図４５に図示されるように、導電薄膜５０３および接続導体２１８、２１９上に、絶縁材により形成された基材２０１を形成する。基材２０１は、例えば、エポキシ系材料を主剤としたビルドアップ用基板材料で形成された絶縁フィルムをラミネータでラミネートして形成する。
次に、図４６に図示されるように、基材２０１に、基材２０１を貫通するビアホール２１６ｃ、２１７ｃを形成する。ビアホール２１６ｃ、２１７ｃの形成は、レーザドリル装置を用いて形成する方法が好ましい。ビアホール２１６ｃ、２１７ｃを形成した後、デスミア処理をして２１６ｃ、２１７ｃの残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
次に、図４７に図示されるように、基材２０１の上面２０１ａ上全面およびビアホール２１６ｃ、２１７ｃの内面全面に下地金属２６３を形成する。下地金属２６３は、例えば、銅系金属を無電解めっきにより０．１〜１．０μｍの厚さに形成して得られる。
次いで、図４８に図示されるように、下地金属２６３上全面に、フォトレジスト２８７を形成する。フォトレジスト２８７は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８７は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図４９に図示されるように、フォトレジスト２８7上に、フォトマスク２８８を配置して露光装置で露光を行う。フォトマスク２８８は、接続導体２１２、２１６、２１７に対応する透明部分２８８ａを有しており、露光により、ポジ型のフォトレジスト２８７は、フォトマスク２８８の透明部分２８８ａに対応する部分２８７ａが露光される。次いで、フォトマスク２８８を除去する。そして、フォトレジスト２８７の現像処理を行って、フォトレジスト２８７の露光された部分２８７ａを開口する。
次に、図５０に図示されるように、下地金属２６３を電流路とする電解めっきを行い、ビアホール２１６ｃ、２１７ｃ内を導電金属で充填してビア２１６ａ、２１７ａを形成すると共に、フォトレジスト２８７の開口部内に導電金属を形成して接続導体２１２、２１６、２１７を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。
そして、フォトレジスト２８７を除去し（図５１参照）、引き続いて、接続導体２１２、２１６、２１７から露出する下地金属２６３をエッチングにより除去する。これにより、図５２に図示する中間体が形成される。
次に、図５３に図示されるように、半導体素子１４０の電極１１１、１１２を、それぞれ、接続導体２１２、２１６にボンディングする。なお、半導体素子１４０の裏面側の電極１１３上には、予め、裏面導体１１４を形成しておく。
ボンディングをする前に、各電極１１１、１１２の下端面に、はんだ等の接合材２７１を塗布しておき、接続導体２１２、２１６の電極１１１、１１２それぞれが接合される接合部にフラックスを塗布しておく。そして、フリップチップボンダーで、半導体素子１４０を１つずつピックアップして、半導体素子１４０の各電極１１１、１１２を、接続導体２１２、２１６の所定の位置に搭載する。この状態で、図５３に図示される半導体装置２００の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材２７１が溶融し、半導体素子１４０の各電極１１１、１１２が、それぞれ、対応する接続導体２１２、２１６の所定の接合部に接合される。
次に、図５４に図示されるように、図５３に図示される中間体の基材２０１の上面２０１ａ上全面を封止樹脂３１０により封止する。封止樹脂３１０による封止は、例えば、エポキシ樹脂を用い、コンプレッションモールド法により行う。封止は、基材２０１の上面２０１ａ全面を覆い、半導体素子１４０の全面を覆うように行う。
次に、封止樹脂３１０にビア２５２、２５７、２５９を形成する。ビア２５２、２５７、２５９の形成方法は、図５５〜図６０を参照して説明する。
先ず、図５５に図示されるように、ビア２５２、２５７、２５９を形成するためのビアホール２５２ａ、２５７ａ、２５９ａを形成する。ビアホール２５２ａ、２５７ａ、２５９ａの形成は、レーザドリル装置を用いて形成する方法が好ましい。ビアホール２５７ａ、２５９ａは、封止樹脂３１０の上面３１０ａから接続導体２１２、２１７に達する。ビアホール２５２ａは、封止樹脂３１０の上面３１０ａから半導体素子１４０の電極１１３に積層された裏面導体１１４に達する。
ビアホール２５７ａ、２５９ａは、ビアホール２５２ａより深い。しかし、ビアホール２５２ａ、２５７ａ、２５９ａの形成は、同一のレーザドリル装置を用いて同一の工程で行うことができる。つまり、ビアホール２５２ａ、２５７ａ、２５９ａの形成は、ビアホールの深さに関係なく、配置されている位置の順に形成してもよいし、深い２５７ａ、２５９ａと、浅いビアホール２５２ａとを分けて形成してもよい。
ビアホール２５２ａ、２５７ａ、２５９ａを形成した後、デスミア処理をして封止樹脂３１０の残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
次に、図５６に図示されるように、封止樹脂３１０の上面３１０ａ全面およびビアホール２５２ａ、２５７ａ、２５９ａの内面全面に下地金属２６２を形成する。下地金属２６２は、例えば、銅系金属を無電解めっきにより０．１〜１．０μｍの厚さに形成して得られる。
次いで、図５７に図示されるように、上面３１０ａ上の下地金属２６２上全面に、フォトレジスト２８３を形成する。フォトレジスト２８３は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト２８３は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、図５８に図示されるように、フォトレジスト２８３上に、フォトマスク２８４を配置して露光装置で露光を行う。フォトマスク２８４は、ビアホール２５２ａ、２５７ａ、２５９ａおよびその周縁部に対応する透明部分２８４ａを有しており、露光により、ポジ型のフォトレジスト２８３は、フォトマスク２８４の透明部分２８４ａに対応する部分２８３ａが露光される。次いで、フォトマスク２８４を除去する。そして、フォトレジスト２８３の現像処理を行って、フォトレジスト２８３の露光された部分２８３ａを開口する。
次に、図５９に図示されるように、下地金属２６２を電流路とする電解めっきを行い、ビアホール２５２ａ、２５７ａ、２５９ａ内を導電金属で充填してビア２５２、２５７、２５９を形成する。電解めっきは、例えば、銅系金属のめっき液を用いて行う。
そして、フォトレジスト２８３を除去し（図６０参照）、引き続いて、ビア２５２、２５７、２５９から露出する下地金属２６２をエッチングにより除去する。これにより、図６１に図示する中間体が形成される。
次に、図６２に図示されるように、封止樹脂３１０の上面３１０ａから露出するビア２５２、２５７、２５９の上面に、接合材２７２を形成する。接合材２７２を形成するには、例えば、各ビア２５２、２５７、２５９上に、はんだクリームや焼結用金属ペースト等を印刷により形成し、この状態で、リフロー処理を行って、接合材２７２を溶融し、この後、冷却して凝固する。これにより、基材２０１上に、２つの半導体装置１００Ａが隣接して形成される。
次に、図６３に図示されるように、支持基材５１０のベース層５０１を導電薄膜５０３から剥離する。剥離層５０２に物理的的な外力を加えて剥離層５０２に亀裂を入れ、亀裂を進展させながら剥離層５０２を破壊して、ベース層５０１を剥離する。
次に、図６４に図示されるように、導電薄膜５０３をエッチング処理により除去する。
次に、半導体素子１５０の電極１５１、１５２を、それぞれ、接続導体２１８、２１９にフェースダウン方式でボンディングする。図６５では、半導体素子１５０が基材２０１の下方に配置されて図示されているが、実際にボンディングするには、図６５に図示された半導体装置２００の中間体を上下反転し、半導体素子１５０を基材２０１の上方に配置した状態で行う。
ボンディングをする前に、各電極１５１、１５２の下端面に、はんだ等の接合材２７１を塗布しておき、接続導体２１８、２１９の電極１５１、１５２それぞれが接合される接合部にフラックスを塗布しておく。そして、フリップチップボンダーで、半導体素子１５０を１つずつピックアップして、半導体素子１５０の各電極１５１、１５２を、接続導体２１８、２１９の所定の位置に搭載する。この状態で、図６５に図示される半導体装置２００の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材２７１が溶融し、半導体素子１５０の各電極１５１、１５２が、それぞれ、対応する接続導体２１８、２１９の所定の接合部に接合される。
そして、図６６に図示されるように、隣接して配置された２つの半導体装置１００Ａの
封止樹脂３１０および基材２０１を境界部でダイシングする。これにより、図３９に図示される半導体装置２００が得られる。
第３の実施形態においても、半導体装置１００Ａは、主面側に電極（第１電極）１１１を有し、裏面側に電極（第２電極）１１３を有する半導体素子１４０と、電極１１１に接続される接続導体２１２が設けられた基材２０１と、基材２０１上に設けられ、半導体素子１４０を封止する封止樹脂３１０と、封止樹脂３１０に設けられ、半導体素子１４０の電極１１３に電気的に接続されるビア（第１ビア）２５２と、を有する。従って、第３の実施形態においても．第１の実施形態の効果（１）と同様な効果を奏する。
。
また、第３の実施形態においても、半導体装置１００Ａは、半導体素子１４０の電極１１３に積層された裏面導体１１４を有する。従って、第３の実施形態においても．第１の実施形態の効果（２）と同様な効果を奏する。
第３の実施形態において、封止樹脂３１０に、さらに、接続導体２１０に接続されるビア（第５ビア）２５７が設けられている。基材２０１に設けられた接続導体２１０を、封止樹脂３１０に設けられたビア２５７を介して封止樹脂３１０の上面３１０ａ側に引き回すため、基材２０１に形成する接続導体２１０の引き回しが簡素となる。従って、第３の実施形態においても．第１の実施形態の効果（３）、（４）と同様な効果を奏する。
なお、上記各実施形態では、封止樹脂３１０に形成するビアホール２５１ａ〜２５９ａを、例えば、レーザドリル装置等を用いて、レーザ光を照射して形成する方法として例示した。しかし、封止樹脂３１０に形成するビアホール２５１ａ〜２５９ａは、エッチングによって形成することも可能である。ビアホール２５１ａ〜２５９ａを、レーザドリル装置等により形成する場合には、第１、第３の半導体素子１１０Ａ、１１０Ｂおよび半導体素子１４０の裏面側の電極１１３上に裏面導体１１４を設ける必要があるが、ビアホール２５１ａ〜２５９ａをエッチングにより形成する場合には、電極１１３上に裏面導体１１４を設けなくてもよい。
上記第１の実施形態において、第１、第３の半導体素子１１０Ａ、１１０Ｂを、ＭＯＳ ＦＥＴとして例示したが、ＭＯＳ ＦＥＴに替えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他のトランジスタや、他の能動素子を用いることができる。ＩＧＢＴの場合には、ＭＯＳ ＦＥＴのドレイン、ゲート、ソースを、それぞれ、コレクタ、ゲート、エミッタに置き換えればよい。
上記各実施形態において、ビア２５２、２５４を放熱部材としての機能を兼用させたり、ビア２５２、２５４に放熱部材を接続する構造としたりすることも可能である。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
１００、１００Ａ、２００ 半導体装置
１１０Ａ 第１の半導体素子
１１０Ｂ 第３の半導体素子
１１１ 電極（第１電極）
１１２ 電極（第３電極）
１１３ 電極（第２電極）
１１４ 裏面導体
１２０ 第２の半導体素子
１２１ 電極（第１電極）
１２２ 電極（第２電極）
１４０、１５０ 半導体素子
１５１、１５２ 電極
２０１ 基材
２１０ 接続導体
２１１ 接続導体（第１接続導体）
２１２ 接続導体（第２接続導体）
２１３ 接続導体
２１４ （第３接続導体）
２１５ （第４接続導体）
２１６、２１７ 接続導体
２１８、２１９ 裏面側接続導体
２５１ ビア（第２ビア）
２５２ ビア（第１ビア）
２５３ ビア（第３ビア）
２５４ ビア（第４ビア）
２５１ａ〜２５９ａ ビアホール
２５６ 中間接続部
２５７〜２５９ ビア（第５ビア）

Claims (14)

  1. 主面側に第１電極を有し、裏面側に第２電極を有する第１の半導体素子と、
    前記第１電極に接続される接続導体が設けられた基材と、
    前記基材上に設けられ、前記第１の半導体素子を封止する封止樹脂と、
    前記封止樹脂に設けられ、前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアと、を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の半導体素子の前記第２電極に積層された裏面導体をさらに備える半導体装置。
  3. 請求項１に記載の半導体装置において、
    さらに、主面側に第１電極および第２電極を有する第２の半導体素子を備え、
    前記接続導体は、前記第２の半導体素子の前記第１電極と前記第１の半導体素子の前記第１電極とを電気的に接続する第１接続導体を含む半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記接続導体は、前記第２の半導体素子の前記第２電極に接続される第２接続導体を含み、
    前記封止樹脂に、前記第２接続導体に接続される第２ビアが、さらに、設けられている半導体装置。
  5. 請求項１に記載の半導体装置において、
    主面側に第１電極、第３電極を有し、裏面側に第２電極を有する第３の半導体素子を、さらに、備え、
    前記第１の半導体素子は、主面側に、さらに、第３電極を有し、
    前記接続導体は、前記第１の半導体素子の第３電極に接続される第３接続導体を含み、
    前記封止樹脂に、前記第３接続導体に接続される第３ビア、および前記第３の半導体素子の前記第２電極に接続される第４ビアが設けられ、
    前記封止樹脂上に、前記第３ビアと前記第４ビアと接続する中間接続部が設けられている半導体装置。
  6. 請求項１に記載の半導体装置において、
    主面側に第１電極、第３電極を有し、裏面側に第２電極を有する第３の半導体素子を、さらに、備え、
    前記第１の半導体素子は、主面側に、さらに、第３電極を有し、
    前記接続導体は、前記第１の半導体素子の前記第３電極と、前記第３の半導体素子の前記第３電極を接続する第４接続導体を含む半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記封止樹脂に、さらに、前記接続導体に接続される第５ビアが設けられている半導体装置。
  8. 基材と、
    前記基材上に設けられ、前記基材と対面する主面側に第１電極および第３電極を有し、裏面側に第２電極を有する第１の半導体素子と、
    前記基材上に設けられ、前記基材と対面する主面側に第１電極および第２電極を有する第２の半導体素子と、
    前記基材上に設けられ、前記第１の半導体素子の前記第１電極と前記第２の半導体素子の前記第１電極とを接続する第１接続導体と、
    前記基材上に設けられ、前記第２の半導体素子の前記第２電極に接続される第２接続導体と、
    前記基材上に設けられ、前記第１の半導体素子および前記第２の半導体素子を封止する封止樹脂と、
    前記封止樹脂に設けられ、前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアと、
    前記封止樹脂に設けられ、前記第２接続導体に接続される第２ビアと、を備える半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１の半導体素子は、前記第１の半導体素子の前記第２電極に積層された裏面導体をさらに有する半導体装置。
  10. 主面側に第１電極を有し、裏面側に第２電極を有する第１の半導体素子を準備することと、
    前記第１の半導体素子の前記第１電極を、基材に設けられた第１接続導体に接続することと、
    前記基材上に設けられた前記第１の半導体素子を封止樹脂により封止することと、
    前記封止樹脂に前記第１の半導体素子の前記第２電極に電気的に接続される第１ビアを設けることと、を含む半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第１の半導体素子を準備することは、前記第１の半導体素子の前記第２電極上に裏面導体を設けることを含む、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    主面側に第１電極および第２電極を有する第２の半導体素子を準備することと、
    前記第２の半導体素子の前記第１電極を前記第１接続導体に接続することと、
    前記第２の半導体素子の前記第２電極を前記基材上に設けられた第２接続導体に接続することと、をさらに含み、
    前記第１の半導体素子を封止樹脂により封止することは、前記第２の半導体素子を前記封止樹脂により封止することを含み、さらに、
    前記封止樹脂に、前記第２接続導体に接続される第２ビアを設けることを含む半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記封止樹脂に前記第１ビアおよび前記第２ビアを設けることは、前記封止樹脂にレーザ光を照射して、前記封止樹脂の表面から前記第１の半導体素子の前記第２電極上に設けられた前記裏面導体に達する第１ビアホール、および前記封止樹脂の前記表面から前記第２接続導体に達する第２ビアホールを形成することを含む、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記第１ビアホールおよび前記第２ビアホールは、同一のレーザ装置を用いて、同一の工程で形成する半導体装置の製造方法。
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